JP2002093188A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002093188A JP2002093188A JP2000273658A JP2000273658A JP2002093188A JP 2002093188 A JP2002093188 A JP 2002093188A JP 2000273658 A JP2000273658 A JP 2000273658A JP 2000273658 A JP2000273658 A JP 2000273658A JP 2002093188 A JP2002093188 A JP 2002093188A
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- Japan
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- latch circuit
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- voltage
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Abstract
(57)【要約】
【課題】不良カラムを冗長カラムに置き換える回路を大
幅に簡素化し素子数とチップサイズを縮小する半導体記
憶装置のカラム冗長制御回路を提供する。 【解決手段】ロウアドレスがカラムアドレスに先行する
アドレスマルチプレックスDRAMにおいて、複数のロ
ウ領域に分割されたカラム選択線の領域アドレスとして
ロウアドレスの上位ビットを用いて、複数のロウ領域の
不良状態をあらわす複数のヒューズ素子が選択トランジ
スタを介して共通ノード又は放電ノードに並列に接続さ
れたラッチ回路を有するカラム冗長制御回路を動作させ
れば、複数のロウ領域に対してラッチ回路を1個設けれ
ば良いので、ヒューズ素子ごとに設けていた従来のラッ
チ回路を不良カラムアドレスの1ビットに対して1個の
みにすることにより回路構成が大幅に簡素化され、半導
体記憶装置の素子数の減少とチップサイズの縮小を図る
ことが可能になる。
幅に簡素化し素子数とチップサイズを縮小する半導体記
憶装置のカラム冗長制御回路を提供する。 【解決手段】ロウアドレスがカラムアドレスに先行する
アドレスマルチプレックスDRAMにおいて、複数のロ
ウ領域に分割されたカラム選択線の領域アドレスとして
ロウアドレスの上位ビットを用いて、複数のロウ領域の
不良状態をあらわす複数のヒューズ素子が選択トランジ
スタを介して共通ノード又は放電ノードに並列に接続さ
れたラッチ回路を有するカラム冗長制御回路を動作させ
れば、複数のロウ領域に対してラッチ回路を1個設けれ
ば良いので、ヒューズ素子ごとに設けていた従来のラッ
チ回路を不良カラムアドレスの1ビットに対して1個の
みにすることにより回路構成が大幅に簡素化され、半導
体記憶装置の素子数の減少とチップサイズの縮小を図る
ことが可能になる。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特にロウアドレスとカラムアドレスを時分割で入力
する半導体記憶装置において、不良発生の際カラム選択
線を冗長カラム選択線に置き換えることができるカラム
冗長制御回路に関するものである。
り、特にロウアドレスとカラムアドレスを時分割で入力
する半導体記憶装置において、不良発生の際カラム選択
線を冗長カラム選択線に置き換えることができるカラム
冗長制御回路に関するものである。
【0002】
【従来の技術】従来のDRAM等の半導体記憶装置に
は、製造過程で不良の発生したメモリセルを製造過程終
了後の試験を経て冗長メモリセルに置き換えるものがあ
る。このとき、置き換えの対象となるのは、ロウアドレ
スに従って活性化されるワード線や、カラムアドレスに
従って活性化されるカラム選択線に接続された不良ビッ
トを含む一群のメモリセルである。以下、本発明に直接
関連するカラム選択線の置き換えによるDRAMの不良
ビットの救済について説明する。
は、製造過程で不良の発生したメモリセルを製造過程終
了後の試験を経て冗長メモリセルに置き換えるものがあ
る。このとき、置き換えの対象となるのは、ロウアドレ
スに従って活性化されるワード線や、カラムアドレスに
従って活性化されるカラム選択線に接続された不良ビッ
トを含む一群のメモリセルである。以下、本発明に直接
関連するカラム選択線の置き換えによるDRAMの不良
ビットの救済について説明する。
【0003】不良の発生したメモリセルを含むカラム選
択線を置き換えるために、通常、カラム選択線と同一構
成の冗長カラム選択線が用意され、冗長カラム選択線に
は通常のカラム選択線と同様に一群の冗長メモリセルが
接続される。1本のカラム選択線は1組のカラムアドレ
スにより選択される。
択線を置き換えるために、通常、カラム選択線と同一構
成の冗長カラム選択線が用意され、冗長カラム選択線に
は通常のカラム選択線と同様に一群の冗長メモリセルが
接続される。1本のカラム選択線は1組のカラムアドレ
スにより選択される。
【0004】一方、製造過程終了後の試験において、不
良が発生したメモリセルを含むカラム選択線のカラムア
ドレス(不良カラムアドレス)は、ヒューズ素子の導通
又は切断等により不揮発的に記憶される。また、不良の
発生したカラム選択線と冗長カラム選択線との置き換え
は、与えられたカラムアドレスと不良カラムアドレスと
を比較し、一致すれば冗長カラム選択線を活性化するこ
とにより行われる。以下これを冗長判定と呼ぶ。
良が発生したメモリセルを含むカラム選択線のカラムア
ドレス(不良カラムアドレス)は、ヒューズ素子の導通
又は切断等により不揮発的に記憶される。また、不良の
発生したカラム選択線と冗長カラム選択線との置き換え
は、与えられたカラムアドレスと不良カラムアドレスと
を比較し、一致すれば冗長カラム選択線を活性化するこ
とにより行われる。以下これを冗長判定と呼ぶ。
【0005】ヒューズ素子への不良カラムアドレスの記
録は、製造及び試験の終了後レーザビーム等を用いてヒ
ューズ素子を切断することにより行われる。このような
ヒューズ素子の切断の有無を、高レベル“H”、又は低
レベル“L”としてラッチし出力する回路は、例えば赤
碕(特開平11−353891)により開示されてい
る。次に図12を用いて赤崎により開示されたヒューズ
素子のラッチ回路の構成と動作を詳細に説明する。
録は、製造及び試験の終了後レーザビーム等を用いてヒ
ューズ素子を切断することにより行われる。このような
ヒューズ素子の切断の有無を、高レベル“H”、又は低
レベル“L”としてラッチし出力する回路は、例えば赤
碕(特開平11−353891)により開示されてい
る。次に図12を用いて赤崎により開示されたヒューズ
素子のラッチ回路の構成と動作を詳細に説明する。
【0006】図12に示すヒューズ素子のラッチ回路
は、一方の端子がノードPRに接続され他方の端子がV
dd電源に接続されたヒューズ素子と、ノードPRとVss
電源(接地)との間に直列に接続されたNチャネルトラ
ンジスタQ11、Q12と、ノードPRとVss電源との
間に接続されたNチャネルトランジスタQ13及びイン
バータI11からなるラッチ回路と、出力側のインバー
タI12から構成される。
は、一方の端子がノードPRに接続され他方の端子がV
dd電源に接続されたヒューズ素子と、ノードPRとVss
電源(接地)との間に直列に接続されたNチャネルトラ
ンジスタQ11、Q12と、ノードPRとVss電源との
間に接続されたNチャネルトランジスタQ13及びイン
バータI11からなるラッチ回路と、出力側のインバー
タI12から構成される。
【0007】なお、NチャネルトランジスタQ12のゲ
ートにはVddが印加され、NチャネルトランジスタQ1
1のゲートにはラッチ回路の制御信号TGが入力され
る。出力信号OutはインバータI12から出力され
る。
ートにはVddが印加され、NチャネルトランジスタQ1
1のゲートにはラッチ回路の制御信号TGが入力され
る。出力信号OutはインバータI12から出力され
る。
【0008】次に図12に示すヒューズ素子のラッチ回
路の動作を説明する。制御信号TGがパルス電位“H”
として一旦入力されると、ヒューズ素子が切断されてい
る場合にはノードPRがオン状態のNチャネルトランジ
スタQ11、Q12を介して接地されるので、ノードP
Rは“L”となりラッチ回路の出力Outは“L”とな
る。
路の動作を説明する。制御信号TGがパルス電位“H”
として一旦入力されると、ヒューズ素子が切断されてい
る場合にはノードPRがオン状態のNチャネルトランジ
スタQ11、Q12を介して接地されるので、ノードP
Rは“L”となりラッチ回路の出力Outは“L”とな
る。
【0009】また、ヒューズ素子が導通している場合に
は、ノードPRはヒューズ素子を介してVdd電源に接続
されるので、ノードPRは“H”となり、ラッチ回路の
出力Outは“H”となる。このようにして、ヒューズ
素子の切断と導通がラッチ回路の出力Outの“L”、
“H”として出力される。
は、ノードPRはヒューズ素子を介してVdd電源に接続
されるので、ノードPRは“H”となり、ラッチ回路の
出力Outは“H”となる。このようにして、ヒューズ
素子の切断と導通がラッチ回路の出力Outの“L”、
“H”として出力される。
【0010】次に、ラッチ回路の出力Outを用いて、
与えられたカラムアドレスと不良カラムアドレスとを比
較し、不良カラムを冗長カラムに置き換えるカラム冗長
制御回路のブロック構成と動作について説明する。
与えられたカラムアドレスと不良カラムアドレスとを比
較し、不良カラムを冗長カラムに置き換えるカラム冗長
制御回路のブロック構成と動作について説明する。
【0011】図13に示すカラム冗長制御回路は、カラ
ムデコーダ10と、例えば7個のヒューズ素子のラッチ
回路20乃至26と、アドレス比較器30から構成され
る。7ビットのカラムアドレスが入力され、カラムデコ
ーダ10により、128本(27本)のカラム選択線C
SL0乃至CSL127の内いずれか(CSLj)が活
性化される。
ムデコーダ10と、例えば7個のヒューズ素子のラッチ
回路20乃至26と、アドレス比較器30から構成され
る。7ビットのカラムアドレスが入力され、カラムデコ
ーダ10により、128本(27本)のカラム選択線C
SL0乃至CSL127の内いずれか(CSLj)が活
性化される。
【0012】一方、先に説明したヒューズ素子のラッチ
回路20乃至26が用意され、これら7個の出力Out
の組み合わせが不良カラムアドレスを示す7ビットの記
録データとして出力される。アドレス比較器30は、C
SLjに対応するカラムアドレスが不良カラムアドレス
を示す7ビットの記録データと一致するか否かを判定
し、一致すれば一致信号を出力して、冗長カラム選択線
(冗長CSL)が活性化され、CSLjと置き換えられ
る。
回路20乃至26が用意され、これら7個の出力Out
の組み合わせが不良カラムアドレスを示す7ビットの記
録データとして出力される。アドレス比較器30は、C
SLjに対応するカラムアドレスが不良カラムアドレス
を示す7ビットの記録データと一致するか否かを判定
し、一致すれば一致信号を出力して、冗長カラム選択線
(冗長CSL)が活性化され、CSLjと置き換えられ
る。
【0013】しかし、1本のカラム選択線CSLjは、
通常、非常に多数のワード線WLと交差するように構成
される。例えば、メモリセルアレイが4kワード構成で
は、4096本、8kワード構成では8192本、16
kワード構成では16384本のワード線WLと交差
し、1箇所の不良メモリセルをカラム選択線CSLj全
体で置き換えると、カラム選択線CSLjにつながる非
常に多くの正常なメモリセルが同時に冗長メモリセルに
置き換えられることになる。
通常、非常に多数のワード線WLと交差するように構成
される。例えば、メモリセルアレイが4kワード構成で
は、4096本、8kワード構成では8192本、16
kワード構成では16384本のワード線WLと交差
し、1箇所の不良メモリセルをカラム選択線CSLj全
体で置き換えると、カラム選択線CSLjにつながる非
常に多くの正常なメモリセルが同時に冗長メモリセルに
置き換えられることになる。
【0014】例えば、カラム選択線CSLjとワード線
WLとの交点に1つのメモリセルが接続される場合、1
6kワード構成では16k個のメモリセル全てが冗長メ
モリセルに置き換えられる。不良の多発に備えて多数の
冗長CSLを用意すれば、これら全ての冗長CSLに1
6k個のメモリセルがそれぞれ接続されるため、冗長C
SLの占めるチップ面積が大きくなり望ましくない。
WLとの交点に1つのメモリセルが接続される場合、1
6kワード構成では16k個のメモリセル全てが冗長メ
モリセルに置き換えられる。不良の多発に備えて多数の
冗長CSLを用意すれば、これら全ての冗長CSLに1
6k個のメモリセルがそれぞれ接続されるため、冗長C
SLの占めるチップ面積が大きくなり望ましくない。
【0015】この問題を回避するため、カラム選択線を
複数の領域に分割し、各領域においてそれぞれ冗長判定
を行うカラム冗長制御回路が知られている。このような
カラム冗長制御回路のブロック構成を図14に示す。
複数の領域に分割し、各領域においてそれぞれ冗長判定
を行うカラム冗長制御回路が知られている。このような
カラム冗長制御回路のブロック構成を図14に示す。
【0016】図14に示すカラム冗長制御回路は、カラ
ムデコーダ10と、例えば7個のヒューズ素子のラッチ
回路群60乃至66と、アドレス比較器30と、領域選
択信号生成回路40と、8個のロウデコーダ50乃至5
7から構成される。それぞれのヒューズ素子のラッチ回
路群60乃至66は、図16に示すように8個のヒュズ
ラッチ回路20乃至27から構成される。8個のロウデ
コーダ50乃至57は各128本のワード線WLからな
る8個のロウ領域100乃至107の全てのワード線W
Lを選択する機能を有する。
ムデコーダ10と、例えば7個のヒューズ素子のラッチ
回路群60乃至66と、アドレス比較器30と、領域選
択信号生成回路40と、8個のロウデコーダ50乃至5
7から構成される。それぞれのヒューズ素子のラッチ回
路群60乃至66は、図16に示すように8個のヒュズ
ラッチ回路20乃至27から構成される。8個のロウデ
コーダ50乃至57は各128本のワード線WLからな
る8個のロウ領域100乃至107の全てのワード線W
Lを選択する機能を有する。
【0017】次に、図14に示すカラム冗長制御回路の
動作を説明する。例えば、10ビットのロウアドレスR
0乃至R9が計8個のロウデコーダ50乃至57に入力
され、1024本(210本)のワード線WLのいずれか
1つが選択される。ここで、1024本のワード線WL
は、各128本のごとに8分割され、メモリセルアレイ
は、各128本のワード線を含む8個のロウ領域100
乃至107に分割される。これら8個のロウ領域100
乃至107の選択は、ロウアドレスR0乃至R9の上位
3ビットR7乃至R9により行われ、カラム冗長判定は
これら8個のロウ領域100乃至107において、それ
ぞれ独立に行われる。
動作を説明する。例えば、10ビットのロウアドレスR
0乃至R9が計8個のロウデコーダ50乃至57に入力
され、1024本(210本)のワード線WLのいずれか
1つが選択される。ここで、1024本のワード線WL
は、各128本のごとに8分割され、メモリセルアレイ
は、各128本のワード線を含む8個のロウ領域100
乃至107に分割される。これら8個のロウ領域100
乃至107の選択は、ロウアドレスR0乃至R9の上位
3ビットR7乃至R9により行われ、カラム冗長判定は
これら8個のロウ領域100乃至107において、それ
ぞれ独立に行われる。
【0018】例えば、ロウ領域101においてi番目の
カラム選択線CSLiに接続されたメモリセルの不良を
回避するため、ロウ領域101内のカラム選択線CSL
iのメモリセルをロウ領域101内の冗長CSLのメモ
リセルに置き換え、同時にロウ領域102においてj番
目のカラム選択線CSLjに接続されたメモリセルに発
生した不良を回避するため、ロウ領域102内のカラム
選択線CSLjのメモリセルをロウ領域102内の冗長
CSLのメモリセルに置き換える。このため、図14に
示す7個のヒューズ素子のラツチ回路群60乃至66
は、領域選択信号生成回路40から出力される8ビット
の領域選択信号B0乃至B7により制御される。
カラム選択線CSLiに接続されたメモリセルの不良を
回避するため、ロウ領域101内のカラム選択線CSL
iのメモリセルをロウ領域101内の冗長CSLのメモ
リセルに置き換え、同時にロウ領域102においてj番
目のカラム選択線CSLjに接続されたメモリセルに発
生した不良を回避するため、ロウ領域102内のカラム
選択線CSLjのメモリセルをロウ領域102内の冗長
CSLのメモリセルに置き換える。このため、図14に
示す7個のヒューズ素子のラツチ回路群60乃至66
は、領域選択信号生成回路40から出力される8ビット
の領域選択信号B0乃至B7により制御される。
【0019】図15を用いて領域選択信号生成回路40
の具体的な回路構成について説明する。図15に示す領
域選択信号生成回路は、インバータI2、I3、及びI
4、I5、及びI6、I7からなるロウアドレスの上位
3ビットR7乃至R9を入力する3つの入力部と、8個
の領域選択信号B0乃至B7を出力する3入力ANDゲ
ートG0乃至G7からなる出力部を備える。
の具体的な回路構成について説明する。図15に示す領
域選択信号生成回路は、インバータI2、I3、及びI
4、I5、及びI6、I7からなるロウアドレスの上位
3ビットR7乃至R9を入力する3つの入力部と、8個
の領域選択信号B0乃至B7を出力する3入力ANDゲ
ートG0乃至G7からなる出力部を備える。
【0020】領域選択信号生成回路は、ロウアドレスの
上位3ビットR7乃至R9のデコーダ回路であって、デ
コードされた8個の領域選択信号B0乃至B7を出力
し、8個のロウ領域100乃至107の内どのロウ領域
が活性化されたかを検出する。例えばロウ領域102が
活性化された場合には、領域選択信号B2のみが“H”
となり他の領域選択信号B0、B1、B3乃至B7は
“L”となる。
上位3ビットR7乃至R9のデコーダ回路であって、デ
コードされた8個の領域選択信号B0乃至B7を出力
し、8個のロウ領域100乃至107の内どのロウ領域
が活性化されたかを検出する。例えばロウ領域102が
活性化された場合には、領域選択信号B2のみが“H”
となり他の領域選択信号B0、B1、B3乃至B7は
“L”となる。
【0021】次に、図16を用いて7個のヒューズ素子
のラッチ回路群60乃至66の構成について説明する。
図16に示すように、8個のヒューズ素子のラッチ回路
20乃至27の出力部には、スイッチS0乃至S7が各
1個ずつ順に接続され、8個のヒューズ素子のラッチ回
路20乃至27の出力部は、これらのスイッチS0乃至
S7を介して並列に接続される。
のラッチ回路群60乃至66の構成について説明する。
図16に示すように、8個のヒューズ素子のラッチ回路
20乃至27の出力部には、スイッチS0乃至S7が各
1個ずつ順に接続され、8個のヒューズ素子のラッチ回
路20乃至27の出力部は、これらのスイッチS0乃至
S7を介して並列に接続される。
【0022】スイッチS0乃至S7は領域選択信号B0
乃至B7により制御される。例えばロウ領域102が活
性化された場合には、領域選択信号B2のみが“H”と
なり、ラッチ回路22のヒューズ素子に記録された不良
が、スイッチS2を介して出力される。このようにし
て、分割されたそれぞれのロウ領域ごとに、対応するヒ
ューズにより独立に不良アドレスを設定することができ
るため、8つのロウ領域にそれぞれ発生した不良を1本
の冗長カラム選択線で救済することができる。
乃至B7により制御される。例えばロウ領域102が活
性化された場合には、領域選択信号B2のみが“H”と
なり、ラッチ回路22のヒューズ素子に記録された不良
が、スイッチS2を介して出力される。このようにし
て、分割されたそれぞれのロウ領域ごとに、対応するヒ
ューズにより独立に不良アドレスを設定することができ
るため、8つのロウ領域にそれぞれ発生した不良を1本
の冗長カラム選択線で救済することができる。
【0023】しかし、このようにカラム選択線を8分割
したとすれば、不良カラムアドレスの1ビットに対して
図12に示すヒューズ素子のラッチ回路が8つ必要にな
る。従って領域をN分割すればN倍のヒューズ素子のラ
ッチ回路が必要となり、素子数とチップ面積が非常に大
となり問題となっていた。
したとすれば、不良カラムアドレスの1ビットに対して
図12に示すヒューズ素子のラッチ回路が8つ必要にな
る。従って領域をN分割すればN倍のヒューズ素子のラ
ッチ回路が必要となり、素子数とチップ面積が非常に大
となり問題となっていた。
【0024】
【発明が解決しようとする課題】上記したように、複数
のロウ領域で独立に冗長判定を行う従来のカラム冗長制
御回路では、領域の分割数が多くなるほど回路規模が大
きくなるという問題があった。本発明は上記の問題点を
解決すべくなされたもので、領域の分割数が多くなって
も回路規模の増大を抑制し、素子数やチップ面積におい
て従来より有利なカラム冗長制御回路を提供することを
目的とする。
のロウ領域で独立に冗長判定を行う従来のカラム冗長制
御回路では、領域の分割数が多くなるほど回路規模が大
きくなるという問題があった。本発明は上記の問題点を
解決すべくなされたもので、領域の分割数が多くなって
も回路規模の増大を抑制し、素子数やチップ面積におい
て従来より有利なカラム冗長制御回路を提供することを
目的とする。
【0025】
【課題を解決するための手段】本発明の半導体記憶装置
のカラム冗長制御回路は、カラム選択線の分割された領
域を表す領域アドレスがワード線アドレスの上位部であ
ること、及びDRAMではロウアドレスがカラムアドレ
スに先行するアドレスマルチプレックスが用いられるこ
とを利用して、複数のロウ領域の不良状態をあらわす複
数のヒューズ素子等の不揮発性記憶素子が選択トランジ
スタを介して共通ノード又は放電ノードに接続されたラ
ッチ回路を含むカラム冗長制御回路を動作させれば、複
数のロウ領域に対して1個のラッチ回路を設ければ良い
ので、従来、ヒューズ素子ごとに設けていたラッチ回路
を、不良カラムアドレスの1ビットに対して1つのみと
することにより回路構成を簡素化し、素子数の減少とチ
ップサイズの縮小を図ることを特徴とする。
のカラム冗長制御回路は、カラム選択線の分割された領
域を表す領域アドレスがワード線アドレスの上位部であ
ること、及びDRAMではロウアドレスがカラムアドレ
スに先行するアドレスマルチプレックスが用いられるこ
とを利用して、複数のロウ領域の不良状態をあらわす複
数のヒューズ素子等の不揮発性記憶素子が選択トランジ
スタを介して共通ノード又は放電ノードに接続されたラ
ッチ回路を含むカラム冗長制御回路を動作させれば、複
数のロウ領域に対して1個のラッチ回路を設ければ良い
ので、従来、ヒューズ素子ごとに設けていたラッチ回路
を、不良カラムアドレスの1ビットに対して1つのみと
することにより回路構成を簡素化し、素子数の減少とチ
ップサイズの縮小を図ることを特徴とする。
【0026】具体的には、本発明のカラム冗長制御回路
を有する半導体記憶装置は、活性状態において第1、第
2の電圧レベルのいずれか1つを保持するラッチ回路
と、このラッチ回路に選択的に接続され、第1、第2の
状態のいずれか1つを記憶する複数の不揮発性記憶素子
とを備え、前記ラッチ回路に選択的に接続される前記不
揮発性記憶素子の状態が第1の状態であれば前記ラッチ
回路に保持される電圧レベルは第1の電圧レベルであ
り、前記不揮発性記憶素子の状態が第2の状態であれば
前記ラッチ回路に保持される電圧レベルは第2の電圧レ
ベルであることを特徴とする。
を有する半導体記憶装置は、活性状態において第1、第
2の電圧レベルのいずれか1つを保持するラッチ回路
と、このラッチ回路に選択的に接続され、第1、第2の
状態のいずれか1つを記憶する複数の不揮発性記憶素子
とを備え、前記ラッチ回路に選択的に接続される前記不
揮発性記憶素子の状態が第1の状態であれば前記ラッチ
回路に保持される電圧レベルは第1の電圧レベルであ
り、前記不揮発性記憶素子の状態が第2の状態であれば
前記ラッチ回路に保持される電圧レベルは第2の電圧レ
ベルであることを特徴とする。
【0027】好ましくは前記半導体記憶装置は、アドレ
ス端子に時系列的にロウアドレスとカラムアドレスとが
入力されるものであって、前記カラムアドレスに基づい
て選択的に複数のカラム選択信号と冗長カラム選択信号
とを生成し、前記カラム冗長制御回路は先に入力される
ロウアドレスを用いて前記不揮発性記憶素子を前記ラッ
チ回路に選択的に接続し、後に入力されるカラムアドレ
スと前記ラッチ回路に保持される電圧レベルとの論理演
算により前記冗長カラム選択信号を活性化するか否かを
決定することを特徴とする。
ス端子に時系列的にロウアドレスとカラムアドレスとが
入力されるものであって、前記カラムアドレスに基づい
て選択的に複数のカラム選択信号と冗長カラム選択信号
とを生成し、前記カラム冗長制御回路は先に入力される
ロウアドレスを用いて前記不揮発性記憶素子を前記ラッ
チ回路に選択的に接続し、後に入力されるカラムアドレ
スと前記ラッチ回路に保持される電圧レベルとの論理演
算により前記冗長カラム選択信号を活性化するか否かを
決定することを特徴とする。
【0028】また、好ましくは前記半導体記憶装置はメ
モリコア部に複数の冗長メモリセル群を具備し、前記カ
ラム冗長制御回路は前記ラッチ回路を複数有し、前記複
数のラッチ回路の出力と前記メモリコア部に含まれるメ
モリセル群のアドレスビットとを比較して一致すれば前
記メモリセル群を前記冗長メモリセル群と置き換えてア
クセスする回路を備えることを特徴とする。
モリコア部に複数の冗長メモリセル群を具備し、前記カ
ラム冗長制御回路は前記ラッチ回路を複数有し、前記複
数のラッチ回路の出力と前記メモリコア部に含まれるメ
モリセル群のアドレスビットとを比較して一致すれば前
記メモリセル群を前記冗長メモリセル群と置き換えてア
クセスする回路を備えることを特徴とする。
【0029】また、好ましくは前記半導体記憶装置はメ
モリコア部に複数の冗長メモリセル群を具備し、前記メ
モリコア部に含まれるメモリセル群を前記冗長メモリセ
ル群と置き換えてアクセスする回路はカラム選択線を冗
長カラム選択線に置き換える機能を有することを特徴と
する。
モリコア部に複数の冗長メモリセル群を具備し、前記メ
モリコア部に含まれるメモリセル群を前記冗長メモリセ
ル群と置き換えてアクセスする回路はカラム選択線を冗
長カラム選択線に置き換える機能を有することを特徴と
する。
【0030】また、好ましくは前記カラム冗長制御回路
は放電ノードを具備し、前記放電ノードは、前記半導体
記憶装置のワード線を選択するロウアドレスストローブ
におけるアドレスの少なくとも一部を用いて前記複数の
不揮発性記憶素子のいずれか1つに接続されることを特
徴とする。
は放電ノードを具備し、前記放電ノードは、前記半導体
記憶装置のワード線を選択するロウアドレスストローブ
におけるアドレスの少なくとも一部を用いて前記複数の
不揮発性記憶素子のいずれか1つに接続されることを特
徴とする。
【0031】また、好ましくは前記半導体記憶装置のワ
ード線を選択するロウアドレスストローブにおけるアド
レスは、前記半導体記憶装置のカラム選択線を選択する
カラムアドレスストローブにおけるアドレスに先んじて
半導体チップに入力されることを特徴とする。
ード線を選択するロウアドレスストローブにおけるアド
レスは、前記半導体記憶装置のカラム選択線を選択する
カラムアドレスストローブにおけるアドレスに先んじて
半導体チップに入力されることを特徴とする。
【0032】また、好ましくは前記半導体記憶装置のロ
ウアドレスストローブにおけるアドレス及び前記半導体
記憶装置のカラムアドレスストローブにおけるアドレス
の少なくとも一部は、共通のアドレス端子を介して前記
半導体チップの外部から入力されることを特徴とする。
ウアドレスストローブにおけるアドレス及び前記半導体
記憶装置のカラムアドレスストローブにおけるアドレス
の少なくとも一部は、共通のアドレス端子を介して前記
半導体チップの外部から入力されることを特徴とする。
【0033】また、好ましくは前記カラム冗長制御回路
は共通ノード又は放電ノードを備え、前記共通ノード又
は放電ノードに接続される複数の不揮発性記憶素子の数
は2のべき乗数であることを特徴とする。
は共通ノード又は放電ノードを備え、前記共通ノード又
は放電ノードに接続される複数の不揮発性記憶素子の数
は2のべき乗数であることを特徴とする。
【0034】また、好ましくは前記不揮発性記憶素子は
ヒューズ素子であって、前記不揮発性記憶素子の第1の
状態はヒューズ素子の導通状態であり、第2の状態はヒ
ューズ素子の遮断状態であることを特徴とする。
ヒューズ素子であって、前記不揮発性記憶素子の第1の
状態はヒューズ素子の導通状態であり、第2の状態はヒ
ューズ素子の遮断状態であることを特徴とする。
【0035】また、好ましくは前記カラム冗長制御回路
は、前記ヒューズ素子の遮断状態と導通状態に応じて保
持される第1、第2の電圧レベルを出力するラッチ回路
を備え、前記ラッチ回路のヒューズ素子は一方の端子が
第1の電源端子に接続され、他方の端子が選択トランジ
スタを介して前記ラッチ回路の共通ノードに接続された
複数のヒューズ素子からなり、前記共通ノードはスイッ
チングトランジスタを介して放電ノードに接続され、前
記放電ノードは前記ラッチ回路の待機状態において第2
の電源端子の電圧にプリチャージされ、前記ラッチ回路
の活性状態において前記複数のヒューズ素子のいずれか
1つに電気的に接続され、前記複数のヒューズ素子のい
ずれか1つが遮断状態であれば前記放電ノードの電圧は
前記第2の電源端子の電圧に保持され、導通状態であれ
ば前記放電ノードの電圧は前記第1の電源端子の電圧に
保持されることを特徴とする。
は、前記ヒューズ素子の遮断状態と導通状態に応じて保
持される第1、第2の電圧レベルを出力するラッチ回路
を備え、前記ラッチ回路のヒューズ素子は一方の端子が
第1の電源端子に接続され、他方の端子が選択トランジ
スタを介して前記ラッチ回路の共通ノードに接続された
複数のヒューズ素子からなり、前記共通ノードはスイッ
チングトランジスタを介して放電ノードに接続され、前
記放電ノードは前記ラッチ回路の待機状態において第2
の電源端子の電圧にプリチャージされ、前記ラッチ回路
の活性状態において前記複数のヒューズ素子のいずれか
1つに電気的に接続され、前記複数のヒューズ素子のい
ずれか1つが遮断状態であれば前記放電ノードの電圧は
前記第2の電源端子の電圧に保持され、導通状態であれ
ば前記放電ノードの電圧は前記第1の電源端子の電圧に
保持されることを特徴とする。
【0036】また、好ましくは前記カラム冗長制御回路
において、前記ラッチ回路のヒューズ素子は一方の端子
が第1の電源端子に接続され、他方の端子がそれぞれ選
択トランジスタ及びスイッチングトランジスタを介して
前記ラッチ回路の放電ノードに接続された複数のヒュー
ズ素子からなることを特徴とする。
において、前記ラッチ回路のヒューズ素子は一方の端子
が第1の電源端子に接続され、他方の端子がそれぞれ選
択トランジスタ及びスイッチングトランジスタを介して
前記ラッチ回路の放電ノードに接続された複数のヒュー
ズ素子からなることを特徴とする。
【0037】また、好ましくは前記カラム冗長制御回路
において、前記ラッチ回路のヒューズ素子は一方の端子
が第1の電源端子に接続され、他方の端子が選択トラン
ジスタを介して前記ラッチ回路の放電ノードに接続され
た複数のヒューズ素子からなることを特徴とする。
において、前記ラッチ回路のヒューズ素子は一方の端子
が第1の電源端子に接続され、他方の端子が選択トラン
ジスタを介して前記ラッチ回路の放電ノードに接続され
た複数のヒューズ素子からなることを特徴とする。
【0038】また、好ましくは前記カラム冗長制御回路
において、前記ラッチ回路のヒューズ素子は一方の端子
が第1の電源端子に接続され、他方の端子が選択トラン
ジスタを介して前記ラッチ回路の放電ノードに接続され
た複数のヒューズ素子からなり、前記放電ノードは互い
に直列に接続された第1、第2のスイッチングトランジ
スタを介して第2の電源端子に接続され、前記第1、第
2のスイッチングトランジスタのゲートには一定の遅延
時間をおいて第1、第2の制御信号が入力されることを
特徴とする。、また、前記カラム冗長制御回路におい
て、前記ラッチ回路のヒューズ素子は一方の端子が第1
の電源端子に接続され、他方の端子が選択トランジスタ
を介して前記ラッチ回路の放電ノードに接続された複数
のヒューズ素子からなり、前記選択トランジスタは第1
の制御信号に同期して前記複数のヒューズ素子のいずれ
か1つを選択し、前記放電ノードは前記ラッチ回路の待
機状態において第2の電源端子の電圧にプリチャージさ
れ、前記放電ノードに接続されたヒューズ素子1つを選
択的に活性化することにより前記ラッチ回路の活性状態
において第2の制御信号に同期して前記複数のヒューズ
素子のいずれか1つに電気的に接続され、かつ、前記第
1の制御信号が有効である期間は前記第2の制御信号が
有効である期間内に含まれることを特徴とする。
において、前記ラッチ回路のヒューズ素子は一方の端子
が第1の電源端子に接続され、他方の端子が選択トラン
ジスタを介して前記ラッチ回路の放電ノードに接続され
た複数のヒューズ素子からなり、前記放電ノードは互い
に直列に接続された第1、第2のスイッチングトランジ
スタを介して第2の電源端子に接続され、前記第1、第
2のスイッチングトランジスタのゲートには一定の遅延
時間をおいて第1、第2の制御信号が入力されることを
特徴とする。、また、前記カラム冗長制御回路におい
て、前記ラッチ回路のヒューズ素子は一方の端子が第1
の電源端子に接続され、他方の端子が選択トランジスタ
を介して前記ラッチ回路の放電ノードに接続された複数
のヒューズ素子からなり、前記選択トランジスタは第1
の制御信号に同期して前記複数のヒューズ素子のいずれ
か1つを選択し、前記放電ノードは前記ラッチ回路の待
機状態において第2の電源端子の電圧にプリチャージさ
れ、前記放電ノードに接続されたヒューズ素子1つを選
択的に活性化することにより前記ラッチ回路の活性状態
において第2の制御信号に同期して前記複数のヒューズ
素子のいずれか1つに電気的に接続され、かつ、前記第
1の制御信号が有効である期間は前記第2の制御信号が
有効である期間内に含まれることを特徴とする。
【0039】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図1は、本発明の第1の実
施の形態に係る半導体記憶装置のカラム冗長制御回路に
おけるヒューズ素子のラッチ回路の構成を示す図であ
る。本発明では、先に図14を用いて説明した半導体記
憶装置のカラム冗長制御回路において、各1個のヒュー
ズ素子を有する8個のラッチ回路20乃至27を、8個
のヒューズ素子を有する1個のラッチ回路に置き換える
ことに特徴がある。
施の形態を詳細に説明する。図1は、本発明の第1の実
施の形態に係る半導体記憶装置のカラム冗長制御回路に
おけるヒューズ素子のラッチ回路の構成を示す図であ
る。本発明では、先に図14を用いて説明した半導体記
憶装置のカラム冗長制御回路において、各1個のヒュー
ズ素子を有する8個のラッチ回路20乃至27を、8個
のヒューズ素子を有する1個のラッチ回路に置き換える
ことに特徴がある。
【0040】図1に示すヒューズ素子のラッチ回路は、
制御信号CTLの入力部におけるPチャネルトランジス
タQ1、及びNチャネルトランジスタQ2からなる相補
型インバータと、相補型インバータの出力ノード(放電
ノードPR)に接続されたインバータI1及びPチャネ
ルトランジスタQ3からなるラッチ回路と、Nチャネル
トランジスタQ2を介してノードPRに接続された共通
ノードAと、共通ノードAに並列に接続された8個のN
チャネルトランジスタQ10乃至Q17と、8個のNチ
ャネルトランジスタQ10乃至Q17にそれぞれ接続さ
れた8個のヒューズ素子から構成される。
制御信号CTLの入力部におけるPチャネルトランジス
タQ1、及びNチャネルトランジスタQ2からなる相補
型インバータと、相補型インバータの出力ノード(放電
ノードPR)に接続されたインバータI1及びPチャネ
ルトランジスタQ3からなるラッチ回路と、Nチャネル
トランジスタQ2を介してノードPRに接続された共通
ノードAと、共通ノードAに並列に接続された8個のN
チャネルトランジスタQ10乃至Q17と、8個のNチ
ャネルトランジスタQ10乃至Q17にそれぞれ接続さ
れた8個のヒューズ素子から構成される。
【0041】なお、トランジスタQ1、Q3にはVdd電
源が接続され、8個のヒューズ素子の一方の端子はVss
(接地)に接続される。出力信号Outは、インバータ
I1の出力部から取り出される。8個のNチャネルトラ
ンジスタQ10乃至Q17のゲートには、それぞれ図1
5に示す領域選択信号生成回路から出力された領域選択
信号B0乃至B7が入力される。
源が接続され、8個のヒューズ素子の一方の端子はVss
(接地)に接続される。出力信号Outは、インバータ
I1の出力部から取り出される。8個のNチャネルトラ
ンジスタQ10乃至Q17のゲートには、それぞれ図1
5に示す領域選択信号生成回路から出力された領域選択
信号B0乃至B7が入力される。
【0042】先に述べたように、図1に示すヒューズラ
ッチ回路において、ロウアドレスの上位3ビットR7乃
至R9がデコードされた8個の領域選択信号B0乃至B
7の内、選択されたロウ領域に対応する1つの領域選択
信号のみが“H”となり、その他の領域選択信号は全て
“L”となる。従って共通ノードAには“H”状態の領
域選択信号により選択された1個のヒューズ素子のみが
接続される。
ッチ回路において、ロウアドレスの上位3ビットR7乃
至R9がデコードされた8個の領域選択信号B0乃至B
7の内、選択されたロウ領域に対応する1つの領域選択
信号のみが“H”となり、その他の領域選択信号は全て
“L”となる。従って共通ノードAには“H”状態の領
域選択信号により選択された1個のヒューズ素子のみが
接続される。
【0043】ここで、制御信号CTLはラッチ回路の待
機状態で“L”、活性状態で“H”となる。制御信号C
TLが“L”であればPチャネルトランジスタQ1がオ
ン状態となり、ノードPRはPチャネルトランジスタQ
1を介してVddに接続されるため“H”にプリチャージ
される。
機状態で“L”、活性状態で“H”となる。制御信号C
TLが“L”であればPチャネルトランジスタQ1がオ
ン状態となり、ノードPRはPチャネルトランジスタQ
1を介してVddに接続されるため“H”にプリチャージ
される。
【0044】次に、制御信号CTLが“H”になれば、
PチャネルトランジスタQ1はオフ状態、Nチャネルト
ランジスタQ2はオン状態になりノードPRと共通ノー
ドAとはNチャネルトランジスタQ2を介して電気的に
接続される。ここで、“H”状態の領域選択信号をNチ
ャネルトランジスタQ10乃至Q17のゲート入力する
ことにより選択された1個のヒューズ素子が導通してい
る場合には、ノードPRに蓄えられた電荷は、Nチャネ
ルトランジスタQ2、共通ノードA、領域選択信号によ
り選択されたNチャネルトランジスタQ10乃至Q17
のいずれか1つ、及びこれに接続されたヒューズ素子を
介してVssに放電され、ノードPRの電位はVssにな
る。
PチャネルトランジスタQ1はオフ状態、Nチャネルト
ランジスタQ2はオン状態になりノードPRと共通ノー
ドAとはNチャネルトランジスタQ2を介して電気的に
接続される。ここで、“H”状態の領域選択信号をNチ
ャネルトランジスタQ10乃至Q17のゲート入力する
ことにより選択された1個のヒューズ素子が導通してい
る場合には、ノードPRに蓄えられた電荷は、Nチャネ
ルトランジスタQ2、共通ノードA、領域選択信号によ
り選択されたNチャネルトランジスタQ10乃至Q17
のいずれか1つ、及びこれに接続されたヒューズ素子を
介してVssに放電され、ノードPRの電位はVssにな
る。
【0045】一方、選択された1個のヒューズ素子が切
断している場合には、Vssへの放電は生じないのでノー
ドPRの電位はVdd、すなわち“H”のままである。従
って第1の実施の形態に係るヒューズ素子のラッチ回路
のインバータI1からの出力Outは、領域選択信号B
0乃至B7により選択された図14に示すロウ領域に対
応するヒューズが切断されていれば“L”、導通してい
れば“H”となる。
断している場合には、Vssへの放電は生じないのでノー
ドPRの電位はVdd、すなわち“H”のままである。従
って第1の実施の形態に係るヒューズ素子のラッチ回路
のインバータI1からの出力Outは、領域選択信号B
0乃至B7により選択された図14に示すロウ領域に対
応するヒューズが切断されていれば“L”、導通してい
れば“H”となる。
【0046】第1の実施の形態に係るヒューズ素子のラ
ッチ回路の動作タイミング波形を、図2に示す。ロウア
ドレスの上位3ビット、R7乃至R9のデコードされた
領域選択信号B0乃至B7のいずれか1つが“H”にな
り、他は“L”となることにより、ラッチ回路に含まれ
る8個のヒューズ素子のいずれか1つが選択される。こ
こで、制御信号CTLが“H”になれば(ラッチ回路が
待機状態から活性状態に移行すれば)、選択された1個
のヒューズ素子が切断されている場合には、ラッチ回路
の出力Outは“L”、導通していれば“H”となる。
ッチ回路の動作タイミング波形を、図2に示す。ロウア
ドレスの上位3ビット、R7乃至R9のデコードされた
領域選択信号B0乃至B7のいずれか1つが“H”にな
り、他は“L”となることにより、ラッチ回路に含まれ
る8個のヒューズ素子のいずれか1つが選択される。こ
こで、制御信号CTLが“H”になれば(ラッチ回路が
待機状態から活性状態に移行すれば)、選択された1個
のヒューズ素子が切断されている場合には、ラッチ回路
の出力Outは“L”、導通していれば“H”となる。
【0047】第1の実施の形態に係るヒューズ素子のラ
ッチ回路の第1の特徴は、複数のロウ領域の不良状態を
あらわす複数のヒューズ素子が選択トランジスタ(Nチ
ャネルトランジスタQ10乃至Q17)を介して共通ノ
ードAに接続され、ヒューズ素子のラッチ回路は複数の
ロウ領域に対して1個しか設けないことである。従来、
ヒューズ素子ごとに設けていたラッチ回路を、不良カラ
ムアドレスの1ビットに対して1つのみにすることによ
りトランジスタ数が減少し、チップ面積の小さい半導体
記憶装置を実現することができる。
ッチ回路の第1の特徴は、複数のロウ領域の不良状態を
あらわす複数のヒューズ素子が選択トランジスタ(Nチ
ャネルトランジスタQ10乃至Q17)を介して共通ノ
ードAに接続され、ヒューズ素子のラッチ回路は複数の
ロウ領域に対して1個しか設けないことである。従来、
ヒューズ素子ごとに設けていたラッチ回路を、不良カラ
ムアドレスの1ビットに対して1つのみにすることによ
りトランジスタ数が減少し、チップ面積の小さい半導体
記憶装置を実現することができる。
【0048】また、第1実施の形態に係るヒューズ素子
のラッチ回路における第2の特徴は、複数のロウ領域を
選択する領域選択アドレスとして、ワード線を選択する
ロウアドレスの上位ビットが用いられることである。こ
のようにロウ領域選択アドレスはロウアドレスの一部で
あるため、ロウアドレスが入力されればカラム冗長判定
に用いられる不良カラムアドレスの出力が確定する。
のラッチ回路における第2の特徴は、複数のロウ領域を
選択する領域選択アドレスとして、ワード線を選択する
ロウアドレスの上位ビットが用いられることである。こ
のようにロウ領域選択アドレスはロウアドレスの一部で
あるため、ロウアドレスが入力されればカラム冗長判定
に用いられる不良カラムアドレスの出力が確定する。
【0049】例えばDRAMにおいてワード線を選択的
に活性化するために入力するRAS(Row Address Strob
e)アドレスと、センスアンプにより増幅された複数のデ
ータの内いずれかを選択するCAS(Column Address St
robe)アドレスを共通のアドレスピンを介して時系列に
入力するアドレスマルチプレックスが用いられる。
に活性化するために入力するRAS(Row Address Strob
e)アドレスと、センスアンプにより増幅された複数のデ
ータの内いずれかを選択するCAS(Column Address St
robe)アドレスを共通のアドレスピンを介して時系列に
入力するアドレスマルチプレックスが用いられる。
【0050】このとき、RASアドレスからCASアド
レスまでの時間は、DRAMの仕様で10ナノ秒程度の
値が規定されている。一方、ヒューズを介して行われる
ノードPRにプリチャージされた電荷のVssへの放電に
は0.5ナノ秒乃至1.0ナノ秒程度の時間が必要であ
る。
レスまでの時間は、DRAMの仕様で10ナノ秒程度の
値が規定されている。一方、ヒューズを介して行われる
ノードPRにプリチャージされた電荷のVssへの放電に
は0.5ナノ秒乃至1.0ナノ秒程度の時間が必要であ
る。
【0051】しかし、不良カラムアドレスはロウアドレ
スに比べて、10ナノ秒程度遅れて入力されるカラムア
ドレスと比較されるため、カラムアドレスが入力される
までには不良カラムアドレスは確定している。従って、
本発明ではアクセス速度に対する放電時間の影響は全く
生じない。なお、後に入力されるカラムアドレスと、ラ
ッチ回路に保持される電圧レベルとの論理演算により、
予備のカラム選択信号を活性化するか否かが決定され
る。
スに比べて、10ナノ秒程度遅れて入力されるカラムア
ドレスと比較されるため、カラムアドレスが入力される
までには不良カラムアドレスは確定している。従って、
本発明ではアクセス速度に対する放電時間の影響は全く
生じない。なお、後に入力されるカラムアドレスと、ラ
ッチ回路に保持される電圧レベルとの論理演算により、
予備のカラム選択信号を活性化するか否かが決定され
る。
【0052】次に、図3を用いて第2の実施の形態に係
るヒューズ素子のラッチ回路の構成について説明する。
図3に示すヒューズ素子のラッチ回路では、図1のNチ
ャネルトランジスタQ2が除去され、ノードPRと共通
ノードAが直結されて、一体のノードPRとなり、この
一体化されたノードPRと、NチャネルトランジスタQ
10乃至Q17からなるヒューズ素子の選択トランジス
タとの間に、各1個のNチャネルトランジスタQ20乃
至Q27がそれぞれ直列に接続され、また、Nチャネル
トランジスタQ20乃至Q27のゲートは、制御信号C
TLで同時に制御される。
るヒューズ素子のラッチ回路の構成について説明する。
図3に示すヒューズ素子のラッチ回路では、図1のNチ
ャネルトランジスタQ2が除去され、ノードPRと共通
ノードAが直結されて、一体のノードPRとなり、この
一体化されたノードPRと、NチャネルトランジスタQ
10乃至Q17からなるヒューズ素子の選択トランジス
タとの間に、各1個のNチャネルトランジスタQ20乃
至Q27がそれぞれ直列に接続され、また、Nチャネル
トランジスタQ20乃至Q27のゲートは、制御信号C
TLで同時に制御される。
【0053】図1のヒューズ素子のラッチ回路では、制
御信号CTLが“L”から“H”に変化する際、ノード
PRの電荷と共通ノードAの電荷がオン状態のNチャネ
ルトランジスタQ2を介して共有される。このとき、放
電ノードPRの電位はVddであるが、共通ノードAは、
選択されたヒューズが切断されている場合には浮遊状態
となるため電位が不定であり、例えばトランジスタのソ
ース/ドレイン接合のリーク電流等を介して接地電位V
ssとなるまで放電している可能性がある。
御信号CTLが“L”から“H”に変化する際、ノード
PRの電荷と共通ノードAの電荷がオン状態のNチャネ
ルトランジスタQ2を介して共有される。このとき、放
電ノードPRの電位はVddであるが、共通ノードAは、
選択されたヒューズが切断されている場合には浮遊状態
となるため電位が不定であり、例えばトランジスタのソ
ース/ドレイン接合のリーク電流等を介して接地電位V
ssとなるまで放電している可能性がある。
【0054】このような状態でノードPRと共通ノード
Aの電荷が共有されれば、接地電位Vssに放電した共通
ノードAに引きずられてノードPRの電位が容量結合に
より一時的に低下し、ヒューズが切断しているにもかか
わらず図1のラッチ回路の出力Outが“H”となり、
誤動作する可能性がある。図3に示す第2の実施の形態
に係るヒューズ素子のラッチ回路は、このような誤動作
を回避するために構成されたものである。
Aの電荷が共有されれば、接地電位Vssに放電した共通
ノードAに引きずられてノードPRの電位が容量結合に
より一時的に低下し、ヒューズが切断しているにもかか
わらず図1のラッチ回路の出力Outが“H”となり、
誤動作する可能性がある。図3に示す第2の実施の形態
に係るヒューズ素子のラッチ回路は、このような誤動作
を回避するために構成されたものである。
【0055】図3に示すヒューズ素子のラッチ回路で
は、図1のノードPRと共通ノードAとを一体化し、図
1に示すNチャネルトランジスタQ2からなる1個のス
イッチングトランジスタを、制御信号CTLがゲートに
接続されたNチャネルトランジスタQ20乃至Q27か
らなる8個のスイッチングトランジスタに分割して、そ
れぞれヒューズ素子及び選択トランジスタに対して直列
に接続する。このようにすれば、制御信号CTLが
“L”から“H”に変化する際、ノードPRと共通ノー
ドAが一体化されているため、選択されたヒューズ素子
が切断されていて共通ノードAが浮遊状態にあるとき、
共通ノードAの電位低下に伴うノードPRの電位低下を
最小にすることができる。
は、図1のノードPRと共通ノードAとを一体化し、図
1に示すNチャネルトランジスタQ2からなる1個のス
イッチングトランジスタを、制御信号CTLがゲートに
接続されたNチャネルトランジスタQ20乃至Q27か
らなる8個のスイッチングトランジスタに分割して、そ
れぞれヒューズ素子及び選択トランジスタに対して直列
に接続する。このようにすれば、制御信号CTLが
“L”から“H”に変化する際、ノードPRと共通ノー
ドAが一体化されているため、選択されたヒューズ素子
が切断されていて共通ノードAが浮遊状態にあるとき、
共通ノードAの電位低下に伴うノードPRの電位低下を
最小にすることができる。
【0056】次に、図4を用いて第3の実施の形態に係
るヒューズ素子のラッチ回路の構成について説明する。
第3の実施の形態のヒューズ素子のラッチ回路は、第2
の実施の形態と同様に、第1の実施の形態における電荷
共有による誤動作を回避するよう構成されている。図4
に示すヒューズ素子のラッチ回路は、図1に示すヒュー
ズ素子のラッチ回路に比べて単にNチャネルトランジス
タQ2が除去され、ノードPRと共通ノードAとが一体
化された構成になっている。
るヒューズ素子のラッチ回路の構成について説明する。
第3の実施の形態のヒューズ素子のラッチ回路は、第2
の実施の形態と同様に、第1の実施の形態における電荷
共有による誤動作を回避するよう構成されている。図4
に示すヒューズ素子のラッチ回路は、図1に示すヒュー
ズ素子のラッチ回路に比べて単にNチャネルトランジス
タQ2が除去され、ノードPRと共通ノードAとが一体
化された構成になっている。
【0057】しかし、第3の実施の形態では、図5に示
す領域選択信号生成回路の構成が図15に示す従来の領
域選択信号生成回路と異なる。図5に示す領域選択信号
生成回路では、図15の3入力のANDゲートが4入力
のANDゲートに置き換えられ、4入力の1つとして、
ヒューズ素子のラッチ回路の制御信号CTLが入力され
る。
す領域選択信号生成回路の構成が図15に示す従来の領
域選択信号生成回路と異なる。図5に示す領域選択信号
生成回路では、図15の3入力のANDゲートが4入力
のANDゲートに置き換えられ、4入力の1つとして、
ヒューズ素子のラッチ回路の制御信号CTLが入力され
る。
【0058】このようにすれば、制御信号CTLが
“H”の場合のみ、領域選択信号B0乃至B7のいずれ
か1つを“H”にすることができる。すなわち、図1に
おけるNチャネルトランジスタQ2の役割を、図5にお
ける領域選択信号生成回路の4入力ANDゲートの入力
の1つに制御信号CTLを用いることにより代替させる
ことができる。なお、図4に示す第3の実施の形態のヒ
ューズ素子のラッチ回路では、ノードPRと共通ノード
Aとが一体化されているので、先にのべた電荷の共有に
よる誤動作を生じる恐れはない第3の実施の形態に係る
ヒューズ素子のラッチ回路の動作タイミング波形を図6
に示す。制御信号CTLが“H”になれば、領域選択信
号B0乃至B7のいずれか1つが“H”となり、選択さ
れたヒューズ素子の切断又は導通に従って出力Outの
“L”又は“H”が定められる。
“H”の場合のみ、領域選択信号B0乃至B7のいずれ
か1つを“H”にすることができる。すなわち、図1に
おけるNチャネルトランジスタQ2の役割を、図5にお
ける領域選択信号生成回路の4入力ANDゲートの入力
の1つに制御信号CTLを用いることにより代替させる
ことができる。なお、図4に示す第3の実施の形態のヒ
ューズ素子のラッチ回路では、ノードPRと共通ノード
Aとが一体化されているので、先にのべた電荷の共有に
よる誤動作を生じる恐れはない第3の実施の形態に係る
ヒューズ素子のラッチ回路の動作タイミング波形を図6
に示す。制御信号CTLが“H”になれば、領域選択信
号B0乃至B7のいずれか1つが“H”となり、選択さ
れたヒューズ素子の切断又は導通に従って出力Outの
“L”又は“H”が定められる。
【0059】次に、図7を用いて第4の実施の形態に係
るヒューズ素子のラッチ回路の構成について説明する。
第4の実施の形態に係るヒューズ素子のラッチ回路は、
第3の実施の形態に比べて、ノードPRを“H”にプリ
チャージするPチャネルトランジスタQ1からなる第1
のスイッチングトランジスタに対して直列に、Pチャネ
ルトランジスタQ1Bからなる第2のスイッチングトラ
ンジスタが接続されることに特徴がある。
るヒューズ素子のラッチ回路の構成について説明する。
第4の実施の形態に係るヒューズ素子のラッチ回路は、
第3の実施の形態に比べて、ノードPRを“H”にプリ
チャージするPチャネルトランジスタQ1からなる第1
のスイッチングトランジスタに対して直列に、Pチャネ
ルトランジスタQ1Bからなる第2のスイッチングトラ
ンジスタが接続されることに特徴がある。
【0060】PチャネルトランジスタQ1Bのゲートに
は制御信号PRCが入力される。ここで制御信号PRC
は、図8に示すように2段のインバータI8、I9から
なる遅延回路1を用いて制御信号CTLを遅延すること
により生成される。
は制御信号PRCが入力される。ここで制御信号PRC
は、図8に示すように2段のインバータI8、I9から
なる遅延回路1を用いて制御信号CTLを遅延すること
により生成される。
【0061】第4の実施の形態に係るヒューズ素子のラ
ッチ回路の制御信号PRCは、制御信号CTLがラッチ
回路の活性状態を示す“H”から、ラッチ回路の待機状
態を示す“L”に変化する際に流れる貫通電流による消
費電力の増加を回避するための制御信号である。図4に
示す第3の実施の形態において、制御信号CTLが
“H”から“L”に変化すれば、図5のANDゲートを
介して領域選択信号B0乃至B7のいずれか1つ(領域
選択信号Biと呼ぶ)が“H”から“L”に変化する。
ッチ回路の制御信号PRCは、制御信号CTLがラッチ
回路の活性状態を示す“H”から、ラッチ回路の待機状
態を示す“L”に変化する際に流れる貫通電流による消
費電力の増加を回避するための制御信号である。図4に
示す第3の実施の形態において、制御信号CTLが
“H”から“L”に変化すれば、図5のANDゲートを
介して領域選択信号B0乃至B7のいずれか1つ(領域
選択信号Biと呼ぶ)が“H”から“L”に変化する。
【0062】このとき、図4に示す第3の実施の形態に
係るヒューズ素子のラッチ回路では、Pチャネルトラン
ジスタQ1は制御信号CTLが“L”になれば直ちに導
通するため、領域選択信号Biが“L”に変化するのが
遅れれば、その間PチャネルトランジスタQ1と、領域
選択信号Biで選択された領域選択トランジスタQj
(Q10乃至Q17のいずれか1つ)とを介して、Vdd
からVssに貫通電流が流れることになる。
係るヒューズ素子のラッチ回路では、Pチャネルトラン
ジスタQ1は制御信号CTLが“L”になれば直ちに導
通するため、領域選択信号Biが“L”に変化するのが
遅れれば、その間PチャネルトランジスタQ1と、領域
選択信号Biで選択された領域選択トランジスタQj
(Q10乃至Q17のいずれか1つ)とを介して、Vdd
からVssに貫通電流が流れることになる。
【0063】これを回避するためには、Pチャネルトラ
ンジスタQ1Bを介して行われる制御信号PRCによる
プリチャージ開始のタイミングを、Pチャネルトランジ
スタQ1を介して行われる制御信号CTLによるプリチ
ャージ開始のタイミングから遅らせるようにすればよ
い。図7に示す第4の実施の形態に係るヒューズ素子の
ラッチ回路におけるPチャネルトランジスタQ1Bはこ
のために設けられたものである。
ンジスタQ1Bを介して行われる制御信号PRCによる
プリチャージ開始のタイミングを、Pチャネルトランジ
スタQ1を介して行われる制御信号CTLによるプリチ
ャージ開始のタイミングから遅らせるようにすればよ
い。図7に示す第4の実施の形態に係るヒューズ素子の
ラッチ回路におけるPチャネルトランジスタQ1Bはこ
のために設けられたものである。
【0064】制御信号PRCによるプリチャージ開始の
タイミングは、CTLが“L”になってから図8に示す
領域選択信号生成回路を介して領域選択信号Biが
“L”になるまでの遅延時間があればよい。図8に示す
AND回路は、CMOS論理ではNAND回路とインバ
ータとの組み合わせで形成することができるので、論理
回路2段分(インバータ2段乃至4段)程度の遅延時間
があればよい。
タイミングは、CTLが“L”になってから図8に示す
領域選択信号生成回路を介して領域選択信号Biが
“L”になるまでの遅延時間があればよい。図8に示す
AND回路は、CMOS論理ではNAND回路とインバ
ータとの組み合わせで形成することができるので、論理
回路2段分(インバータ2段乃至4段)程度の遅延時間
があればよい。
【0065】第4の実施の形態に係るヒューズ素子のラ
ッチ回路の動作タイミング波形を図9に示す。制御信号
CTLが“H”になれば領域選択信号B0乃至B7のい
ずれか1つが“H”となり、PチャネルトランジスタQ
1がオフとなる。このときPチャネルトランジスタQ1
Bのゲートに入力する制御信号PRCは一定の遅延時間
後に立ち上がるため、PチャネルトランジスタQ1Bの
オン状態は維持される。
ッチ回路の動作タイミング波形を図9に示す。制御信号
CTLが“H”になれば領域選択信号B0乃至B7のい
ずれか1つが“H”となり、PチャネルトランジスタQ
1がオフとなる。このときPチャネルトランジスタQ1
Bのゲートに入力する制御信号PRCは一定の遅延時間
後に立ち上がるため、PチャネルトランジスタQ1Bの
オン状態は維持される。
【0066】従って領域選択信号B0乃至B7のいずれ
か1つにより選択されたヒューズ素子が導通していれ
ば、PチャネルトランジスタQ1のオフ動作(制御信号
CTLの立ち上がり)に同期してラッチ回路の出力Ou
tが“H”となる。一定の遅延時間後に、制御信号PR
CによりPチャネルトランジスタQ1Bがさらにオフし
ても、ラッチ回路の出力Outには変化を生じない。一
方、ヒューズ素子が切断されていればラッチ回路の出力
Outは“L”のままである。
か1つにより選択されたヒューズ素子が導通していれ
ば、PチャネルトランジスタQ1のオフ動作(制御信号
CTLの立ち上がり)に同期してラッチ回路の出力Ou
tが“H”となる。一定の遅延時間後に、制御信号PR
CによりPチャネルトランジスタQ1Bがさらにオフし
ても、ラッチ回路の出力Outには変化を生じない。一
方、ヒューズ素子が切断されていればラッチ回路の出力
Outは“L”のままである。
【0067】制御信号CTLが“L”に復帰しPチャネ
ルトランジスタQ1がオン状態になっても、図9に矢示
したようにPチャネルトランジスタQ1Bの制御信号P
RCは一定の遅延時間後に立ち下がるため、Pチャネル
トランジスタQ1Bのオフ状態は維持され、選択された
ヒューズ素子が導通している場合にVddからVssに流れ
る貫通電流が阻止される。このとき、ラッチ回路の出力
Outは、PチャネルトランジスタQ1Bの制御信号P
RCの立ち下がりに同期して立ち下がることになる。
ルトランジスタQ1がオン状態になっても、図9に矢示
したようにPチャネルトランジスタQ1Bの制御信号P
RCは一定の遅延時間後に立ち下がるため、Pチャネル
トランジスタQ1Bのオフ状態は維持され、選択された
ヒューズ素子が導通している場合にVddからVssに流れ
る貫通電流が阻止される。このとき、ラッチ回路の出力
Outは、PチャネルトランジスタQ1Bの制御信号P
RCの立ち下がりに同期して立ち下がることになる。
【0068】次に、図10、図11を用いて第5の実施
の形態に係るヒューズ素子のラッチ回路の構成と動作に
ついて説明する。第5の実施の形態では、ノードPRの
プリチャージを制御信号PRCを用いて行い、ラッチ回
路の活性化を制御信号CTLを用いて行う。制御信号P
RCはラッチ回路の待機状態で“L”でありPチャネル
トランジスタQ1はオン状態であるから、このときノー
ドPRはVddにプリチャージされる。
の形態に係るヒューズ素子のラッチ回路の構成と動作に
ついて説明する。第5の実施の形態では、ノードPRの
プリチャージを制御信号PRCを用いて行い、ラッチ回
路の活性化を制御信号CTLを用いて行う。制御信号P
RCはラッチ回路の待機状態で“L”でありPチャネル
トランジスタQ1はオン状態であるから、このときノー
ドPRはVddにプリチャージされる。
【0069】図11のタイミング波形に示すように、制
御信号PRCが“H”になりPチャネルトランジスタQ
1がオフした後、制御信号CTLを“H”とし、図5に
示す領域選択信号生成回路と同一の回路により、ロウア
ドレスの上位3ビットを用いて領域選択信号B0乃至B
7のいずれか1つを“H”とする。このようにして選択
されたヒューズ素子が導通していれば、Vddにプリチャ
ージされたノードPRはヒューズ素子を介してVssに放
電するため“L”となる。
御信号PRCが“H”になりPチャネルトランジスタQ
1がオフした後、制御信号CTLを“H”とし、図5に
示す領域選択信号生成回路と同一の回路により、ロウア
ドレスの上位3ビットを用いて領域選択信号B0乃至B
7のいずれか1つを“H”とする。このようにして選択
されたヒューズ素子が導通していれば、Vddにプリチャ
ージされたノードPRはヒューズ素子を介してVssに放
電するため“L”となる。
【0070】また、NチャネルトランジスタQ5のゲー
トに制御信号PRCの“H”が入力されるのでNチャネ
ルトランジスタQ5はオンとなり、Nチャネルトランジ
スタQ4はインバータI1の出力の“H”をゲートに受
けてオンとなるので、ラッチ回路の出力Outにはイン
バータI1とPチャネルトランジスタQ3でラッチされ
た“H”状態が出力される。従ってラッチ回路の出力O
utは制御信号CTLに同期して“H”に変化する。
トに制御信号PRCの“H”が入力されるのでNチャネ
ルトランジスタQ5はオンとなり、Nチャネルトランジ
スタQ4はインバータI1の出力の“H”をゲートに受
けてオンとなるので、ラッチ回路の出力Outにはイン
バータI1とPチャネルトランジスタQ3でラッチされ
た“H”状態が出力される。従ってラッチ回路の出力O
utは制御信号CTLに同期して“H”に変化する。
【0071】ヒューズ素子が切断されている場合には、
ノードPRはVddにプリチャージされた“H”状態が維
持され、また、NチャネルトランジスタQ5のゲートに
制御信号PRCの“H”が入力されるので、Nチャネル
トランジスタQ5はオンとなるが、Nチャネルトランジ
スタQ4は、インバータI1の出力の“L”をゲートに
受けてオフとなるので、ラッチ回路の出力Outにはイ
ンバータI1とPチャネルトランジスタQ3でラッチさ
れた“L”状態が出力される。
ノードPRはVddにプリチャージされた“H”状態が維
持され、また、NチャネルトランジスタQ5のゲートに
制御信号PRCの“H”が入力されるので、Nチャネル
トランジスタQ5はオンとなるが、Nチャネルトランジ
スタQ4は、インバータI1の出力の“L”をゲートに
受けてオフとなるので、ラッチ回路の出力Outにはイ
ンバータI1とPチャネルトランジスタQ3でラッチさ
れた“L”状態が出力される。
【0072】図10に示すヒューズ素子のラッチ回路
は、制御信号CTLを“L”に戻しても制御信号PRC
の“H”が維持されていれば、Pチャネルトランジスタ
Q3、NチャネルトランジスタQ4、Q5及びインバー
タI1からなるラッチ回路によりラッチ回路の出力Ou
tの“H”又は“L”が保持されるので、ヒューズ素子
の遮断状態と導通状態のラッチ開始を制御する制御信号
CTLの“H”の期間をPRCの“H”の期間より短く
することにより低消費電力化をはかることができる。図
10に示すヒューズ素子のラッチ回路において、制御信
号PRCを“L”にすればラッチ回路の出力Outは
“H”又は“L”の保持状態にかかわらず制御信号PR
Cに同期して“L”になる。
は、制御信号CTLを“L”に戻しても制御信号PRC
の“H”が維持されていれば、Pチャネルトランジスタ
Q3、NチャネルトランジスタQ4、Q5及びインバー
タI1からなるラッチ回路によりラッチ回路の出力Ou
tの“H”又は“L”が保持されるので、ヒューズ素子
の遮断状態と導通状態のラッチ開始を制御する制御信号
CTLの“H”の期間をPRCの“H”の期間より短く
することにより低消費電力化をはかることができる。図
10に示すヒューズ素子のラッチ回路において、制御信
号PRCを“L”にすればラッチ回路の出力Outは
“H”又は“L”の保持状態にかかわらず制御信号PR
Cに同期して“L”になる。
【0073】以上ヒューズ素子のラッチ回路の構成と動
作を中心として、本発明の半導体記憶装置のカラム冗長
制御回路について説明した。先に第1の実施の形態で説
明した本発明の第1、第2の特徴は、第1の実施の形態
のみに限定されるものではなく、次に述べるように第2
乃至第5の実施の形態の全てに対して共通な特徴という
ことができる。
作を中心として、本発明の半導体記憶装置のカラム冗長
制御回路について説明した。先に第1の実施の形態で説
明した本発明の第1、第2の特徴は、第1の実施の形態
のみに限定されるものではなく、次に述べるように第2
乃至第5の実施の形態の全てに対して共通な特徴という
ことができる。
【0074】すなわち、第2乃至第5の実施の形態にお
いては、複数のロウ領域の不良状態をあらわす複数のヒ
ューズ素子が選択トランジスタを介してノードPRに接
続されるので、ラッチ回路は複数のロウ領域に対して1
個設ければ良い。このように、従来、ヒューズ素子ごと
に設けていたラッチ回路を、不良カラムアドレスの1ビ
ットに対して1つのみにすることによりトランジスタ数
が減少し、チップサイズを縮小することができる。
いては、複数のロウ領域の不良状態をあらわす複数のヒ
ューズ素子が選択トランジスタを介してノードPRに接
続されるので、ラッチ回路は複数のロウ領域に対して1
個設ければ良い。このように、従来、ヒューズ素子ごと
に設けていたラッチ回路を、不良カラムアドレスの1ビ
ットに対して1つのみにすることによりトランジスタ数
が減少し、チップサイズを縮小することができる。
【0075】また、第2乃至第5の実施の形態におい
て、第1の実施の形態と同様に複数のロウ領域を選択す
る領域選択アドレスとして、ワード線を選択するロウア
ドレスの上位ビットを用いることができる。
て、第1の実施の形態と同様に複数のロウ領域を選択す
る領域選択アドレスとして、ワード線を選択するロウア
ドレスの上位ビットを用いることができる。
【0076】なお、本発明は上記の実施の形態に限定さ
れることはない。第1乃至第5の実施の形態において、
ロウ領域の分割数、カラムアドレス及びロウアドレスの
ビット数、及び領域選択アドレスとして用いるロウアド
レスの上位ビット数等は、全て一例として示すものであ
り、任意のビット構成に対して本発明が適用可能である
ことはいうまでもない。例えば、第1乃至第5の実施の
形態において、ヒューズ素子の数はラッチ回路当り8個
の場合について説明したが、2のべき乗数のヒューズ素
子に対して同様に実施することができる。
れることはない。第1乃至第5の実施の形態において、
ロウ領域の分割数、カラムアドレス及びロウアドレスの
ビット数、及び領域選択アドレスとして用いるロウアド
レスの上位ビット数等は、全て一例として示すものであ
り、任意のビット構成に対して本発明が適用可能である
ことはいうまでもない。例えば、第1乃至第5の実施の
形態において、ヒューズ素子の数はラッチ回路当り8個
の場合について説明したが、2のべき乗数のヒューズ素
子に対して同様に実施することができる。
【0077】また、第1乃至第5の実施の形態におい
て、ロウ領域の不良状態を記憶する素子としてヒューズ
を用いたが、必ずしもこれに限定されるものではない。
その他の不揮発性記憶素子を同様の目的に使用すること
ができる。その他本発明の要旨を逸脱しない範囲で種々
変形して実施することができる。
て、ロウ領域の不良状態を記憶する素子としてヒューズ
を用いたが、必ずしもこれに限定されるものではない。
その他の不揮発性記憶素子を同様の目的に使用すること
ができる。その他本発明の要旨を逸脱しない範囲で種々
変形して実施することができる。
【0078】
【発明の効果】上述したように本発明は、領域の分割数
が多くても回路規模の増大を抑制し、素子数やチップ面
積において従来より有利なカラム冗長制御回路を提供す
ることが可能となる。
が多くても回路規模の増大を抑制し、素子数やチップ面
積において従来より有利なカラム冗長制御回路を提供す
ることが可能となる。
【図1】第1の実施の形態に係るヒューズ素子のラッチ
回路の構成を示す図。
回路の構成を示す図。
【図2】第1の実施の形態に係るヒューズ素子のラッチ
回路の動作を示すタイミング波形図。
回路の動作を示すタイミング波形図。
【図3】第2の実施の形態に係るヒューズ素子のラッチ
回路の構成を示す図。
回路の構成を示す図。
【図4】第3の実施の形態に係るヒューズ素子のラッチ
回路の構成を示す図。
回路の構成を示す図。
【図5】第3の実施の形態に係る領域選択信号生成回路
の構成を示す図。
の構成を示す図。
【図6】第3の実施の形態に係るヒューズ素子のラッチ
回路の動作を示すタイミング波形図。
回路の動作を示すタイミング波形図。
【図7】第4の実施の形態に係るヒューズ素子のラッチ
回路の構成を示す図。
回路の構成を示す図。
【図8】第4の実施の形態に係る領域選択信号生成回路
の構成を示す図。
の構成を示す図。
【図9】第4の実施の形態に係るヒューズ素子のラッチ
回路の動作を示すタイミング波形図。
回路の動作を示すタイミング波形図。
【図10】第5の実施の形態に係るヒューズ素子のラッ
チ回路の構成を示す図。
チ回路の構成を示す図。
【図11】第5の実施の形態に係るヒューズ素子のラッ
チ回路の動作を示すタイミング波形図。
チ回路の動作を示すタイミング波形図。
【図12】従来のヒューズ素子のラッチ回路の構成を示
す図。
す図。
【図13】従来のカラム冗長制御回路の構成を示すブロ
ック図。
ック図。
【図14】従来の複数のカラム領域ごとに冗長判定を行
うカラム冗長制御回路の構成を示すブロック図。
うカラム冗長制御回路の構成を示すブロック図。
【図15】従来の領域選択信号生成回路の構成を示す
図。
図。
【図16】従来の複数のヒューズ素子のラッチ回路の構
成を示すブロック図。
成を示すブロック図。
1…遅延部 10…カラムデコーダ 20〜27…ヒューズラッチ回路 30…アドレス比較器 40…領域選択信号生成回路 50〜57…ロウデコーダ 60〜66…ヒューズラッチ回路群 100〜107…ロウ領域
Claims (14)
- 【請求項1】 活性状態において第1、第2の電圧レベ
ルのいずれか1つを保持するラッチ回路と、 このラッチ回路に選択的に接続され、第1、第2の状態
のいずれか1つを記憶する複数の不揮発性記憶素子とを
備え、 前記不揮発性記憶素子の状態が前記第1の状態であれば
前記ラッチ回路に保持される電圧レベルは第1の電圧レ
ベルであり、 前記不揮発性記憶素子の状態が第2の状態であれば前記
ラッチ回路に保持される電圧レベルは第2の電圧レベル
であることを特徴とするカラム冗長制御回路を有する半
導体記憶装置。 - 【請求項2】 前記半導体記憶装置はアドレス端子に時
系列的にロウアドレスとカラムアドレスとが入力される
ものであって、前記カラムアドレスに基づいて選択的に
複数のカラム選択信号と冗長カラム選択信号とを生成
し、 前記カラム冗長制御回路は先に入力されるロウアドレス
を用いて前記不揮発性記憶素子を前記ラッチ回路に選択
的に接続し、後に入力されるカラムアドレスと前記ラッ
チ回路に保持される電圧レベルとの論理演算により前記
冗長カラム選択信号を活性化するか否かを決定すること
を特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】 前記半導体記憶装置はメモリコア部に複
数の冗長メモリセル群を具備し、前記カラム冗長制御回
路は前記ラッチ回路を複数有し、前記複数のラッチ回路
の出力と前記メモリコア部に含まれるメモリセル群のア
ドレスビットとを比較して一致すれば前記メモリセル群
を前記冗長メモリセル群と置き換えてアクセスする回路
を備えることを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項4】 前記半導体記憶装置はメモリコア部に複
数の冗長メモリセル群を具備し、前記メモリコア部に含
まれるメモリセル群を前記冗長メモリセル群と置き換え
てアクセスする回路はカラム選択線を冗長カラム選択線
に置き換える機能を有することを特徴とする請求項1記
載の半導体記憶装置。 - 【請求項5】 前記カラム冗長制御回路は放電ノードを
具備し、前記放電ノードは、前記半導体記憶装置のワー
ド線を選択するロウアドレスストローブにおけるアドレ
スの少なくとも一部を用いて前記複数の不揮発性記憶素
子のいずれか1つに接続されることを特徴とする請求項
1記載の半導体記憶装置。 - 【請求項6】 前記半導体記憶装置のワード線を選択す
るロウアドレスストローブにおけるアドレスは、前記半
導体記憶装置のカラム選択線を選択するカラムアドレス
ストローブにおけるアドレスに先んじて半導体チップに
入力されることを特徴とする請求項1記載の半導体記憶
装置。 - 【請求項7】 前記半導体記憶装置のロウアドレススト
ローブにおけるアドレス及び前記半導体記憶装置のカラ
ムアドレスストローブにおけるアドレスの少なくとも一
部は、共通のアドレス端子を介して前記半導体チップの
外部から入力されることを特徴とする請求項1記載の半
導体記憶装置。 - 【請求項8】 前記カラム冗長制御回路は共通ノード又
は放電ノードを備え、前記共通ノード又は放電ノードに
接続される複数の不揮発性記憶素子の数は2のべき乗数
であることを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項9】 前記不揮発性記憶素子はヒューズ素子で
あって、前記不揮発性記憶素子の第1の状態はヒューズ
素子の導通状態であり第2の状態はヒューズ素子の遮断
状態であることを特徴とする請求項1記載の半導体記憶
装置。 - 【請求項10】 前記カラム冗長制御回路は、前記ヒュ
ーズ素子の遮断状態と導通状態に応じて保持される第
1、第2の電圧レベルを出力するラッチ回路を備え、 前記ラッチ回路のヒューズ素子は一方の端子が第1の電
源端子に接続され、他方の端子が選択トランジスタを介
して前記ラッチ回路の共通ノードに接続された複数のヒ
ューズ素子からなり、 前記共通ノードはスイッチングトランジスタを介して放
電ノードに接続され、 前記放電ノードは前記ラッチ回路の待機状態において第
2の電源端子の電圧にプリチャージされ、前記ラッチ回
路の活性状態において前記複数のヒューズ素子のいずれ
か1つに電気的に接続され、 前記複数のヒューズ素子のいずれか1つが遮断状態であ
れば前記放電ノードの電圧は前記第2の電源端子の電圧
に保持され、導通状態であれば前記放電ノードの電圧は
前記第1の電源端子の電圧に保持されることを特徴とす
る請求項9記載の半導体記憶装置。 - 【請求項11】 前記カラム冗長制御回路は、ヒューズ
素子の遮断状態と導通状態に応じて保持される第1、第
2の電圧レベルを出力するラッチ回路を備え、 前記ラッチ回路のヒューズ素子は一方の端子が第1の電
源端子に接続され、他方の端子がそれぞれ選択トランジ
スタ及びスイッチングトランジスタを介して前記ラッチ
回路の放電ノードに接続された複数のヒューズ素子から
なり、 前記放電ノードは前記ラッチ回路の待機状態において第
2の電源端子の電圧にプリチャージされ、前記選択トラ
ンジスタのいずれか1つを選択的に活性化することによ
り前記ラッチ回路の活性状態において前記複数のヒュー
ズ素子のいずれか1つに電気的に接続され、 前記放電ノードに接続されたヒューズ素子が遮断状態で
あれば前記放電ノードの電圧は前記第2の電源端子の電
圧に保持され、導通状態であれば前記放電ノードの電圧
は前記第1の電源端子の電圧に保持されることを特徴と
する請求項9記載の半導体記憶装置。 - 【請求項12】 前記カラム冗長制御回路は、ヒューズ
素子の遮断状態と導通状態に応じて保持される第1、第
2の電圧レベルを出力するラッチ回路を備え、 前記ラッチ回路のヒューズ素子は一方の端子が第1の電
源端子に接続され、他方の端子が選択トランジスタを介
して前記ラッチ回路の放電ノードに接続された複数のヒ
ューズ素子からなり、 前記放電ノードは前記ラッチ回路の待機状態において第
2の電源端子の電圧にプリチャージされ、前記選択トラ
ンジスタのいずれか1つを選択的に活性化することによ
り前記ラッチ回路の活性状態において前記複数のヒュー
ズ素子のいずれか1つに電気的に接続され、 前記放電ノードに接続されたヒューズ素子が遮断状態で
あれば前記放電ノードの電圧は前記第2の電源端子の電
圧に保持され、導通状態であれば前記放電ノードの電圧
は前記第1の電源端子の電圧に保持されることを特徴と
する請求項9記載の半導体記憶装置。 - 【請求項13】 前記カラム冗長制御回路は、ヒューズ
素子の遮断状態と導通状態に応じて保持される第1、第
2の電圧レベルを出力するラッチ回路を備え、 前記ラッチ回路のヒューズ素子は一方の端子が第1の電
源端子に接続され、他方の端子が選択トランジスタを介
して前記ラッチ回路の放電ノードに接続された複数のヒ
ューズ素子からなり、 前記放電ノードは互いに直列に接続された第1、第2の
スイッチングトランジスタを介して第2の電源端子に接
続され、 前記第1、第2のスイッチングトランジスタのゲートに
は一定の遅延時間をおいて第1、第2の制御信号が入力
され、 前記放電ノードは前記ラッチ回路の待機状態において第
2の電源端子の電圧にプリチャージされ、前記選択トラ
ンジスタのいずれか1つを選択的に活性化することによ
り前記ラッチ回路の活性状態において前記複数のヒュー
ズ素子のいずれか1つに電気的に接続され、 前記放電ノードに接続されたヒューズ素子が遮断状態で
あれば前記放電ノードの電圧は前記第2の電源端子の電
圧に保持され、導通状態であれば前記放電ノードの電圧
は前記第1の電源端子の電圧に保持されることを特徴と
する請求項9記載の半導体記憶装置。 - 【請求項14】 前記カラム冗長制御回路は、ヒューズ
素子の遮断状態と導通状態に応じて保持される第1、第
2の電圧レベルを出力するラッチ回路を備え、 前記ラッチ回路のヒューズ素子は一方の端子が第1の電
源端子に接続され、他方の端子が選択トランジスタを介
して前記ラッチ回路の放電ノードに接続された複数のヒ
ューズ素子からなり、 前記選択トランジスタは第1の制御信号に同期して前記
複数のヒューズ素子のいずれか1つを選択し、 前記放電ノードは前記ラッチ回路の待機状態において第
2の電源端子の電圧にプリチャージされ、前記放電ノー
ドに接続されたヒューズ素子1つを選択的に活性化する
ことにより前記ラッチ回路の活性状態において第2の制
御信号に同期して前記複数のヒューズ素子のいずれか1
つに電気的に接続され、 前記放電ノードに接続されたヒューズ素子が遮断状態で
あれば前記放電ノードの電圧は前記第2の電源端子の電
圧に保持され、導通状態であれば前記放電ノードの電圧
は前記第1の電源端子の電圧に保持され、 かつ、前記第1の制御信号が有効である期間は前記第2
の制御信号が有効である期間内に含まれることを特徴と
する請求項9記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000273658A JP2002093188A (ja) | 2000-09-08 | 2000-09-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000273658A JP2002093188A (ja) | 2000-09-08 | 2000-09-08 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002093188A true JP2002093188A (ja) | 2002-03-29 |
Family
ID=18759562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000273658A Pending JP2002093188A (ja) | 2000-09-08 | 2000-09-08 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002093188A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7058914B2 (en) | 2003-07-08 | 2006-06-06 | International Business Machines Corporation | Automatic latch compression/reduction |
KR100923845B1 (ko) | 2007-11-12 | 2009-10-27 | 주식회사 하이닉스반도체 | 반도체 소자의 리던던시 어드레스 퓨즈 회로 |
KR101185549B1 (ko) * | 2009-12-29 | 2012-09-24 | 에스케이하이닉스 주식회사 | 결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체 메모리 장치 |
CN112164413A (zh) * | 2019-06-16 | 2021-01-01 | 晶豪科技股份有限公司 | 电子熔丝电路 |
-
2000
- 2000-09-08 JP JP2000273658A patent/JP2002093188A/ja active Pending
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US8737146B2 (en) | 2009-12-29 | 2014-05-27 | Hynix Semiconductor Inc. | Semiconductor memory device having redundancy circuit for repairing defective unit cell |
CN112164413A (zh) * | 2019-06-16 | 2021-01-01 | 晶豪科技股份有限公司 | 电子熔丝电路 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070619 |