JP3137970B2 - 共用記憶制御システム - Google Patents

Description

【発明の詳細な説明】 ［概要］ アクセス元となる複数のクラスタと共用メモリ部の間
で共用メモリ制御部を介してパケット転送を行う共用記
憶制御方式に関し、 通信中にクラスタ側での回復不能なエラー発生で通信
が遮断した時のデットロックと他のクラスタでのオーバ
ーヘッドを防止することを目的とし、 クラスタ側のエラー発生により通信状態が遮断された
際に、共用メモリ制御部内のクラスタ専用回路及び共通
回路の初期化、ロックレジスタのロック解除、更には共
用メモリ部からのレシーバ回路のアクセスタイム以上に
亘るデータチェックとバリッドの抑止を行うように構成
する。

［産業上の利用分野］ 本発明は、パケット転送によりアクセス元装置となる
複数のクラスタの共用メモリ部との間のデータ転送を共
用メモリ制御部を介して行う共用記憶制御システムに関
する。

クラスタは１又は複数のCPU、CPUとチャネル装置（C
H）及び主記憶（MSU）等を接続してアクセスする主記憶
制御ユニット（MCU）により１つのシステムを構成して
おり、このようなクラスタでなる１又は複数のシステム
をシステムストレージユニット（SSU）としての共用メ
モリ部に接続し、クラスタの主記憶に比べて大容量の共
用記憶部を用いた巨大プログラムの実行、複数のクラス
タにおいてマルチタスクでプログラムを実行させること
による高速実行、更に共用記憶とクラスタを２重化構成
とすることでシステムの二重化等を行っている。

クラスタから共用メモリに対するアクセス及びデータ
転送はパケット転送により行っている。例えばクラスタ
からリードアクセスを受けるとクラスタとの間に通信状
態を確立し、共用メモリ部のリードアクセスで得られた
データのクラスタへのパケット転送が終了するまで通信
状態を維持する。

しかし、通信中にクラスタ側で回復不能なエラーが発
生した場合、最悪の場合は共用メモリ制御部の機能が完
全に停止するデットロックを起こし、またデッドロック
に至らなくともエラーを発生したクラスタのアクセス制
御状態から離脱する処理に時間がかかり、他のクラスタ
からのアクセスにオーバーヘッドを生ずる。従って、ク
ラスタエラー発生時の通信遮断によるデットロックを回
避し、且つ他のクラスタからのアクセスに対する影響を
最小限に抑えることが望まれる。

［従来の技術］ 従来、１つのシステムを構成するアクセス元装置とし
ての複数のクラスタ、共用メモリ制御部、及び共用メモ
リ部を備えた共用記憶制御方式にあっては、共用メモリ
部に対する各クラスタからのアクセスに対し共用メモリ
制御部のプライオリティ制御、ロックアドレスを使用し
たメモリ領域の占有制御、パイプライン制御によるメモ
リアクセス、共用メモリに対するアクセスデータのパケ
ット転送を行っている。

［発明が解決しようとする課題］ しかしながら、このような従来の共用記憶制御方式に
あっては、共用メモリ制御装置に接続されたクラスタ
が、メモリアクセスの通信中に回復不能なハードエラー
等を起こして通信を突然遮断する可能性がある。このよ
うにエラー発生で通信が遮断されると、共用メモリ制御
回路部内はエラー発生クラスタとの間でパケット転送を
可能とする各種制御パラメータの設定や回路動作状態に
あり、突然通信が遮断して正常なアクセスを継続できな
いため、エラー発生後に暴走して制御不能となるデット
ロックに陥ったり、初期状態への回復に手間取って他の
クラスタからのアクセスがオーバーヘッドとなってしま
う問題があった。

本発明は、このような従来の問題点に鑑みてなされた
もので、クラスタ側での回復不能なエラー発生による通
信遮断が起きても共用記憶制御のデットロックと他のク
ラスタでのオーバーヘッド発生を防止する共用記憶制御
システムを提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

まず本発明は、アクセス元装置と共用メモリ部の間で
共用メモリ制御部の制御のもとにリード又はライトのア
クセスのためにパケット転送を行う共用記憶制御システ
ムに於いて、 前記共用メモリ制御部は、 前記アクセス元装置毎に設けられ、対応するアクセス
元装置から受信したアクセスデータを格納する複数の受
信バッファと、 前記受信バッファに続いて前記アクセス元装置毎に設
けられ、前記共有メモリ部にライトデータを出力すると
共に前記共用メモリ部を制御するアクセスパイプライン
にライト又はリードのアクセスコマンドを出力する複数
のムーバと、 前記アクセス元装置から同時に２以上の前記ムーバに
アクセスを受けた際に、予め定めた手順に従って特定の
ムーバの出力を許可するプライオリティ回路と、 前記アクセス元装置毎に設けられ、アクセス元装置に
転送する前記共用メモリ部からのリードデータを保持す
る送信バッファと、 前記アクセス元装置毎に設けられ、アクセス元装置か
らのアクセスデータを受信して対応する前記受信バッフ
ァに格納すると共に前記送信バッファのリードデータを
対応するアクセス元装置に送信する送受信回路と、 を有してなり、 前記アクセス元装置は、接続のためのオペレーション
アウト信号を送出する送受信回路を各アクセス元装置毎
に備え、 前記共用メモリ制御部の送受信回路は、前記アクセス
元装置の送受信回路からオペレーションアウト信号を受
信すると接続のためのオペレーションイン信号をオンし
て対応するアクセス元装置との通信状態を作り出し、 前記エラー処理手段は、前記共用メモリ制御部が任意
のアクセス元装置と通信中に該アクセス元装置側の回復
不能なエラー発生によりアクセス元装置の送受信回路か
ら発生していたオペレーションアウト信号が遮断される
ことに基づいて、対応する共用メモリ制御部側の送受信
回路から発生していたオペレーションイン信号が遮断さ
れることによって、前記共用メモリ制御部の内部にイン
タフェースクリア信号を発生して、通信遮断により生ず
るデッドロック及びオーバーヘッドを抑止するように回
復処理を行うエラー処理手段を備え、 前記エラー処理手段は、 前記インタフェースクリア信号に基づいてエラーが発
生したアクセス元装置の専用回路を初期化する第１初期
化手段と； 前記インタフェースクリア信号に基づいて各アクセス
元装置に共通の共通制御回路を初期化する第２初期化手
段と； 前記インタフェースクリア信号に基づいて前記共用メ
モリ部のロックアドレスを格納したロックレジスタのア
クセス元識別コードがエラー発生のアクセス元装置と一
致したときにのみ有効ビットをクリアしてロックを解除
させるクリア手段と： 前記インタフェースクリア信号に基づいて前記共用メ
モリ部からの信号を受信するレシーバ回路に対し共用メ
モリアクセスタイム以上の間、エラーを発生したアクセ
ス元装置のアクセスによりリードデータの出力を抑止す
る抑止手段と； を設け、 前記クリア手段は、 前記ロックレジスタに格納されたアクセス元IDを解読
するデコーダと； 該デコーダの解読出力とエラー発生時に有効となるア
クセス元装置に対応したインタフェースクリア信号との
論理積をアクセス元装置毎に検出する複数のANDゲート
と； 該複数のANDゲートのいずれかより得られた論理積出
力による前記ロックレジスタの有効ビットをオフするク
リアゲートと備え、 エラーの発生したアクセス元装置に対してエラー回復
処理を行うことを特徴とする。

ここで第２初期化手段26は共用制御回路24としてのプ
ライオリティ回路を初期化する。

更に抑止手段は、 前記共用メモリ部を制御する前記アクセスパイプライ
ンの所定段数位置に格納されたアクセス元IDを解読して
エラー発生したアクセス元装置を識別するデコーダと； エラー発生時にインタフェースクリア信号により前記
共用メモリ部のアクセスタイム以上となる所定時間値の
プリセットを受けてスタートするアクセス元装置毎に設
けられた複数のタイマカウンタと、 前記デコーダの出力端子と前記複数のタイマカウンタ
の出力をアクセス元装置毎に入力し、アクセス元装置の
識別出力が得られた状態でタイマカウンタがプリセット
時間に到達するまでの間、前記共用メモリからの前記レ
シーバ回路へのリードデータの出力を抑止するゲート回
路と； を備えたことを特徴とする。

［作用］ このような構成を備えた本発明の共用記憶制御システ
ムによれば、アクセス元装置としてのクラスタ側で回復
不能なエラーが発生すると、共用メモリ制御部で通信手
段を検知してインタフェースクリア信号を生成し、エラ
ー発生クラスタの専用回路、例えば受信バッファやムー
バー等を初期化し、同時に共通制御回路としてのプライ
オリティ回路を初期化する。またエラー発生クラスタが
ロック付きアクセスにより共用メモリ部のアクセス領域
を占有するロック獲得状態にあったならば、ロックレジ
スタの有効ビットをクリアOFFしてロックを解除する。
更にエラー発生後に共用メモリ部から異常なリードデー
タがレシーバ回路に転送されてくるので、アクセスタイ
ム以上の所定時間はレシーバ回路のデータチェックを抑
止して不必要なエラー検知を解除する。

その結果、クラスタ側でエラーが発生して通信遮断が
起きても、共用メモリ制御部はアクセスタイムをわずか
に越える時間を要するだけでエラー発生クラスタとの通
信が正常終了したと同じ状態にデットロックを起こすこ
となく回復させることができる。また他の正常なクラス
タから見ると、共用メモリ制御部は途中でクラスタがエ
ラーを起していても、エラーなしの場合と同じ程度の時
間で他のクラスタのアクセス受付けに移行するため、正
常なクラタスにオーバーヘッドを起こさせることもな
い。

［実施例］ 第２図は本発明の共用記憶制御システムが適用される
システムの全体構成図である。

第２図において、10−1,10−2,・・・,10−ｎはアク
セス元装置としてのクラスタ、12は共用メモリ制御部、
14は共用メモリ部である。クラスタ10−１〜10−ｎは送
受信回路200−１〜200−ｎを備え、この送受信回路200
−１〜200−ｎを共用メモリ部12の送受信回路300−１〜
300−ｎと接続し、クラスタ側からのアクセス（リード
またはライト）に対し共用メモリ制御部12による制御の
もとに共用メモリ14との間でパケット転送を行なってメ
モリアクセスを実行する。

第３図は第２図のクラスタの構成をクラスタ10−１を
代表して示したもので、１又は複数のCPU100−１〜100
−ｎ、とチャネル装置（CH）102及び主記憶（MSU 10
4）等を接続してアクセスする主記憶制御ユニット（MC
U）106により１つのシステムを構成しており、このよう
なクラスタでなる１又は複数のシステムをシステムスト
レージユニット（SSU）を構成する共用メモリ部14に共
用メモリ制御部12を介して接続し、クラスタの主記憶に
比べて大容量の共用記憶部を用いた巨大プログラムの実
行、複数のクラスタにおいてマルチタスクでプログラム
を実行させることによる高速実行、更に共用記憶とクラ
スタを２重化構成とすることでシステムの二重化等を行
っている。

第４図は第２図における共用メモリ制御部12の実施例
構成図である。

第４図において、クラスタ10−１〜10−ｎからの受信
部として、クラスタ毎に受信バッファ38−１〜38−n,ム
ーバー40−１〜40−ｎがクラスタ専用回路20として設け
られる。ムーバー40−１〜40−ｎに対しては共通制御回
路としてプライオリティ回路24が設けられ、同時に２以
上のクラスタよりアクセスを受けた際に、予め定めた手
順に従って特定のクラスタからのアクセスを許可する。

プライオリティ回路24に対してはロックレジスタ30が
設けられ、共用メモリ部14のロック制御を可能としてい
る。このロックレジスタ30は共用メモリ部14がロック状
態にあることを示す有効ビットＶと、共用メモリ部14の
ロックアドレス、具体的にはロックスタートアドレスの
格納部と、現在ロックを獲得しているクラスタを示すク
ラスタIDが格納されている。ロックレジスタ30により共
用メモリ部14のロックが獲得された状態で他のクラスタ
から通常のアクセス、即ちロック付きでないアクセスが
行なわれてアクセスアドレスがロックアドレスに重複す
ることがロックレジスタ30のロックアドレスから比較判
断されると、プライオリティ回路24はそのアクセスをロ
ック解除まで待たせるようになる。

ムーバー40−１〜40−ｎからのデータ出力は転送イン
タフェース42を介して共用メモリ部14にライトデータと
して与えられる。また、ムーバー40−１〜40−ｎからの
アクセス情報、即ちリード又はライトのアクセスコマン
ド（スタートアドレス、レングス、ディスクタンス等）
は転送インタフェース44を介してアクセスパイプライン
46に与えられ、アクセスライプパイン46によるパイプラ
イン制御で共用メモリ部14のメモリアクセス（リード又
はライト）及び共用メモリ制御部12側の転送インタフェ
ース45に対するリードデータの転送受信制御（リードア
クセス時）が行なわれる。転送インタフェース45に続い
てはクラスタ毎に送信バッファ（リードバッファ）48−
１〜48−ｎ及び各クラスタへリードデータをパケット転
送するための転送インタフェース50−１〜50−ｎが設け
られる。

このような共用メモリ制御部12の構成に対し本発明に
あっては、特定のクラスタとの通信中にクラスタ側でエ
ラーが発生して通信遮断が起きた際に、デッドロックや
他のクラスタでのオーバーヘッドを起こすことなく回復
処理を行なうエラー処理手段として第１初期化回路22,
第２初期化回路26,ロックレジスタクリア回路32及びレ
シーブチェック抑止回路36が設けられる。

これらの第１初期化回路22,第２初期化回路26,ロック
レジスタクリア回路32及びレシーブチェック抑止回路36
は、クラスタエラー発生時に共用メモリ制御部12側で発
生するクラスタ毎のインタフェースクリア信号INT−CL1
〜ｎのいずれかを受けてエラー回復動作を実行する。

第５図は本発明におけるクラスタ10−１〜10−ｎと共
用メモリ制御部12との間の通信制御状態を示した説明図
であり、同図（ａ）に正常時を示し、同図（ｂ）にクラ
スタエラー発生時を示す。

まず正常時にあっては、第５図（ａ）に示すように、
例えばクラスタ10−１からのアクセスを例にとると、共
用メモリ制御部12との間の通信状態を確立するため、ま
ずクラスタ10−１の送受信回路200−１がオペレーショ
ンアウト信号OP−OUTをオンする。このクラスタ10−１
からのオペレーションアウト信号OP−OUTのオンを受け
て、対応する共用メモリ制御部12の送受信回路300−１
はオペレーションイン信号OP−INをオンする。この２つ
のオペレーションアウト信号OP−OUTとオペレーション
イン信号OP−INがオンしている状態でクラスタ10−１と
共用メモリ制御部12の間で送受信回路200−１と300−１
による通信可能状態が作り出される。

一方、第５図（ｂ）に示すようにクラスタ10−１でオ
ペレーションアウト信号OP−OUTをオンし、これに伴っ
て共用メモリ制御部12側でオペレーションイン信号OP−
INをオンした通信中にクラスタ10−１側で回復不能なエ
ラーが発生すると、クラスタ10−１側からのオペレーシ
ョンアウト信号OP−OUTはエラー発生により遮断され、
オフとなってしまう。このクラスタ10−１の回復不能な
エラー発生に伴なうオペレーションアウト信号OP−OUT
のオフを受けて共用メモリ制御部12の送受信回路300−
１はオペレーションイン信号OP−INをオフすると同時に
インタフェースクリア信号INT−CL1を発行し、以下の説
明で明らかにするインタフェースクリア動作、即ちエラ
ー回復の処理動作が起動される。

尚、回復不能なエラーを起こしたクラスタ側は、その
後、共用メモリ部14に対するアクセスが不可能となるた
め、共用メモリ部14に対する構成制御を全て解除し、自
分のシステム内でのアクセスのみに移行する。

クラスタ側でのエラー発生に伴って共用メモリ制御部
12側で発生されたインタフェースクリア信号INT−CL1は
第３図に示す第１初期化回路22,第２初期化回路26及び
ロックレジスタクリア回路32、更にレシーブチェック抑
止回路36のそれぞれに与えられ、現在通信中にあったク
ラスタ、例えばクラスタ10−１のエラー発生に対しエラ
ー回復処理を開始する。

まず、第１初期化回路22はクラスタ10−１〜10−ｎか
らの受信回路部に位置する受信バッファ38−１〜38−n,
ムーバー40−１〜40−ｎを初期化し、同時にクラスタ10
−１〜10−ｎへの送信回路部に位置する送信バッファ48
−１〜48−ｎ及び転送インタフェース50−１〜50−ｎの
それぞれを初期化する。

次に、第２初期化回路26はプライオリティ回路24を第
６図に示すようにして初期化する。

第６図は（ａ）に正常終了時のプライオリティ回路の
動作を示し、（ｂ）にクラスタエラー発生時のプライオ
リティ回路の動作を示す。

まず、第６図（ａ）の正常時にあっては、例えばムー
バー40−１におけるクラスタ10−１との間の通信による
アクセスを受けると、プライオリティリクエスト信号PR
−REQをプライオリティ回路24に発行する。ムーバー40
−１からプライオリティリクエスト信号PR−REQを受け
たプライオリティ回路24は、同時に優先度の高い他のク
ラスタからのアクセスを受けていなければプライオリテ
ィ許可信号PR−OKを発行し、ムーバー40−１は共用メモ
リ部14のアクセスを実行する。ムーバー40−１からのア
クセスで１つのパケット転送が終了すると、ムーバー40
−１はプライオリティエンド信号PR−ENDを発行し、こ
れによりプライオリティ回路24のプライオリティ許可信
号PR−OKが終了して初期状態に戻る。

これに対し第６図（ｂ）に示すクラスタエラー発生時
にあっては、ムーバー40−１からのプライオリティリク
エスト信号PR−REQによりプライオリティ許可信号PR−O
Kが出されている状態でクラスタエラーによりインタフ
ェースクリア信号INT−CL1が発行されると、強制的にプ
ライオリティ終了信号PR−ENDが発行され、プライオリ
ティ許可信号PR−OKをオフしてプライオリティ回路24を
初期状態に復旧させる。

次に、第４図のロックレジスタクリア回路32の実施例
を第７図を参照して説明する。

第７図において、ロックレジスタ30は有効ビットＶと
共用メモリ部14のロックアドレス、具体的にはロックス
タートアドレスと、ロックを獲得したクラスタIDの格納
エリアを有する。ロックレジスタ30の有効ビットＶはプ
ライオリティ回路24でロック付きアクセスに対しプライ
オリティ許可が出された際に有効ビットＶをオンにセッ
トする。同時に、ロックアドレス（ロックスタートアド
レス）が格納され、またロックを獲得したクラスタIDが
セットされる。

この状態で他のクラスタよりロック付きでない通常の
アクセスが行なわれると、ロックアドレス比較判断部54
にアクセスアドレス、具体的にはアクセススタートアド
レスが与えられ、ロックレジスタ30のロックアドレスと
の比較判断により現在ロックが獲得されている共用メモ
リ部14のロックアドレスにアクセスアドレスが含まれる
か否か比較判断し、含まれなければNORゲート56（入力
にインバータをもつたANDゲート、即ちNORゲート）を介
してアクセス許可を発行し、含まれればアクセス禁止を
発行する。

このようなロックレジスタ30の回路部に対し、ロック
レジスタクリア回路32としてデコーダ58,NORゲート60−
１〜60−n,ORゲート62でなる回路が設けられる。デコー
ダ58はロックレジスタ30のクラスタIDを解読し、現在ロ
ックを獲得しているクラスタの識別出力を生ずる。デコ
ーダ58の各クラスタ識別出力はNORゲート60−１〜60−
ｎの一方に入力される。NORゲート60−１〜60−ｎの他
方には各クラスタ毎に負極性のインタフェースクリア信
号INT−CL1〜CLnが与えられている。従って、例えばク
ラスタ10−１との通信中にエラーが発生してクラスタ10
−１に対応したインタフェースクリア信号INT−CL1がオ
ンすると、このときクラスタ10−１のアクセスでロック
が獲得されていれば、クラスタ10−１のクラスタIDがロ
ックレジスタ30に格納されているため、NORゲート60−
１に対するデコーダ58の出力がオンし（出力にインバー
タが接続されているので、即ち出力０の状態）、NORゲ
ート60−１のオン出力がORゲート62,52を介してロック
レジスタ30にクリアオフ信号として与えられ、そのとき
オン状態にある有効ビットＶを強制的にオフする。

次に、第４図のアクセスパイプライン46に対し設けら
れたレシーブチェックを抑止回路36を、第８図を参照し
て説明する。

第８図のレシーブチェック抑止回路36にはデコーダ64
が設けられ、デコーダ64にはアクセスパイプライン46の
所定のパイプライン段数目、即ちＮ段目出力が与えら
れ、このアクセスパイプライン46には現在アクセス中の
クラスタIDが格納されているため、このＮ段目のクラス
タIDをデコーダ64に入力し、クラスタIDに対応したＮ段
目のクラスタ識別出力を得るようにしている。

一方、クラスタ10−１〜10−ｎに対応してタイマカウ
ンタ66−１〜66−ｎが設けられる。カウンタ66−１〜66
−ｎに対しては、対応するクラスタのエラー発生で得ら
れたインタフェースクリア信号のオンにより初期値Ｔが
プリセットされる。カウンタ66−１〜66−ｎは減算器74
−１〜74−ｎを備え、所定のクロックサイクル毎にカウ
ンタプリセット値の減算を繰り返す。カウンタ66−１〜
66−ｎのカウンタ出力はカウンタプリセット値が０にな
るまでの間、オン状態（出力にインバータが接続されて
いるので、即ち出力０の状態）に置かれる。

カウンタ66−１〜66−ｎのカウンタ出力はクラスタ毎
に設けられたNORゲート68−１〜68−ｎの一方に入力さ
れ、NORゲート68−１〜68−ｎの他方にはデコーダ64か
らの各クラスタ識別出力が入力される。従って、NORゲ
ート68−１〜68−ｎはデコーダ64からクラスタ識別出力
が得られ、即ち出力０が得られ、且つカウンタ66−１〜
66−ｎからプリセット値が０未満となるまでのカウンタ
オン出力、即ち０出力が得られている間、０出力を生ず
る。NORゲート68−１〜68−ｎの出力はNORゲート70で取
りまとめられ、NORゲート72の一方に入力される。NORゲ
ート72の他方には、第４図に示した共用メモリ部14から
の読出データを受信する転送インタフェース45に対しア
クセスパイプライン46から出力する負極性のチェック有
効信号が入力されている。

ここで、タイマカウンタ66−１〜66−ｎにプリセット
する初期値Ｔは共用メモリ部14のアクセスタイムに等し
いかそれ以上かの時間となる。

次に第８図の動作を説明すると、今、クラスタ10−１
との通信中にエラーが発生したとすると、デコーダ64に
対してはアクセスパイプライン46のＮ段目出力としてク
ラスタ10−１を示すクラスタIDが入力され、NORゲート6
8−１に対するデコーダ出力が０となってNORゲート68−
１に与えられる。

一方、クラスタ10−１のエラー発生で、対応するイン
タフェースクリア信号INT−CL1の発行に伴ってカウンタ
66−１に対し初期値Ｔがプリセットされる。初期値Ｔの
プリセットを受けたタイムカウンタ66−１は所定のクロ
ックサイクル毎にカウンタ内容を減算器68−１で１つデ
ィクリメントし、カウンタ内容が０となるまでディクリ
メント動作を繰り返す。タイマカウンタ66−１の出力は
カウンタ内容が０となるまでの間、出力０を維持する。
従って、NOR68−１の出力は１となり、ORゲート70を介
してNORゲート72を禁止状態とし、タイマカウンタ66−
１にプリセットされた初期値Ｔで定まる共用メモリ部14
のアクセスタイム以上の所定時間の間、共用メモリ部14
からのレシーバ回路である転送インタフェース45に対す
るリードデータの出力を抑止するようになる。

以上がクラスタエラー発生時の共用メモリ制御部12に
おけるエラー回復処理であるが、更にクラスタ10−１〜
10−ｎ毎に設けているクラスタ対応のステートマシン
を、そのときエラーを起こしたクラスタに対応するイン
タフェースクリア信号INT−CLによりアイドル状態とす
る。

尚、第４図の実施例構成図にあっては、説明の都合
上、回復不能なクラスタエラー発生時にエラー回復を行
なう第１初期化回路22,第２初期化回路26,ロックレジス
タクリア回路32及びレシーブチェック抑止回路36を個別
に取り出して示しているが、実際には各処理対象回路部
の一部の回路として一体に形成されている。

［発明の効果］ 以上説明してきたように本発明によれば、クラスタ側
での回復不能なエラー発生による通信遮断が起きても、
エラー発生クラスタに対応した制御回路及び共通回路部
がそれぞれエラー発生に伴うインタフェースクリア信号
に基づいて初期状態に回復でき、クラスタエラー発生に
よりシステム全体のデットロックを確実に防止できる。

また、クラスタエラー発生時の回復処理は、共用メモ
リ部のアクセスタイムもしくはこれを僅かに上回る時間
の間に終了するため、他のクラスタから見ると、エラー
無しの場合と略同程度の時間で他のクラスタのアクセス
受付けに移行し、従って他のクラスタの動作にオーバー
ヘッドを与えることがない。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の全体構成図； 第３図は本発明のクラスタ構成図； 第４図は本発明の共用メモリ制御部の構成図； 第５図はクラスタエー発生時の動作説明図； 第６図は本発明のプライオリティ回路初期化説明図； 第７図は本発明によるロックレジスタのクリア回路構成
図； 第８図は本発明のレシーブチェック抑止回路構成図であ
る。 図中、 10−１〜10−n:クラスタ 12:共用メモリ制御部 14:共用メモリ部 18:エラー処理手段 20:クラスタ専用回路 22:第１初期化手段（回路） 24:共通制御回路（プライオリティ回路） 26:第２初期化手段（回路） 30:ロックレジスタ 32:クリア手段（ロックレジスタクリア回路） 34:レシーバ回路部 36:抑止手段（レシーバチェック抑止回路） 38−１〜38−n:データバッファ 40−１〜40−n:ムーバー 42,44,46,50−１〜50−n:転送インタフェース 46:アクセスパイプライン 48−１〜48−n:送信バッファ（リードバッファ） 52,62:ORゲート 54:ロックアドレス比較判断部 56,60−１〜2,68−１〜n,70,72:NORゲート 58,64:デコーダ 66−１〜66−n:タイマカウンタ 74−１〜74−n:減算器 100−１〜100−n:CPU 102:チャネル装置 104:主記憶（MSU） 106:主記憶制御ユニット（MCU） 200−１〜200−n,300−１〜300−n:送受信回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】アクセス元装置と共用メモリ部の間で共用
   メモリ制御部の制御のもとにリード又はライトのアクセ
   スのためにパケット転送を行う共用記憶制御システムに
   於いて、 前記共用メモリ制御部は、 前記アクセス元装置毎に設けられ、対応するアクセス元
   装置から受信したアクセスデータを格納する複数の受信
   バッファと、 前記受信バッファに続いて前記アクセス元装置毎に設け
   られ、前記共有メモリ部にライトデータを出力すると共
   に前記共用メモリ部を制御するアクセスパイプラインに
   ライト又はリードのアクセスコマンドを出力する複数の
   ムーバと、 前記アクセス元装置から同時に２以上の前記ムーバにア
   クセスを受けた際に、予め定めた手順に従って特定のム
   ーバの出力を許可するプライオリティ回路と、 前記アクセス元装置毎に設けられ、アクセス元装置に転
   送する前記共用メモリ部からのリードデータを保持する
   送信バッファと、 前記アクセス元装置毎に設けられ、アクセス元装置から
   のアクセスデータを受信して対応する前記受信バッファ
   に格納すると共に前記送信バッファのリードデータを対
   応するアクセス元装置に送信する送受信回路と、 を有してなり、 前記アクセス元装置は、接続のためのオペレーションア
   ウト信号を送出する送受信回路を各アクセス元装置毎に
   備え、 前記共用メモリ制御部の送受信回路は、前記アクセス元
   装置の送受信回路からオペレーションアウト信号を受信
   すると接続のためのオペレーションイン信号をオンして
   対応するアクセス元装置との通信状態を作り出し、 前記エラー処理手段は、前記共用メモリ制御部が任意の
   アクセス元装置と通信中に該アクセス元装置側の回復不
   能なエラー発生によりアクセス元装置の送受信回路から
   発生していたオペレーションアウト信号が遮断されるこ
   とに基づいて、対応する共用メモリ制御部側の送受信回
   路から発生していたオペレーションイン信号が遮断され
   ることによって、前記共用メモリ制御部の内部にインタ
   フェースクリア信号を発生して、通信遮断により生ずる
   デッドロック及びオーバーヘッドを抑止するように回復
   処理を行うエラー処理手段を備え、 前記エラー処理手段は、 前記インタフェースクリア信号に基づいてエラーが発生
   したアクセス元装置の専用回路を初期化する第１初期化
   手段と； 前記インタフェースクリア信号に基づいて各アクセス元
   装置に共通の共通制御回路を初期化する第２初期化手段
   と； 前記インタフェースクリア信号に基づいて前記共用メモ
   リ部のロックアドレスを格納したロックレジスタのアク
   セス元識別コードがエラー発生のアクセス元装置と一致
   したときにのみ有効ビットをクリアしてロックを解除さ
   せるクリア手段と： 前記インタフェースクリア信号に基づいて前記共用メモ
   リ部からの信号を受信するレシーバ回路に対し共用メモ
   リアクセスタイム以上の間、エラーを発生したアクセス
   元装置のアクセスによりリードデータの出力を抑止する
   抑止手段と； を設け、 前記クリア手段は、 前記ロックレジスタに格納されたアクセス元IDを解読す
   るデコーダと； 該デコーダの解読出力とエラー発生時に有効となるアク
   セス元装置に対応したインタフェースクリア信号との論
   理積をアクセス元装置毎に検出する複数のANDゲート
   と； 該複数のANDゲートのいずれかより得られた論理積出力
   による前記ロックレジスタの有効ビットをオフするクリ
   アゲートと備え、 エラーの発生したアクセス元装置に対してエラー回復処
   理を行うことを特徴とする共用記憶制御システム。
2. 【請求項２】請求項１記載の共用記憶制御システムに於
   いて、 前記第２初期化手段は共通制御回路としてのプライオリ
   ティ回路を初期化することを特徴とする共用記憶制御シ
   ステム。
3. 【請求項３】請求項１記載の共用記憶制御システムに於
   いて、 前記抑止手段は、 前記共用メモリ部を制御する前記アクセスパイプライン
   の所定段数位置に格納されたアクセス元IDを解読してエ
   ラー発生したアクセス元装置を識別するデコーダと； エラー発生時にインタフェースクリア信号により前記共
   用メモリ部のアクセスタイム以上となる所定時間値のプ
   リセットを受けてスタートするアクセス元装置毎に設け
   られた複数のタイマカウンタと、 前記デコーダの出力端子と前記複数のタイマカウンタの
   出力をアクセス元装置毎に入力し、アクセス元装置の識
   別出力が得られた状態でタイマカウンタがプリセット時
   間に到達するまでの間、前記共用メモリからの前記レシ
   ーバ回路へのリードデータの出力を抑止するゲート回路
   と； を備えたことを特徴とする共用記憶制御システム。