JPH0258155A - 構成制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 共用メモリ等の接続装置を介して複数の装置を結合した
システムの構成制御方式に関し、サービスプロセッサ（
ＳＶＰ）による構成制御を損うことなくＣＰＵにより高
速の構成制御を行なうことを目的とし、 接続装置側に各装置の結合情報を格納したＣＰＵにより
設定変更可能な複数のラッチを設けると共に各装置間の
通信命令の実行に関し常に単一の装置の通信命令のみの
実行を許容する優先順位制御部を設け、ＣＰＵによるラ
ッチの設定変更を優先順位制御部により他の通信命令の
処理に対し排他的に行なわせるように構成する。またＳ
ＶＰにより設定変更可能なラッチを接続装置側及び各装
置毎に設け、ＣＰＵとＳＶＰによるラッチの設定変更が
重複した場合には、各処理が排他的に行なわれるように
構成する。

［産業上の利用分野］ 本発明は、共用メモリ等の接続装置を介して複数の装置
を結合したシステムの構成制御方式に関する。

複数の現用システムと待機システムを共用メモリで接続
し、共用メモリにリカバリ情報を格納し、現用システム
で異常が発生した際には待機システムがリカバリ情報を
もとに高速に処理を引き継ぐことによってノーダウンシ
ステムを構築するようにしている。

このようなノーダウンシステムにあっては、異常を発生
したシステムが共用の資産、即ち共用メモリをそれ以上
破壊しないようにするため、異常発生システムを高速に
共用メモリから切離す必要がある。

一方、複数のシステム間では、他のシステムの状態を検
知したり、他のシステムに割込みを起こす通信制御がで
きなければならないが、このシステム間の通信制御のた
めに別の装置を設けることは無駄でおり、共用メモリを
介して通信制御を行なうことが望ましい。

し従来の技術］ 従来、複数システム間の通信系の命令実行にあっては、
一般的に通信命令を伝えた相手方のシステムからの応答
信号を必要とする。従って、あるシステムから発行され
た通信命令が相手システムに伝播された後、相手システ
ムからの応答が返されてくるまでの間に、相手システム
が異常発生等により切離される等の事態が起きると、永
遠に応答信号が返されない状態となり、このうな場合に
は一般的に発行元での命令タイムアウトによるマシンニ
ックが生ずることになってしまう。

ここで対象とする通信命令は、ハイレベルな通信ではな
く、その基礎となるミクロ的な命令レベルである。例え
ば、単純な割込み要求を相手方に伝播するような命令で
おっても、要求が相手に伝播されたか否かをチエツクす
るための応答信号が返されるまでは、その命令自身を終
了しないようにすることは、ＨＷ障害のチエツク（ＲＡ
Ｓ）の一般的手法として必要である。

［発明が解決しようとする課題］ しかしながら、相手方の応答を必要とする通信命令の実
行において、本来なら正常に実行されるか、おるいは相
手方システムは切離されている旨の報告となるべきもの
が、応答信号が得られない結果、タイムアウトによるマ
シンチエツクとなってしまうのは問題である。

そこで、従来方式にあっては、システムや装置の切離し
等の構成変更を行なう場合には、−時的に全ての装置を
停止させている。即ち、サービスプロセッサ（ＳＶＰ）
からＣＰＵ等の装置を停止させ、必要な装置停止や切離
しを行なった後に、構成制御レジスタを設定変更し、そ
の後に装置をスタートさせるようにしている。

しかし、オンライン処理システム等にあっては、−時的
（数秒）といえどもシステム全体を停止させることは他
の多くの問題を残すため、環状では運用中に構成変更を
行なうことはできない状況にある。

更に、障害発生システムの切離し等においては、切離し
実行時にシステム全体が停止することを避けるだけでな
く、切離し処理の絶対時間、即ちレスポンスにおいても
高速性が要求され、サービスプロセッサにより実行した
のでは、切離し処理の高速性を満足することはできない
。

一方、システムの初期化時や、人手による構成変更も必
要であり、この場合にはサービスプロセッサ（ＳＶＰ）
から直接に構成制御レジスタを制御できることが必要で
ある。

即ら、サービスプロセッサ（ＳＶＰ）により制御される
構成制御レジスタは、極端な場合には装置の通常動作に
使用されているクロックパルスが停止しているような場
合においても制御可能とすることが望まれ、そのため従
来より装置とサービスプロセッサ（ＳＶＰ）とのインタ
フェースには特別なインタフェース（非同期インタフェ
ース）を使用しているが、この機能はそのまま残さなけ
ればならない。

本発明、このような従来の問題点に鑑みてなされたもの
で、サービスプロセッサによる構成制御を損うことなく
ｃｐｕによる高速の構成制御を可能とする構成制御方式
を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、まず本発明は、複数の装置１０−１〜
１０ｎと、複数の装置１０−１〜１０−ｎを結合する共
用メモリ等の接続装置１２とを有し、複数の装置１０−
１〜１０−ｎのそれぞれは少なくとも一命令の中で他の
装置へ能動的信号を送出した際に他の装置からの応答信
号を受【プ取る命令を含んだシステムを対象とする。

このようなシステムの構成制御方式として本発明にあっ
ては、接続枝＠１２側に、各装置１０１〜１０−ｎに対
応する複数のラッチＣ１〜Ｃｎ（構成制御レジスタに相
当）を設けて各装置１０−１〜１０−ｎの結合情報を格
納すると共に、各装置１０−１〜１０−ｎ間の通信命令
の実行に関し常に単一の装置の通信命令の実行のみを有
効とする優先順位制御部１４を設ける。

そして、ラッチ０１〜Ｃｎの設定変更を、優先順位制御
部１４により他の通信命令の処理に対し排他的に行なわ
せるように構成する。

また本発明の構成制御方式にあっては、接続枝＠１２側
に、容袋＠１０−１〜１０−ｎに対応する複数のラッチ
Ｃ１〜Ｃｎに加えてラッチ８１〜１３ｎを設けて各装置
１０−１〜１０−ｎの結合情報を格納すると共に、各装
置１０−１〜１０−ｎ間の通信命令の実行に関し常に単
一の装置の通信命令の実行のみを有効とする優先順位制
御部１４を設け、更に各装置１０−１〜１０−ｎのそれ
ぞれに、接続装置１２との結合情報を格納したラッチＡ
１〜Ａｎを設ける。

そして、ラッチＡ１〜△ｎ及びラッチＢ１〜Ｂｎの設定
変更は各装置１０−１〜１０−ｎに設けたサービスプロ
セッサ（ＳＶＰ）１６から行なうと共に、ラッチＣ１〜
Ｃｎの設定変更は各装置１０、−１〜１０−ｎに設けた
ＣＰＵ１８によりサービスプロセッサ（ＳＶＰ）１６を
使用せずに行なえるようにする。

更に、サービスプロセッサ（ＳＶＰ）１６によるラッチ
Ａ１〜Ａｎ又はラッチＢ１〜３ｎの設定変更とＣＰＵ１
８によるラッチＣ１〜Ｃｎの設定変更が重複した場合に
は、各処理が排他的に行なわれるように構成する。

具体的には、ラッチＣ１〜ｃｎを変更するＣＰＵ１８の
命令時にサービスプロセッサ（ＳＶＰ）１６によるラッ
チＡ１〜Ａｎ又はラッチ８１〜Ｂｎを変更中であった場
合には、ＣＰＵ１８の命令でラッチＣ１〜Ｏｎを変更す
ることなく条件コードにより設定変更の中止を示し、サ
ービスプロセッサ（ＳＶＰ）１６による設定変更の終了
を待つことなくＣＰＵ１８の命令による設定変更を終了
するように構成する。

「作用］ こような構成を備えた本発明の構成制御方式にあっては
、装置側ＣＰＵからの命令により接続装置側の構成制御
情報を設定変更してシステム切り離し等の構成変更制御
を通常の通信命令の実行と同様に高速に行なうことがで
き、オンライシステムであってもシステムを停止するこ
となく運用中に構成変更を実現できる。

一方、サービスプロセッサ（ＳＶＰ）による構成制御ｉ
ｌ！ｌハ能はそのまま残されているため、システム初期
化や人手による構成変更も問題なくできる。

即ち、ＣＰＵ命令による構成制御で高速性が確保され、
同時にＳＶＰからの非同期インターフェース介して行な
われる構成制御で柔軟性を確保することができる。

［実施例］ 第２図は本発明の一実施例を示した実施例構成図である
。

第２図において、１０−１〜１０−ｎは複数の装置であ
り、各装置１０−１〜１０−ｎはサービスプロセッサ（
ＳＶＰ）１６、ＣＰＵ１８、主記憶装置（、ＭＳＵ）２
０を備え、サービスプロセッサ１６、ＣＰＵ１８及び主
記憶装置２０は主制御装置（ＭＣＵ）２２を介して接続
されている。

一方、１２は共用メモリ等を使用した接続装置であり、
対装置ポート２４−１〜２４−ｎを介して各装置１０−
１〜１０−ｎの主制御装置２２を結合している。

接続装置１２にはメモリ部２６及びメモリアクセス制御
部２８が設けられ、メモリ部２６に坦用システムに異常
が発生したときに待機システムに高速に処理を引き継ぐ
ためのりカバリ−情報などの共通のソフトウェア資産を
格納している。

このような接続装置１２によって複数の装置１０−１〜
１０−ｎを結合したシステムについて本発明の構成制御
方式にあっては、まず接続装置１２側に装置１０−１〜
１０−ｎに対応した数の構成制御レジスタとしての機能
を有する構成制御ラッチＣ１，Ｃ２，・・・Ｃｎを設け
ており、構成制御ラッチＣ１〜Ｃｎには各装置１０−１
〜１０ｎの接続装置１２に対する結合情報としての構成
情報が格納される。即ち、各装置１０−１〜１０−ｎの
接続装ｆｅｉ１２に対する結合が有効であれば、構成制
御ラッチＣ１〜Ｃｎはオン状態にセットされ、一方、例
えば任意の装置１０−１が停止又は切り離されると、対
応する構成制御ラッチＣはオフにセットされる。

更に、接続装置１２には通信制御部３０が設けられ、通
信制御部３０により装置１０−１〜１０ｎ間で会話形式
で行なう通信制御を実行する。

この通信制御部３０に対しては通信優先順位制御部１４
が設けられ、通信優先順位制御部１４は、装置１０−１
〜１０−０間の通信命令の実行に関し常に最初に受け入
れた単一の装置からの通信命令の実行のみを有効とする
優先制御を行なう。

尚、接続装置１２の通信制御部３０による装置１０−１
〜１０−ｎの通信制御において、各装置１０−１〜１０
−ｎは、ある通信命令の中で他の装置へ能動的信号、例
えば割込み要求信号を送出する際に、他の装置からの応
答信号（ＡＣＫ＞を受け取る命令を備える。

接続装置１２には構成制御ラッチＣ１〜Ｏｎに加えて装
置１０−１〜１０−ｎに対応した別の構成制御ラッチＢ
１．Ｂ２．　　・・・Ｂｎが設けれられる。

ここで、構成制御ラッチＣ１〜Ｃｎ　Ｇ、を装置１０−
１〜１０−ｎのＣＰＵ１８による命令により通常の通信
命令の処理と同様にしてラッチされた構成情報を設定変
更することのできる構成制御ラッチであり、これに対し
構成制御ラッチ８１〜３ｎは装置１０−１〜１０−ｎに
設けたサービスプロセッサ１６により設定変更される構
成制御ラッチである。

接続装置１２に設けた構成制御ラッチ８１〜Ｂｎに加え
、装置１０−１〜１０−ｎに設けた主制御部２２のそれ
ぞれに、同様にサービスプロセッサ１６により設定変更
可能な構成制御ラッチＡ１〜Ａｎを設けている。

サービスプロセッサ１６により設定変更可能な接続装置
１２に設けた構成制御ラッチＢ１〜Ｂｎには構成制御ラ
ンチＣ１〜ｃｎと同様、各装置１０−１〜１０−ｎに対
する接続装置１２の結合状態を示す結合情報が格納され
、各装置１０−１〜１０−ｎの主制御部２２に設けた構
成制御ラッチＡ１〜Ａｎには接続装置１２との接続状態
を示す結合情報が格納されている。

更に、装置１０−１〜１０−ｎに設けられたサービスプ
ロセッサ１６は、通常、システム毎に分散して設けられ
るため、１つのサービスプロセッサ１６から他のシステ
ムの主制御部２２に直接アクセスをすることはできない
が、図示のように各システムのサービスプロセッサ１６
を接続するＬＡＮ等の通信パス３２を設け、他のサービ
スプロセッサ１６経由で他のシステムの主制御部２２を
直接アクセスできるようにしている。

次に、第２図の接続装置１２に設けた構成制御ラッチＣ
１〜Ｃｎ及びＢ１〜Ｂｎ並びに装置１０１〜１０−ｎに
設けた構成制御ラッチへ１〜Ａｎに基づく接続処理を説
明する。

まず、装置１０−１〜１０−ｎと接続装置１２の接続は
３つの構成制御ラッチＡ１〜Ａｎ、Ｂ１〜［３ｎ及びＣ
１〜Ｃｎがすべてオン状態であるときに限って正常に接
続されている状態に必るとして扱われる。一方、３つの
構成制御ラッチＡ１〜Ａｎ、Ｂ１〜３ｎ及びＣ１〜Ｃｎ
のうちいずれか１つでもオフの場合には切り離されてい
る状態にあるとして扱われる。

この取り扱いを実現するために装置１０−１〜１０−ｎ
からは構成制御ラッチＡ１〜Ａｎの状態が接続装置１２
側に送られ、一方、接続装置１２側からは構成制御ラッ
チＢ１〜ＢｎとＣ１〜Ｃｎとの論理積の結果が装置１０
−１〜１０−ｎに送られる。装置１０−１〜１０−ｎ側
では、例えば装置１０−１を例にとると、自己の構成制
御ラッチＡ１の値と接続装置１２から送られてくる構成
制御ラッチＢ１と０１との論理積の値とを使用して装置
１０−１は接続装置１２との接続状態を決める。一方、
接続装置１２側にあっては、内部に持つ構成制御ラッチ
Ｂ１とＣ１の論理積の値と、装置１０−１側から送られ
てくる構成制御ラッチＡ１の値とから装置１０−１と接
続されているかどうかを決めるようになる。

次に、第３図を参照して第２図の実施例における通信制
御部３０及び通信優先順位制御部１４による装置１０−
１〜１０−ｎからの通信命令のハンドリングを説明する
。

第３図において、まず■に示すようにある装置Ｘ１が他
の装置Ｚに対し優先権獲得要求を行なう。

その後に■に示すように別の装置＞＜ｍが同じ伯の装置
Ｚに対し優先権獲得要求を行なったとする。

■の装置ｘ１からの最初の優先権獲得要求を受けて接続
装置１２は他の装置Ｚに対する通信パスをビジィ−状態
とし、■で他の装置Ｚから装置Ｘ・１に対し優先権獲得
による応答信号ＡＣＫを返送する。この応答信号ＡＣＫ
を受けた装置Ｘ１は■で命令及びターゲットアドレス（
１）を他の装置Ｚに送信し、以下同様に■まで複数の命
令及びターゲットアドレス（ｍ）を他の装置Ｚに送出す
る。

コマンド及びターゲットアドレス１〜ｎを受けた他の装
置Ｚは■で解析を行ない、■で解析結果に基づくコマン
ドを装置×１に応答し、このコマンド応答に対し■で装
置Ｘ１から他の装置Ｚにステータス情報を応答し、この
ステータス情報を受けた他の装置Ｚが装置×１にステー
タス情報を送ることで一連の通信処理を終了し、同時に
■に示すビジィ−状態を解除する。

このとき■に示す装置Ｘｍから他の装置Ｚに対する優先
権獲得要求が継続して出されているため、この装置Ｘｍ
から他の装置Ｚに対する優先権獲得要求を受けて■に示
すビジィ−状態が再び作り出され、同様にして装置Ｘｍ
と他の装置Ｚの間の通信制御が行なわれる。

次に、第２図の接続装置１２側に設けた構成制御ラッチ
Ｃ１〜Ｃｎの設定変更を命令する処理動作を説明する。

まず、構成制御ラッチ０１〜Ｃｎの設定変更については
、主記憶装置２０上の特定の箇゛所をＣＰＵ１８とサー
ビスプロセッサ１６との間のロックワード領域として使
用する。

例えば、装置１０−１のＣＰＵ１８で接続装置１２側の
構成制御ラッチ０１〜Ｃｎを変更する命令Ｍを実行する
とき、まず主記憶装置２０のメモリ上に確保したロック
ワードに対しコンベア・ダブル・アンド・スワップ命令
的な排他アクセスを行なう。このメモリ上のロックワー
ドの内容がゼロであればロックをかけていないと判断し
、ゼロ以外の値を書き込む。このゼロ以外の値を書き込
むことをロックの獲得という。一方、ロックワードがゼ
ロ以外であれば、他の装置１０−２〜１０−ｎのＣＰＵ
１８あるいはサービスプロセッサ１６が既にロックを獲
得しているとみなす。即ち、ロックがとれなかったこと
になる。ロックがとれなかった場合には条件コードに例
えば「２」を設定してＣＰＵによる変更命令Ｍは終了す
る。

一方、ロックが獲得できた場合には接続装置１２に対し
構成制御ラッチＣ１〜Ｏｎに設定すべきデータ及びコマ
ンドを送出し、接続装置１２から終了信号が送り返され
てくるまで待機状態となる。

接続装置１２より終了信号が返されてきたならば、ロッ
クワードに対しオールｒＯＪの書込みを行なってロック
を解除し、条件コードを「Ｏ」に設定して構成制御ラッ
チＣ１〜Ｃｎを変更する命令Ｍを終了する。勿論、構成
ラッチＣ１〜Ｃｎを変更する命令Ｍにあっては、構成制
御ラッチＣ１〜Ｃｎの中の任意のラッチを設定変更する
ことが可能である。即ち、装置１０−１は自己と接続装
置１２の接続関係だけでなく、接続装置１２に対するす
べての装置１０−１〜１０−ｎとの接続関係を制御する
ことができる。

一方、接続装置１２側では例えば装置１０−１のＣＰＵ
１８から送られてきた構成制御ラッチＣ１〜Ｃｎの変更
コマンドを受け付けると、通信優先順位制御回路１４に
より内部的に擬似的に優先権獲得信号を作成して第３図
のハンドリング説明図に示したと同様、他の通信命令に
基づく要求との間で優先権獲得に参加させる。通信優先
順位制御部１４で擬似的に作成された優先権獲得要求信
号は、優先権が獲得された時点で解除するが、ビジィ−
状態は構成制御ラッチＣ１〜Ｃｎの設定変更が終了した
後に解除するようになる。

次に、第２図の装置１０−１〜１０−ｎのそれぞれに設
けた構成制御ラッチＡ１〜Ａｎ及び接続装置１２側に設
けた構成制御ラッチ８１〜３ｎの設定変更の制御処理を
説明する。

構成制御ラッチＡ１〜Ａｎ及びＢ１−［３ｎは従来から
存在する構成制御レジスタと同レベルのものであり、サ
ービスプロセッサ１６により設定及び設定変更が行なわ
れる。

即ち、システムの初期化時や運用中における一部装置の
保守を行なう場合に設定変更されるもので、具体的には
保守診断命令（ＣＰＵ命令）°や人為的なオペレーショ
ンにより行なわれる。

サービスプロセッサ１６から構成制御ラッチＡ１〜Ａｎ
及びＢ１−［３ｎの設定変更を行なう場合には、まず設
定変更に先立って各装置１０−１〜１０−ｎの主記憶装
置２０上でのロックワードによってロックを獲得する。

このとき任意の装置１０−１においてロックが獲得でき
ない場合、即ちＣＰＵ１８によりロックされている場合
には、ＣＰＵによるロックがとれるまで待機する。すべ
ての装置１０−１〜１０−ｎにおいてロックが獲１ｑで
きたならば、その後に構成制御ラッチ△１〜Ａｎ及びＢ
１〜Ｂｎに対しサービスプロセッサ１６により設定変更
を行ない、設定変更を終了したならばすべての装置１０
−１〜１０−ｎにおいてロックを解除する。

通常、サービスプロセッサ１６は各装置１０−１〜１０
−ｎ毎に分散して置かれているため、１つのサービスプ
ロセッサ１６からすべての装置の主記憶装置２０に直接
アクセスすることはできないが、この実施例にあっては
、各装置１０−１〜１０−ｎのサービスプロセッサ１６
を結ぶＬＡＮ等の通信バスを設けているため、特定のサ
ービスプロセッサ１６により他の装置のザービスプロセ
ッサ経由ですべての装置１０−１〜１０−ｎに亘ってロ
ックのＦ（％及び解除を行なうことができる。

「発明の効果］ 以上説明してきたように本発明によれば、装置側のＣＰ
Ｕからの命令により接続装置の構成制御情報を設定変更
してシステム切り離し等の構成変更制御の通常の通信命
令の実行と同様に高速に行なうことができ、これによっ
て構成制御の高速性が確保され、同時にサービスプロセ
ッサからの非同期インタフェースを介して行なわれる構
成制御でシステムの柔軟性を確保することができる。

また、ＣＰＵ命令により構成を変更しても、サービスプ
ロセッサから構成を変更しても、いずれの場合にあって
も既に実行中の通信命令の終了を待って設定変更を行な
うため、通信命令を発行した装置の通信命令に影響を及
ぼすことなく、設定変更及び通信制御を正常に終了する
ことができる。

更に、構成情報の設定変更により切り離せる装置が切り
離し時点で通信命令を発行していたり、あるいは接続装
置としての共用メモリにデータ転送を行なっていた場合
には、これらの処理は異常終了するが、もともと階層構
成において下位レベルの装置が切り離される場合には下
位レベルの装置に異常が生じても特に問題にならない。

更にまた、正常なシーケンス、即ちソフトウェアによる
相互通信により予め切り離しを同期させる場合にあって
は、切り離される側の装置はアクセカを出さないように
しているため、正常なシーケンスによって切り離す場合
には全く問題はない。

３２：通信パス

【図面の簡単な説明】

第１図は本発明の原理説明図： 第２図は本発明の実施例構成図； 第３図は本発明の接続装置による通信命令のハンドリン
グ説明図である。 図中、 １０−１〜１０−ｎ　：Ｂ置（システム）１２：接続装
置（共用メモリ） １４：優先順位制御部 １６：サービスプロセッサ（ＳＶＰ） １８　：　ＣＰＵ ２０：主記憶装置（ＭＳＵ） ２２：主制御部（ＭＣＵ） ２４−１〜２４−ｎ　：ポート ２６：メモリ部 ２８：メモリアクセス制御部 ３０：通信制御部

Claims (3)

【特許請求の範囲】
1. （１）複数の装置（１０−１〜１０−ｎ）と、該複数の
   装置（１０−１〜１０−ｎ）を結合する接続装置（１２
   ）とを有し、該複数の装置（１０−１〜１０−ｎ）のそ
   れぞれは少なくとも一命令の中で他の装置への能動的信
   号を送出した際に該他の装置からの応答信号を受け取る
   命令を含んだシステムに於いて、 前記接続装置（１２）側に、各装置（１０−１〜１０−
   ｎ）に対応する複数のラッチ（Ｃ１〜Ｃｎ）を設けて各
   装置の結合情報を格納すると共に、各装置（１０−１〜
   １０−ｎ）間の通信命令の実行に関し常に単一の装置の
   通信命令の実行のみを有効とする優先順位制御部（１４
   ）を設け、 前記ラッチ（Ｃ１〜Ｃｎ）の設定変更を、前記優先順位
   制御部（１４）により他の通信命令の処理に対し排他的
   に行なわせるようにしたことを特徴とする構成制御方式
   。
2. （２）複数の装置（１０−１〜１０−ｎ）と、該複数の
   装置（１０−１〜１０−ｎ）を結合する接続装置（１２
   ）とを有し、該複数の装置（１０−１〜１０−ｎ）のそ
   れぞれは少なくとも一命令の中で他の装置への能動的信
   号を送出した際に該他の装置からの応答信号を受け取る
   命令を含んだシステムに於いて、 前記接続装置（１２）側に、各装置（１０−１〜１０−
   ｎ）に対応する複数のラッチ（Ｃ１〜Ｃｎ）とラッチ（
   Ｂ１〜Ｂｎ）を設けて各装置（１０−１〜１０−ｎ）の
   結合情報を格納する共に、各装置（１０−１〜１０−ｎ
   ）間の通信命令の実行に関し常に単一の装置の通信命令
   の実行のみを有効とする優先順位制御部（１４）を設け
   、 更に前記各装置（１０−１〜１０−ｎ）毎に、前記結合
   装置（１２）との結合情報を格納したラッチ（Ａ１〜Ａ
   ｎ）を設け、 前記ラッチ（Ａ１〜Ａｎ）及びラッチ（Ｂ１〜Ｂｎ）の
   設定変更は各装置（１０−１〜１０−ｎ）に設けたサー
   ビスプロセッサ（１６）から行なうと共に前記ラッチ（
   Ｃ１〜Ｃｎ）の設定変更は前記各装置（１０−１〜１０
   −ｎ）に設けたＣＰＵ（１８）によりサービスプロセッ
   サ（１６）を使用せずに行なえるようにし、更に前記サ
   ービスプロセッサ（１６）による前記ラッチ（Ａ１〜Ａ
   ｎ）又はラッチ（Ｂ１〜Ｂｎ）の設定変更と前記ＣＰＵ
   （１８）による前記ラッチ（Ｃ１〜Ｃｎ）の設定変更が
   重複した場合には、各処理が排他的に行なわれるように
   したことを特徴とする構成制御方式。
3. （３）前記ラッチ（Ｃ１〜Ｃｎ）を変更するＣＰＵ（１
   ８）の命令時に前記サービスプロセッサ（１６）による
   前記ラッチ（Ａ１〜Ａｎ）又はラッチ（Ｂ１〜Ｂｎ）を
   変更中であった場合には、該ＣＰＵ（１８）による命令
   でラッチ（Ｃ１〜Ｃｎ）を変更することなく条件コード
   により設定変更の中止を示し、該サービスプロセッサ（
   １６）による設定変更の終了を待つことなく該ＣＰＵ（
   １８）の命令による設定変更を終了することを特徴とす
   る請求項２記載の構成制御方式。