JPH086874A

JPH086874A - 多重化制御方法及びその装置

Info

Publication number: JPH086874A
Application number: JP6138789A
Authority: JP
Inventors: Yasunari Nomoto; 康徳野元; Hiromasa Yamaoka; 弘昌山岡; Ryuichi Watabe; 隆一渡部
Original assignee: Hitachi Ltd; Hitachi Process Computer Engineering Inc
Current assignee: Hitachi Ltd; Hitachi Information and Control Systems Inc
Priority date: 1994-06-21
Filing date: 1994-06-21
Publication date: 1996-01-12

Abstract

(57)【要約】【目的】バス結合装置を適用した多重系システムでの
システム稼働率を向上させる。【構成】ＣＰＵユニット３の出力データをメモリ９０
に保持し、該出力データをデータ転送手段１を通して入
出力装置５のメモリ９３に転送すると共に該データをメ
モリ９４に写し、該メモリ９４のデータをデータ転送手
段１を通してＣＰＵユニット３のメモリ９５に戻し、且
つ、該メモリ９４のデータをデータ転送手段２を通して
ＣＰＵユニット３のメモリ９６に戻し、メモリ９０−９
５間のデータ比較、メモリ９０−９６間のデータ比較を
行って、データ転送手段１，２の正常・異常を判断し、
データ転送手段の切り替えを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチプロセッサシステ
ムでプラント制御を行う多重系制御方法及びその装置に
係り、特に、稼働率を向上させるのに好適な多重系制御
方法及びその装置に関する。

【０００２】

【従来の技術】近年のプラント制御システムは、高速化
や大規模化が図られており、故障によりシステムダウン
が発生すると、その影響は極めて大きくなる。このた
め、システムの一部で故障が発生しても、システム全体
が停止することがないような構成とし、システム稼働率
を上げることが重要となってきている。

【０００３】従来の高速・大規模システムとして、バス
結合を用いたマルチプロセッサシステムがある。このシ
ステムは、複数のＣＰＵユニットと複数の入出力装置ユ
ニットとを１台のバス結合装置ユニットで接続して同報
通信を行い、各ＣＰＵユニット内メモリと全入出データ
の一致化をパラレルデータ転送により図っている。ま
た、システム稼働率を上げるために、ｍ台の入出力装置
ユニットに対しｍ台の割合でＣＰＵユニットを割り当
て、常時、各ＣＰＵが対応した入出力装置ユニットに出
力し、一部のＣＰＵに異常があった場合は、異常なＣＰ
Ｕを停め、速やかに他の正常なＣＰＵが、停止したＣＰ
Ｕの担当していた入出力装置ユニットの分まで出力を代
行し、システム制御を続行させている。さらに、ｎ台の
予備ＣＰＵを備え、異常ＣＰＵのバックアップ系とする
ことで、ｍ：ｎバックアップマルチプロセッサ多重系と
した従来技術もある。

【０００４】しかし、上述した従来技術では、１台のバ
ス結合装置ユニットが共通部として存在するため、バス
結合装置のメンテナンス時や故障発生時には、システム
全体を停止させなければならないという問題がある。

【０００５】そこで従来は、特開平４−３７３２４０号
公報に記載されているように、ＣＰＵを２系統，バスも
２系統設け、各ＣＰＵとバスの接続バッファも２つづつ
設け、全てのシステム構成要素を二重化することによ
り、単一バスの故障に対する安全対策を施している。

【０００６】

【発明が解決しようとする課題】上述した特開平４−３
７３２４０号公報記載の従来技術は、２系統のバスが一
度に１系統しか使用できない待機二重化方式である。こ
のため、複数のＣＰＵが同時に制御を行うｍ：ｎバック
アップのマルチプロセッサシステムに対しては、適用で
きないという問題がある。つまり、従来は、バス結合装
置を用いたマルチプロセッサシステムの稼働率を向上で
きないという問題がある。

【０００７】本発明の目的は、プラント制御用のマルチ
プロセッサシステムで１系統のデータ転送手段が故障し
てもプラント制御を停めずにシステム稼働率を向上させ
ることができる多重系制御方法及びその装置を提供する
ことにある。

【０００８】

【課題を解決するための手段】上記目的は、ＣＰＵユニ
ットと入出力装置との間に複数台のデータ転送手段を備
える多重化制御装置において、ＣＰＵユニットから出力
されたデータと、該データを前記データ転送手段の１台
を通して前記入出力装置に転送したデータを該データ転
送手段を通してＣＰＵユニットに戻し、ＣＰＵユニット
はこの戻されたデータと前記の出力したデータとを比較
して該データ転送手段の正常・異常を判定することで、
達成される。

【０００９】また、上記目的は、ＣＰＵユニットから出
力されたデータと、該データを第１のデータ転送手段を
通して前記入出力装置に転送したデータを第２のデータ
転送手段を通してＣＰＵユニットに戻し、ＣＰＵユニッ
トはこの戻されたデータと前記の出力したデータとを比
較し、データ転送手段の正常・異常を判定することで、
達成される。

【００１０】また、上記目的は、異常と判断したときに
データ転送手段を切り替えることで、達成される。

【００１１】

【作用】データ転送手段の故障には、入力系統の故障
と、出力系統の故障がある。本発明では、ＣＰＵユニッ
トからの出力データと、該出力データを少なくとも２台
あるデータ転送手段を通してＣＰＵユニットに戻した各
データとを比較するので、単にデータ転送手段の故障の
有無ばかりでなく、そのデータ転送手段の入力系統の故
障か出力系統の故障かを識別できるので、システム稼働
率を向上させる適切な処理が可能となる。

【００１２】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の一実施例に係る多重系制御装置
の構成図である。図１の多重系制御装置は、バス結合装
置ユニット（データ転送手段）１，２と、ＣＰＵユニッ
ト３，４と、入出力装置ユニット５，６と、出力接続信
号生成器７と、プラント９により構成される。

【００１３】ＣＰＵユニット３は、ＣＰＵ３０と、ＣＰ
Ｕ内第１バス接続ポート３１と、ＣＰＵ内第２バス接続
ポート３２と、これらを相互に接続する内部バス３８と
で構成される。ＣＰＵユニット４も同様の構成である。

【００１４】バス結合装置ユニット１は、ＣＰＵユニッ
ト３の接続ポート１３と、ＣＰＵユニット４の接続ポー
ト１４と、入出力装置ユニット５の接続ポート１５と、
入出力装置ユニット６の接続ポート１６と、バス結合制
御機構１０と、これらを相互に接続する内部バス１８と
で構成される。バス結合装置ユニット２も同様の構成で
ある。

【００１５】入出力装置ユニット５は、入出力制御機構
５１，５２と、出力装置５３，５５と、入力装置５４，
５６と、これらを相互に接続する内部バス５８で構成さ
れる。入出力装置ユニット６も同様の構成である。

【００１６】ＣＰＵユニット３のＣＰＵ内第１バス接続
ポート３１は、データ転送ライン８１３によりバス結合
装置ユニット１の接続ポート１３に接続され、ＣＰＵ内
第２バス接続ポート３２は、データ転送ライン８２３に
より、バス結合装置ユニット２の接続ポート２３に接続
されている。また、ＣＰＵユニット４のＣＰＵ内第１バ
ス接続ポート４１は、データ転送ライン８１４により、
バス結合装置ユニット１の接続ポート１４に接続され、
ＣＰＵ内第２バス接続ポート４２は、データ転送ライン
８２４により、バス結合装置ユニット２の接続ポート２
４に接続されている。

【００１７】バス結合装置ユニット１の接続ポート１５
は、データ転送ライン８１５により、入出力装置ユニッ
ト５の入出力制御機構５１に接続され、接続ポート１６
は、データ転送ライン８１６により、入出力装置ユニッ
ト６の入出力制御機構６１に接続されている。また、バ
ス結合装置ユニット２の接続ポート２５は、データ転送
ライン８２５により、入出力装置ユニット５の入出力制
御機構５２に接続され、接続ポート２６は、データ転送
ライン８２６により、入出力装置ユニット６の入出力制
御機構６２に接続されている。

【００１８】ＣＰＵユニット３のＣＰＵ３０と、出力切
替信号生成器７とは、出力切替要求信号ライン８３７に
より接続され、ＣＰＵユニット４のＣＰＵ４０と、出力
接続信号生成器７とは、出力切替要求信号ライン８４７
により接続されている。出力接続信号生成器７と、入出
力装置ユニット５の入出力制御機構５１および入出力装
置ユニット６の入出力制御機構６１とは、出力接続信号
ライン８７１により接続され、また、出力接続信号生成
器７と、入出力装置ユニット５の入出力制御機構５２お
よび入出力装置ユニット６の入出力制御機構６２とは、
ライン８７１の信号を反転した出力接続信号ライン８７
２により接続される。出力装置５３及び入力装置５４と
プラント９とは出力信号ライン８５３で接続される。出
力装置５５，６３，６５と入力装置５６，６４，６６も
同様に接続されている。

【００１９】ＣＰＵユニット３のバス接続ポート３１，
３２は夫々メモリを有し、プラント制御用データを格納
している。ＣＰＵ３０はこのメモリデータによりプラン
ト９の制御演算を行っており、異常を検出すると、出力
切替要求信号ライン８３７上に出力切替要求信号を出力
する。ＣＰＵユニット４も同様の動作を行っている。

【００２０】バス結合装置ユニット１のバス結合制御機
構１０は、転送すべきデータのアドレスを内部バス１８
に出力する。このアドレスは対応するバス接続ポートを
経由し、ＣＰＵ３のバス接続ポート３１，ＣＰＵ４のバ
ス接続ポート４１，入出力装置ユニット５の入出力制御
機構５１，入出力装置ユニット６の入出力制御機構６１
が受信する。これらのバス接続ポートおよび入出力制御
機構には、自ポートが情報元かどうかアドレスにより区
別をつけるためのエリア登録が施してある。これによ
り、アドレスを受信したポートのいずれかがデータ送信
元となり、他のポートはデータ受付先となる。

【００２１】ＣＰＵユニット３のバス接続ポート３１が
送信元の場合は、バス接続ポート３１が当該メモリデー
タを出力し、ＣＰＵユニット４のバス接続ポート４１は
このデータをバス結合装置ユニット１を介して受信し、
内部メモリに格納する。また入出力制御機構５１，６１
もバス結合装置ユニット１を介してこのデータを受信
し、内部バス５８を介し、出力装置５３，５５，６３，
６５にデータを送る。出力装置５３，５５，６３，６５
はこのデータに基づき出力信号ライン８５３，８５５，
８６３，８６５を介しプラント９に出力する。

【００２２】入出力装置ユニット５の入出力制御機構５
１が送信元の場合は、入出力制御機構５１がプラント９
の状態または出力装置の出力状態を入力装置５４，５６
経由で取り込み、これをデータとして出力し、ＣＰＵユ
ニット３，４のバス接続ポート３１，４１が受信し、そ
れぞれのメモリにデータを格納する。この動作はバス結
合装置ユニット２も同様である。

【００２３】入出力制御機構５１，５２，６１，６２
は、バス結合装置ユニット１，２との送受信と、出力装
置５３５５，６３，６５及び入力装置５４，５６，６
４，６６を介してのプラント９との入出力を行うが、こ
こでライン８７１，８７２からの出力切替信号の入力Ｏ
Ｎ，ＯＦＦにより動作が変わる。出力接続信号ＯＮの場
合は、入力装置からの入力データを送信し、また、受付
データを出力装置に書き込み、出力接続信号ＯＦＦの場
合は、入力装置からの入力データを送信するが、受信し
たデータを出力装置には書き込まず、バス結合装置に対
してのエラーにもしないダミー書き込みを行う。

【００２４】入出力装置ユニット５，６はそれぞれ２台
の入出力制御機構を有しているが、それぞれ出力接続信
号８７１とそれを反転した出力接続信号８７２が接続さ
れている。これらの信号は互いに排反であるため、入出
装置のデータ送信は２台の入出力制御機構とも可能であ
り、受付したデータを出力装置に書き込む出力権を有す
るのは、出力接続信号ＯＮを受信している側の入出力制
御機構１台のみである。

【００２５】出力接続信号８７１を出力しているのは出
力接続信号生成器７であり、各ＣＰＵユニット３，４が
出力する出力切替要求信号８３７，８４７をＮＯＲ７１
で演算し、出力接続信号８７１を生成する。また、この
信号を反転器７２により反転し、反転した出力接続信号
８７２を生成する。これにより、ＣＰＵが１台でもプラ
ント制御異常を検出し出力切替要求信号を出力すると、
出力接続信号がＯＦＦされ、入出力制御機構の出力権を
他へ移行する。

【００２６】次の、図１に示す多重系制御装置の全体の
動作を述べる。今、システムに何の異常もない場合に
は、ＣＰＵユニット３，４は出力切替要求信号８３７，
８４７をＯＦＦ出力する。これにより、出力接続信号生
成器７は、出力接続信号８７１をＯＮ、反転した出力接
続信号８７２をＯＦＦする。これにより、入出力制御機
構５１，６１は、出力接続信号８７１がＯＮのため出力
接続機構５１２，６１２は接続され、出力許可状態とな
っている。また、入出力制御機構５２，６２は、反転し
た出力接続信号８７２がＯＦＦのため、出力接続機構５
２２，６２２は開放され、出力不許可状態となってい
る。

【００２７】ＣＰＵ３０は、接続ポート３１，３２の内
部メモリに格納したプラントの制御データを演算して結
果を接続ポート３１，３２の内部メモリに格納し、予め
エリア登録した出力エリアにデータを転送し更新してい
る。ＣＰＵ４０も同様の動作をしている。バス結合装置
ユニット１のバス結合制御機構１０は、順次、アドレス
を出力しているが、ＣＰＵユニット３のバス接続ポート
３１の出力エリアのアドレスを出力した場合には、接続
ポート３１は、ＣＰＵ３０が更新した内部メモリのデー
タを出力する。

【００２８】このデータは、バス結合装置ユニット１の
接続ポート１３を介して、内部バス１８に出力し、ＣＰ
Ｕユニット４の接続ポート１４を介し、ＣＰＵユニット
４内のバス接続ポート４１に送信され、その内部メモリ
に格納される。また、内部バス１８上のデータは、接続
ポート１５を介し、入出力制御機構５１に送信され、出
力接続機構５１２を介し、さらに内部バス５８を介し、
出力装置５３に書き込まれる。出力装置５３は、出力８
５３をプラント９に出力し、プラント９を制御する。こ
の出力８５３は入力装置５４にも取り込まれる。

【００２９】次に、バス制御機構１０が、入出力制御機
構５１出力エリアのアドレスを出力すると、入出力制御
機構１０は入力装置５４のデータを読み出し、接続ポー
ト１５を介し内部バス１８に出力する。このデータは、
接続ポート１４を介し、ＣＰＵユニット４のバス接続ポ
ート４１に送信され、内部メモリに格納される。また、
内部バス１８上のデータは、接続ポート１３を介し、Ｃ
ＰＵユニット３のバス接続ポート３１に送信され、内部
メモリに格納される。

【００３０】ＣＰＵ３０は、バス結合装置ユニット１経
由で戻ってきたデータと、先に自内部メモリに格納した
データとを照合し、一致するかどうか確認し、一致して
いれば、出力切替要求信号８３７をＯＦＦしたままとす
る。一方、バス結合装置ユニット２側も同様の動作をす
るが、入出力制御機構５２は入力している反転した出力
接続信号８７２がＯＦＦのため、出力接続機構５２２が
開放されていることにより、バス結合装置ユニット２か
ら受信したデータを内部バス５８に出力することはな
い。しかし入力は可能のため、入力装置５４のデータは
バス結合装置ユニット２経由でＣＰＵ３のバス接続ポー
ト３２とＣＰＵ４のバス接続ポート４２へ送信される。
ＣＰＵ３０は、バス接続ポート３２に戻ってきたデータ
を自内部メモリに格納したデータと照合する。このこと
より、プラント制御データはバス結合装置ユニット１系
統でプラント９に出力され、バス結合装置ユニット２系
統では出力しない。また、プラント９への出力は２つの
系統で読み出し、出力元データと一致するか照合する。

【００３１】ここで、バス結合制御機構１０が故障した
り、バス接続ポート１３，１５が故障したり、あるいは
データ転送ライン８１３，８１５が断線した場合を考え
る。このような故障が発生すると、バス結合ユニット１
経由ではＣＰＵ３０からプラント９へデータが送信でき
ず、また受信もできないため、バス結合装置ユニット１
経由で戻ってくるべきデータエリアの内容と、自内部メ
モリに格納した送信元データが一致しなくなる。これに
よりＣＰＵ３０は照合エラーを検出し、出力切替要求信
号８３７をＯＮ出力する。これを受信した出力接続信号
生成器７は、各ＣＰＵの出力切替要求信号をＯＮにして
いるため、出力接続信号８７１をＯＦＦ出力し、また、
反転した出力接続信号８７２をＯＮ出力する。これによ
り、出力接続信号８７１に接続した入出力制御機構５
１，６１の出力接続機構５１２，６１２は開放され、出
力権を失なう。また、反転した接続信号８７２に接続し
た入出力制御機構５２，６２の出力接続機構５２２，６
２２は接続され、出力権を得る。これにより、プラント
９を制御する出力データは、バス結合装置ユニット２経
由でＣＰＵから出力装置に送信される。

【００３２】次に、データ照合による系統制御方法を、
図２，図３を参照して説明する。図２は、各装置内のメ
モリ（枠内に９０番台の符号で示す）を示し、図３に入
出力系統制御プログラムの処理手順を示す。

【００３３】接続ポート３１内のメモリ９１，９５は、
第１系統のメモリであり、メモリ９１にはＣＰＵ内メモ
り９０からの出力データが格納され、メモリ９５には、
入力データが格納される。また、接続ポート３２内のメ
モり９２，９６は第２系統のメモリであり、メモリ９２
にはＣＰＵ内メモり９０からの出力データが格納され、
メモリ９６には入力データが格納される。出力装置５３
内のメモリ９３にはプラント９への出力データが格納さ
れ、入力装置５４内のメモリ９４には、入力データが格
納される。

【００３４】図３の制御プログラムでは、第１系統を選
択し、制御を行っている。ＣＰＵ３０は、メモリ９０内
に出力データを格納しており、メモリ９１，メモリ９２
にそれぞれデータを転送し、バス結合転送待ちを行う。

【００３５】バス結合装置１は、メモリ９１内データを
出力接続機構５１２を介し出力装置５３内のメモリ９３
に転送する。出力装置５３は、この出力データをプラン
ト９に出力すると共に、入力装置５４にもフィードバッ
クしているため、入力装置５４はこのデータを取り込
み、メモリ９４に格納する。

【００３６】次に、バス結合装置１は、メモリ９４内の
データをメモリ９５に転送する。一方、バス結合装置２
は、メモリ９２内データをメモリ９３に格納しようとす
るが、出力接続機構５２２が開放されているため、メモ
リ９３には格納できない。しかし、メモリ９４のデータ
は、メモリ９６に転送される。

【００３７】ＣＰＵは、現在使用しているバス結合系統
が第１の系統であれば、メモリ９０内データとメモリ９
５内データとを比較し、一致している場合は、次に、メ
モリ９０内データとメモリ９６内データとを比較する。
この比較結果が一致していれば、バス結合系統は両系統
とも正常であると判断し、次の処理へ移行する。メモリ
９０内データとメモリ９６内データとが一致しないとき
は、第２系統の入力ルートに異常があると判断し、シス
テム監視装置等に報告後、次の処理へ移行する。

【００３８】メモリ９０内データとメモリ９５内データ
とが一致しない場合は、メモリ９０内データとメモリ９
６内データとを比較する。この比較結果が一致していれ
ば、第１系統の入力ルートに異常があると判断し、報告
後、リードデータは第２系統のデータを使用するよう変
更し、次の処理へ移行する。また、メモリ９０とメモリ
９６が一致しない場合は、第１系統の出力ルートに異常
があると判断し、報告後、出力系統を切り換える。これ
は出力切替要求信号８３７をＯＮすることにより行う。

【００３９】この後、バス結合転送待を行い、第２系統
ルートによるデータ返送を待つ。この出力切り替えによ
り、現在使用中のバス結合系統は第２の系統となるた
め、メモリ９０とメモリ９６を比較し、一致すれば次処
理へ移行する。一致しない場合は、メモリ９０とメモリ
９５を比較し、一致すれば、第２系統の入力ルート異常
と判断し、リードデータは第１系統のデータを使用する
よう変更し、次の処理へ移行する。また、一致しない場
合は、第２系統の出力ルート異常と判断し、すでに、第
１系統の出力ルート異常を検出済のため、制御続行不可
能と見なし、エラー処理を行う。

【００４０】以上のことから、現在使用中のバス結合装
置ユニットが故障しても、出力系統が他のバス結合装置
ユニットの系統に移行するため、プラント制御が続行で
き、稼働率を高めることができる。

【００４１】図４は、本発明の他の実施例に係る多重化
制御装置の全体構成図であり、本実施例では、ｎ系統の
バス結合ユニットを用いている。本実施例の多重化制御
装置は、＃１バス結合装置ユニット１，＃２バス結合装
置ユニット２，＃３バス結合装置ユニット１００，…，
＃ｎバス結合装置ユニット２００のｎ台のバス結合装置
ユニットを有する。ＣＰＵユニット３には、＃１バス結
合装置ユニット１を接続するＣＰＵ内バス接続ポート３
１をはじめ、各々のバス結合装置ユニットに対応したｎ
台のＣＰＵ内バス接続ポートを有する。ＣＰＵユニット
４も同様である。

【００４２】入出力装置ユニット５には、＃１バス結合
装置ユニット１を接続する入出力制御機構５１をはじ
め、各々のバス結合装置ユニットに対応したｎ台の入出
力制御機構を有する。また、ｎ系統出力接続信号生成器
７００を設け、ＣＰＵユニット３とは出力切替要求信号
８３７００で接続し、ＣＰＵユニット４とは出力切替要
求信号８４７００で接続し、入出力制御機構５１とは＃
１出力接続信号８７０１を接続し、ｎ台各々の入出力制
御機構に＃１〜＃ｎの出力接続信号を接続する。

【００４３】図５は、図４に示すｎ系統出力接続信号生
成器７００の一例の内部構成を示す図である。ｎ系統出
力接続生成器７００には、ＣＰＵユニット３からの出力
切替要求信号８３７００が＃１〜＃ｎのｎ本の信号線で
接続され、ＣＰＵユニット３は使用すべきバス結合系統
番号の信号線をＯＮとし、他の信号線はＯＦＦとする。
ＣＰＵユニット４も同様である。ｎ系統出力接続信号生
成器７００内には＃１のＯＲゲート７３０をはじめ、ｎ
ヶのＯＲゲートがあり、＃１のＯＲゲート７３０には、
ＣＰＵユニット３とＣＰＵユニット４からの＃１出力切
替要求信号が接続されている。また、ｎ個のＯＲゲート
の夫々の出力はグライオリティエンコーダ７１０の入力
＃１〜＃ｎに接続されている。プライオリティの重み付
けは、＃ｎ側優先とする。グライオリティエンコーダ７
１０はデコーダ７２０に接続され、デコーダ出力＃１〜
＃ｎがプライオリティエンコーダの入力＃１〜＃ｎに対
応付けられている。

【００４４】ここで例えば、ＣＰＵユニット３が＃１バ
ス接続系統を選択すると、ＣＰＵユニット３は、出力切
替要求信号８３７００の＃１信号線をＯＮする。また、
ＣＰＵユニット４が＃３バス接続系統を選択すると、Ｃ
ＰＵユニット４は出力切替要求信号８４７００の＃３信
号線をＯＮする。これにより＃１のＯＲゲートと＃３の
ＯＲゲートの出力がＯＮする。これにより、プライオリ
ティエンコーダ７１０の入力＃１と＃３がＯＮするが、
前記優先によりプライオリティエンコーダ７１０とデコ
ーダ７２０は、デコーダ７２０の出力＃３のみＯＮし、
他はＯＦＦとなる。

【００４５】このようにして、ｎ系統出力接続信号生成
器７００は、各ＣＰＵが出力する出力切替要求信号から
最も重み付けの高い系統番号を選択する。なお、各ＣＰ
Ｕが選択するバス結合系統番号は、初期状態においては
＃１とする。

【００４６】次に、図４の多重化制御装置の動作を説明
する。今、ＣＰＵユニット３，４は共に＃１系統を選択
しており、＃１入出力制御機構５１のみ出力可能となっ
ている。＃１〜＃ｎのバス結合装置ユニットは常にデー
タの一致化を実行している。この状態で各ＣＰＵは、出
力データと、各々のバス結合系統使用して取り込んだ入
力データを照合し、各バス結合系統の異常の有無を診断
している。

【００４７】ここで、ＣＰＵユニット３あるいは４は、
全ての系統から取り込んだ入力データの不一致を検出し
た場合、出力切替要求信号を、＃１ＯＮから＃２ＯＮに
切替る。これにより出力接続信号生成器７００は系統選
択を＃１から＃２に切替る。これにより入出力制御機構
５２のみ出力可能状態に移行する。このようにして、＃
１系統異常なら＃２へ、＃２異常なら＃３へ、以下＃ｎ
まで切替ることができる。

【００４８】以上のことから、現在使用中のバス結合装
置ユニットが故障しても、出力系統が他のバス結合装置
ユニットの系統に移行するため、プラント制御が続行で
き、稼働率を高めることができる。

【００４９】尚、本実施例では、ＣＰＵユニット２台、
入出力装置ユニット１台としたが、ＣＰＵユニット及び
入出力装置ユニットは１台あるいは複数台設置しても同
様の効果を得ることができる。

【００５０】

【発明の効果】本発明によれば、１系統のバス結合装置
が故障しても、この故障を確実に検出して正常な系統の
バス結合装置にプラント制御を移して続行できるので、
システム稼働率を上げることができ、正常系統でのプラ
ント制御中に異常系統の故障修理も可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る多重系制御装置の構成
図である。

【図２】図１に示す各装置内の内蔵メモリを示す図であ
る。

【図３】図１に示す装置の多重系制御方法の処理手順を
示すフローチャートである。

【図４】本発明の他の実施例に係るｎ系統多重系制御装
置の構成図である。

【図５】図４に示すｎ系統出力接続信号生成器の構成図
である。

【符号の説明】

１，２…バス結合装置ユニット、３，４…ＣＰＵユニッ
ト、５，６…入出力装置ユニット、７…出力接続信号生
成器、９…プラント、１０，２０…バス結合制御機構、
３０，４０…ＣＰＵ、５１，５２，６７，６２…入出力
制御機構、３１，３２，４１，４２…ＣＰＵ内バス接続
ポート、１３，１４，２３，２４…ＣＰＵユニットバス
接続ポート、１５，１６，２５，２６…入出力装置ユニ
ットバス接続ポート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山岡弘昌茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内 (72)発明者渡部隆一茨城県日立市大みか町五丁目２番１号日立プロセスコンピュータエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】ＣＰＵユニットと入出力装置との間に複
数台のデータ転送手段を備える多重化制御装置の制御方
法において、ＣＰＵユニットから出力されたデータと、
該データを前記データ転送手段の１台を通して前記入出
力装置に転送したデータを該データ転送手段を通してＣ
ＰＵユニットに戻し、ＣＰＵユニットはこの戻されたデ
ータと前記の出力したデータとを比較して該データ転送
手段の正常・異常を判定することを特徴とする多重化制
御方法。
【請求項２】ＣＰＵユニットと入出力装置との間に複
数台のデータ転送手段を備える多重化制御装置の制御方
法において、ＣＰＵユニットから出力されたデータと、
該データを第１のデータ転送手段を通して前記入出力装
置に転送したデータを第２のデータ転送手段を通してＣ
ＰＵユニットに戻し、ＣＰＵユニットはこの戻されたデ
ータと前記の出力したデータとを比較し、データ転送手
段の正常・異常を判定することを特徴とする多重化制御
方法。
【請求項３】ＣＰＵユニットと入出力装置との間に複
数台のデータ転送手段を備える多重化制御装置の制御方
法において、ＣＰＵユニットから出力された出力データ
と、該出力データを第１のデータ転送手段を通して前記
入出力装置に転送したデータを該第１のデータ転送手段
を通してＣＰＵユニットに戻した第１戻しデータと、前
記第１のデータ転送手段を通して前記入出力装置に転送
されたデータを第２のデータ転送手段を通してＣＰＵユ
ニットに戻した第２戻しデータとを比較し、出力データ＝第１戻しデータで且つ出力データ＝第２戻
しデータのときデータ転送手段を正常と判断することを
特徴とする多重化制御方法。
【請求項４】ＣＰＵユニットと入出力装置との間に複
数台のデータ転送手段を備える多重化制御装置の制御方
法において、ＣＰＵユニットから出力された出力データ
と、該出力データを第１のデータ転送手段を通して前記
入出力装置に転送したデータを該第１のデータ転送手段
を通してＣＰＵユニットに戻した第１戻しデータと、前
記第１のデータ転送手段を通して前記入出力装置に転送
されたデータを第２のデータ転送手段を通してＣＰＵユ
ニットに戻した第２戻しデータとを比較し、出力データ＝第１戻しデータで且つ出力データ≠第２戻
しデータのとき第２のデータ転送手段の入力系統に異常
有りと判断することを特徴とする多重化制御方法。
【請求項５】ＣＰＵユニットと入出力装置との間に複
数台のデータ転送手段を備える多重化制御装置の制御方
法において、ＣＰＵユニットから出力された出力データ
と、該出力データを第１のデータ転送手段を通して前記
入出力装置に転送したデータを該第１のデータ転送手段
を通してＣＰＵユニットに戻した第１戻しデータと、前
記第１のデータ転送手段を通して前記入出力装置に転送
されたデータを第２のデータ転送手段を通してＣＰＵユ
ニットに戻した第２戻しデータとを比較し、出力データ≠第１戻しデータで且つ出力データ＝第２戻
しデータのとき第１のデータ転送手段の入力系統に異常
有りと判断して入出力装置からの入力系統を第２のデー
タ転送手段に切り替えることを特徴とする多重化制御方
法。
【請求項６】ＣＰＵユニットと入出力装置との間に複
数台のデータ転送手段を備える多重化制御装置の制御方
法において、ＣＰＵユニットから出力された出力データ
と、該出力データを第１のデータ転送手段を通して前記
入出力装置に転送したデータを該第１のデータ転送手段
を通してＣＰＵユニットに戻した第１戻しデータと、前
記第１のデータ転送手段を通して前記入出力装置に転送
されたデータを第２のデータ転送手段を通してＣＰＵユ
ニットに戻した第２戻しデータとを比較し、出力データ≠第１戻しデータで且つ出力データ≠第２戻
しデータのとき第１のデータ転送手段の出力系統に異常
有りと判断し、出力系統を第２のデータ転送手段に切り
替えることを特徴とする多重化制御方法。
【請求項７】請求項６において、第１→第２、第２→
第１のデータ転送手段の切り替え後にＣＰＵユニットの
行う請求項６記載のデータの比較の結果が請求項６と同
じ場合には第１，第２のデータ転送手段の出力系統共に
異常有りと判断することを特徴とする多重化制御装置の
制御方法。
【請求項８】請求項１乃至請求項７のいずれかにおい
て、ＣＰＵユニットを少なくとも２台有すると共に、各
ＣＰＵユニットが別個に前記比較と判断を行うことを特
徴とする多重化装置の制御方法。
【請求項９】請求項１乃至請求項８のいずれかにおい
て、入出力装置を少なくとも２台有することを特徴とす
る多重化制御装置の制御方法。
【請求項１０】ＣＰＵユニットと入出力装置との間に
複数台のデータ転送手段を備える多重化制御装置におい
て、ＣＰＵユニットから出力されたデータをＣＰＵユニ
ット内に保持する第１メモリと、該データを前記データ
転送手段の１台を通して前記入出力装置に転送したデー
タを該データ転送手段を通してＣＰＵユニットに戻して
格納する第２メモリとを備えると共に、ＣＰＵユニット
は第１メモリのデータと第２メモリのデータとを比較し
て該データ転送手段の正常・異常を判定する手段を備え
ることを特徴とする多重化制御装置。
【請求項１１】ＣＰＵユニットと入出力装置との間に
複数台のデータ転送手段を備える多重化制御装置におい
て、ＣＰＵユニットから出力されたデータをＣＰＵユニ
ット内に保持する第１メモリと、該データを第１のデー
タ転送手段を通して前記入出力装置に転送したデータを
第２のデータ転送手段を通してＣＰＵユニットに戻して
格納する第２メモリとを備えると共に、ＣＰＵユニット
は第１メモリのデータと第２メモリのデータとを比較し
てデータ転送手段の正常・異常を判定する手段を備える
ことを特徴とする多重化制御装置。
【請求項１２】ＣＰＵユニットと入出力装置との間に
複数台のデータ転送手段を備える多重化制御装置におい
て、ＣＰＵユニットから出力された出力データを保持す
る第１メモリと、該出力データを第１のデータ転送手段
を通して前記入出力装置に転送したデータを該第１のデ
ータ転送手段を通してＣＰＵユニットに戻した第１戻し
データを格納する第２メモリと、前記第１のデータ転送
手段を通して前記入出力装置に転送されたデータを第２
のデータ転送手段を通してＣＰＵユニットに戻した第２
戻しデータを格納する第３メモリとを備えると共に、Ｃ
ＰＵユニットは、出力データ＝第１戻しデータで且つ出力データ＝第
２戻しデータのときデータ転送手段を正常と判断する手
段を備えることを特徴とする多重化制御装置。
【請求項１３】ＣＰＵユニットと入出力装置との間に
複数台のデータ転送手段を備える多重化制御装置におい
て、ＣＰＵユニットから出力された出力データを保持す
る第１メモリと、該出力データを第１のデータ転送手段
を通して前記入出力装置に転送したデータを該第１のデ
ータ転送手段を通してＣＰＵユニットに戻した第１戻し
データを格納する第２メモリと、前記第１のデータ転送
手段を通して前記入出力装置に転送されたデータを第２
のデータ転送手段を通してＣＰＵユニットに戻した第２
戻しデータを格納する第３メモリとを備えると共に、Ｃ
ＰＵユニットは、出力データ＝第１戻しデータで且つ出力データ≠第
２戻しデータのとき第２のデータ転送手段の入力系統に
異常有りと判断する手段を備えることを特徴とする多重
化制御装置。
【請求項１４】ＣＰＵユニットと入出力装置との間に
複数台のデータ転送手段を備える多重化制御装置におい
て、ＣＰＵユニットから出力された出力データを保持す
る第１メモリと、該出力データを第１のデータ転送手段
を通して前記入出力装置に転送したデータを該第１のデ
ータ転送手段を通してＣＰＵユニットに戻した第１戻し
データを格納する第２メモリと、前記第１のデータ転送
手段を通して前記入出力装置に転送されたデータを第２
のデータ転送手段を通してＣＰＵユニットに戻した第２
戻しデータを格納する第３メモリとを備えると共に、Ｃ
ＰＵユニットは、出力データ≠第１戻しデータで且つ出力データ＝
第２戻しデータのとき第１のデータ転送手段の入力系統
に異常有りと判断して入出力装置からの入力系統を第２
のデータ転送手段に切り替える手段を備えることを特徴
とする多重化制御装置。
【請求項１５】ＣＰＵユニットと入出力装置との間に
複数台のデータ転送手段を備える多重化制御装置におい
て、ＣＰＵユニットから出力された出力データを保持す
る第１メモリと、該出力データを第１のデータ転送手段
を通して前記入出力装置に転送したデータを該第１のデ
ータ転送手段を通してＣＰＵユニットに戻した第１戻し
データを格納する第２メモリと、前記第１のデータ転送
手段を通して前記入出力装置に転送されたデータを第２
のデータ転送手段を通してＣＰＵユニットに戻した第２
戻しデータを格納する第３メモリとを備えると共に、Ｃ
ＰＵユニットは、出力データ≠第１戻しデータで且つ出力データ≠
第２戻しデータのとき第１のデータ転送手段の出力系統
に異常有りと判断して出力系統を第２のデータ転送手段
に切り替える手段を備えることを特徴とする多重化制御
装置。
【請求項１６】請求項１５において、ＣＰＵユニット
は、第１→第２、第２→第１のデータ転送手段の切り替
え後にＣＰＵユニットの行う請求項６記載のデータの比
較の結果が請求項６と同じ場合には第１，第２のデータ
転送手段の出力系統共に異常有りと判断する手段を備え
ることを特徴とする多重化制御装置。
【請求項１７】請求項１０乃至請求項１６のいずれか
において、ＣＰＵユニットを少なくとも２台有すると共
に、各ＣＰＵユニットが別個に前記比較と判断を行うこ
とを特徴とする多重化制御装置。
【請求項１８】請求項１０乃至請求項１７のいずれか
において、入出力装置を少なくとも２台有することを特
徴とする多重化制御装置。