JPH08137738A - Ｃｐｕ調停回路 - Google Patents
Ｃｐｕ調停回路Info
- Publication number
- JPH08137738A JPH08137738A JP6277640A JP27764094A JPH08137738A JP H08137738 A JPH08137738 A JP H08137738A JP 6277640 A JP6277640 A JP 6277640A JP 27764094 A JP27764094 A JP 27764094A JP H08137738 A JPH08137738 A JP H08137738A
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- JP
- Japan
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- cpu
- shared memory
- read
- address
- designated
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- Pending
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Abstract
(57)【要約】
【目的】複数のＣＰＵのうちの１つから共有メモリへの
データ書き込みを生じたとき、これに即応して他のＣＰ
Ｕが共有メモリのデータを読み出せるようにする。 【構成】ＣＰＵ１，２から送出されるアドレス信号Ａ
１，Ａ２を監視し、共有メモリ５内の指定アドレスに一
致したとき指定アドレスアクセス信号Ｂ１，Ｂ２を送出
し、また読み出し側のＣＰＵが共有メモリ５からのデー
タ読み出しを完了したときに共有メモリ読出完了信号Ｃ
１，Ｃ２を送出する監視回路６，７と、指定アドレスア
クセス信号Ｂ１，Ｂ２に応じて読み出し側のＣＰＵへ読
み出し要求の割り込み信号Ｅ１，Ｅ２を送出し、共有メ
モリ読出完了信号Ｃ１，Ｃ２に応じて割り込み信号Ｅ
１，Ｅ２を解除する調停回路８とを具備している。
データ書き込みを生じたとき、これに即応して他のＣＰ
Ｕが共有メモリのデータを読み出せるようにする。 【構成】ＣＰＵ１，２から送出されるアドレス信号Ａ
１，Ａ２を監視し、共有メモリ５内の指定アドレスに一
致したとき指定アドレスアクセス信号Ｂ１，Ｂ２を送出
し、また読み出し側のＣＰＵが共有メモリ５からのデー
タ読み出しを完了したときに共有メモリ読出完了信号Ｃ
１，Ｃ２を送出する監視回路６，７と、指定アドレスア
クセス信号Ｂ１，Ｂ２に応じて読み出し側のＣＰＵへ読
み出し要求の割り込み信号Ｅ１，Ｅ２を送出し、共有メ
モリ読出完了信号Ｃ１，Ｃ２に応じて割り込み信号Ｅ
１，Ｅ２を解除する調停回路８とを具備している。
Description
【０００１】
【産業上の利用分野】本発明は調停回路に関し、特にマ
スタＣＰＵ（セントラル・プロセッサ・ユニット）及び
サブマスタＣＰＵなどの複数のＣＰＵ間にて使用される
共有メモリ対するＣＰＵの調停回路に関する。
スタＣＰＵ（セントラル・プロセッサ・ユニット）及び
サブマスタＣＰＵなどの複数のＣＰＵ間にて使用される
共有メモリ対するＣＰＵの調停回路に関する。
【０００２】
【従来の技術】ＣＰＵを用いた制御システムなどにおい
て、複数個のＣＰＵを併設して使用し処理を分散させる
構成が、システムの処理能力の向上や性能の向上を目的
として使用される。このような場合に、マルチＣＰＵ間
の情報の伝送のために各ＣＰＵで共通に読み書き可能な
共有メモリを設け、ＣＰＵ間で交換する情報をその共有
メモリへの書き込み、読出しを行うことにより情報伝達
を行う。
て、複数個のＣＰＵを併設して使用し処理を分散させる
構成が、システムの処理能力の向上や性能の向上を目的
として使用される。このような場合に、マルチＣＰＵ間
の情報の伝送のために各ＣＰＵで共通に読み書き可能な
共有メモリを設け、ＣＰＵ間で交換する情報をその共有
メモリへの書き込み、読出しを行うことにより情報伝達
を行う。
【０００３】図３は、マルチＣＰＵ１及び２が共有メモ
リ５を利用する従来の方式を例示するブロック図であ
る。同図において、ＣＰＵ１及びＣＰＵ２はそれぞれ、
アドレス／コントロールバスＡ１，Ａ２とデータバスＤ
１、Ｄ２とを有しており、共有メモリ５にはアドレス／
コントロールバスＡ３及びデータバスＤ３が接続されて
いる。ＣＰＵ１及びＣＰＵ２はそれぞれのゲート回路３
及び４を介し、さらにアドレス／コントロールバスＡ３
及びデータバスＤ３を介して共有メモリ５へのアクセス
を行う。
リ５を利用する従来の方式を例示するブロック図であ
る。同図において、ＣＰＵ１及びＣＰＵ２はそれぞれ、
アドレス／コントロールバスＡ１，Ａ２とデータバスＤ
１、Ｄ２とを有しており、共有メモリ５にはアドレス／
コントロールバスＡ３及びデータバスＤ３が接続されて
いる。ＣＰＵ１及びＣＰＵ２はそれぞれのゲート回路３
及び４を介し、さらにアドレス／コントロールバスＡ３
及びデータバスＤ３を介して共有メモリ５へのアクセス
を行う。
【０００４】ＣＰＵ１及びＣＰＵ２間でのデータの受け
渡しは、共有メモリ５を使って行われる。例えばＣＰＵ
１からＣＰＵ２へ情報の伝達をする場合、ＣＰＵ１から
の書き込みデータは、ゲート回路３を経由して共有メモ
リ５に書き込まれる。共有メモリ５に書き込まれたデー
タは、ＣＰＵ２が周期的に読み出しを行い、ＣＰＵ１か
らの書き込み情報を更新する。逆にＣＰＵ２からＣＰＵ
１へ情報を伝達する場合、ＣＰＵ２からの書き込みデー
タは、ゲート回路４を経由して共有メモリ５に書き込ま
れ、共有メモリ５の書き込みデータは、ＣＰＵ１が周期
的に読み出しを行い、ＣＰＵ２からの書き込みデータを
更新する。
渡しは、共有メモリ５を使って行われる。例えばＣＰＵ
１からＣＰＵ２へ情報の伝達をする場合、ＣＰＵ１から
の書き込みデータは、ゲート回路３を経由して共有メモ
リ５に書き込まれる。共有メモリ５に書き込まれたデー
タは、ＣＰＵ２が周期的に読み出しを行い、ＣＰＵ１か
らの書き込み情報を更新する。逆にＣＰＵ２からＣＰＵ
１へ情報を伝達する場合、ＣＰＵ２からの書き込みデー
タは、ゲート回路４を経由して共有メモリ５に書き込ま
れ、共有メモリ５の書き込みデータは、ＣＰＵ１が周期
的に読み出しを行い、ＣＰＵ２からの書き込みデータを
更新する。
【０００５】一方のＣＰＵの読み出すタイミングが他方
の書き込むタイミングより早い場合には、そのＣＰＵの
読み出したデータは他方から書き込む前のデータのまま
であり、更新データを読み落さないようにするには、読
み出す側のＣＰＵが周期的に共有メモリ５のデータを読
み出す必要がある。
の書き込むタイミングより早い場合には、そのＣＰＵの
読み出したデータは他方から書き込む前のデータのまま
であり、更新データを読み落さないようにするには、読
み出す側のＣＰＵが周期的に共有メモリ５のデータを読
み出す必要がある。
【０００６】
【発明が解決しようとする課題】上述したように従来の
共有メモリでは、ＣＰＵ１及びＣＰＵ２での読み書きの
周期が非同期のまま処理しているために、読み出し側で
は、書き込み側が共有メモリにどの時点でデータを更新
したかわからず、書き込みの有無にかかわらず周期的に
共有メモリ５のデータを読み出す必要があり、余分な処
理時間を浪費することが多いという問題点がある。
共有メモリでは、ＣＰＵ１及びＣＰＵ２での読み書きの
周期が非同期のまま処理しているために、読み出し側で
は、書き込み側が共有メモリにどの時点でデータを更新
したかわからず、書き込みの有無にかかわらず周期的に
共有メモリ５のデータを読み出す必要があり、余分な処
理時間を浪費することが多いという問題点がある。
【０００７】
【課題を解決するための手段】本発明の回路は、複数の
ＣＰＵからアクセス可能に設けてあり１つのＣＰＵから
のデータ書き込み終了を表わすための少くとも１つのア
ドレスが指定されている１つの共有メモリと、前記ＣＰ
Ｕから送出される各アドレス信号が前記指定アドレスに
一致する否かを監視して一致時に指定アドレスアクセス
信号を送出し、また各前記ＣＰＵが前記共有メモリから
のデータ読み出しを完了したのを検出して共有メモリ読
出完了信号を送出する複数の監視回路と、前記指定アド
レスアクセス信号に応答して読み出し側の前記ＣＰＵへ
読み出し要求の割り込み信号を送出し、また前記共有メ
モリ読出完了信号に応答して前記割り込み信号の送出を
解除する１つの調停回路とを備えている。
ＣＰＵからアクセス可能に設けてあり１つのＣＰＵから
のデータ書き込み終了を表わすための少くとも１つのア
ドレスが指定されている１つの共有メモリと、前記ＣＰ
Ｕから送出される各アドレス信号が前記指定アドレスに
一致する否かを監視して一致時に指定アドレスアクセス
信号を送出し、また各前記ＣＰＵが前記共有メモリから
のデータ読み出しを完了したのを検出して共有メモリ読
出完了信号を送出する複数の監視回路と、前記指定アド
レスアクセス信号に応答して読み出し側の前記ＣＰＵへ
読み出し要求の割り込み信号を送出し、また前記共有メ
モリ読出完了信号に応答して前記割り込み信号の送出を
解除する１つの調停回路とを備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は、本発明の一実施例を示すブロック
図であり、参照番号１及び２はＣＰＵ、３及び４はゲー
ト回路、５は共有メモリ、６及び７はアドレス監視回
路、８は調停回路をそれぞれ示す。同図において、共有
メモリ５はＣＰＵ１またはＣＰＵ２からみたアドレス空
間を２分割されている。すなわち図２に例示するよう
に、共有メモリ５は、ＣＰＵ１が書き込みを行いＣＰＵ
２が読み出しを行うアドレス空間Ａと、ＣＰＵ２が書き
込みを行いＣＰＵ１の読み出しを行うアドレス空間Ｂと
に２分割してある。アドレス監視回路６及び７は、アド
レス／コントロールバスＡ１及びＡ２のアドレス／コン
トロール信号を受信しながら、ＣＰＵ１及びＣＰＵ２が
それぞれ共有メモリ５にアクセスしている状況を監視し
ている。ＣＰＵ１（またはＣＰＵ２）は、共有メモリ５
のアドレス空間Ａ（Ｂ）に対し一まとまりのデータを連
続的あるいは断続的に書き込んでいき、そのデータを全
て書き込み終えたらすぐにアドレス空間Ａ内に予め指定
してあるアドレスａ（ｂ）をアクセスしたあと、データ
書き込みのアクセスを完了する。アドレス監視回路６
（７）においては、指定アドレスａ（ｂ）を受信した時
に指定アドレスアクセス信号Ｂ１（Ｂ２）を調停回路８
に送出する。調停回路８は、アドレス監視回路６（７）
から指定アドレスアクセス信号Ｂ１（Ｂ２）を入力され
と、書き込み側のＣＰＵ１（２）がアドレス／コントロ
ールバスＡ３を開放したとみなし、割り込み信号Ｅ２
（Ｅ１）をＣＰＵ２（１）、に送出する。ＣＰＵ２
（１）は、割り込み信号Ｅ２（Ｅ１）を検出すると、共
有メモリ５の読み出しを行う。アドレス監視回路７
（６）は、その読み出し状況を検出して完了時に調停回
路８に対し共有メモリ読出完了信号Ｃ２（Ｃ１）を送出
する。調停回路８は、共有メモリ読出完了信号Ｃ２（Ｃ
１）に応答して送出中の割り込み信号Ｅ２（Ｅ１）を解
除する。また調停回路８は、共有メモリ５のアドレス／
コントロールバスＡ３及びデータバスＤ３へのゲート開
放をＣＰＵ１及びＣＰＵ２のいずれかにするかを、バス
開放制御信号Ｇ１及びＧ２のいずれかを送出するかによ
り制御する。
図であり、参照番号１及び２はＣＰＵ、３及び４はゲー
ト回路、５は共有メモリ、６及び７はアドレス監視回
路、８は調停回路をそれぞれ示す。同図において、共有
メモリ５はＣＰＵ１またはＣＰＵ２からみたアドレス空
間を２分割されている。すなわち図２に例示するよう
に、共有メモリ５は、ＣＰＵ１が書き込みを行いＣＰＵ
２が読み出しを行うアドレス空間Ａと、ＣＰＵ２が書き
込みを行いＣＰＵ１の読み出しを行うアドレス空間Ｂと
に２分割してある。アドレス監視回路６及び７は、アド
レス／コントロールバスＡ１及びＡ２のアドレス／コン
トロール信号を受信しながら、ＣＰＵ１及びＣＰＵ２が
それぞれ共有メモリ５にアクセスしている状況を監視し
ている。ＣＰＵ１（またはＣＰＵ２）は、共有メモリ５
のアドレス空間Ａ（Ｂ）に対し一まとまりのデータを連
続的あるいは断続的に書き込んでいき、そのデータを全
て書き込み終えたらすぐにアドレス空間Ａ内に予め指定
してあるアドレスａ（ｂ）をアクセスしたあと、データ
書き込みのアクセスを完了する。アドレス監視回路６
（７）においては、指定アドレスａ（ｂ）を受信した時
に指定アドレスアクセス信号Ｂ１（Ｂ２）を調停回路８
に送出する。調停回路８は、アドレス監視回路６（７）
から指定アドレスアクセス信号Ｂ１（Ｂ２）を入力され
と、書き込み側のＣＰＵ１（２）がアドレス／コントロ
ールバスＡ３を開放したとみなし、割り込み信号Ｅ２
（Ｅ１）をＣＰＵ２（１）、に送出する。ＣＰＵ２
（１）は、割り込み信号Ｅ２（Ｅ１）を検出すると、共
有メモリ５の読み出しを行う。アドレス監視回路７
（６）は、その読み出し状況を検出して完了時に調停回
路８に対し共有メモリ読出完了信号Ｃ２（Ｃ１）を送出
する。調停回路８は、共有メモリ読出完了信号Ｃ２（Ｃ
１）に応答して送出中の割り込み信号Ｅ２（Ｅ１）を解
除する。また調停回路８は、共有メモリ５のアドレス／
コントロールバスＡ３及びデータバスＤ３へのゲート開
放をＣＰＵ１及びＣＰＵ２のいずれかにするかを、バス
開放制御信号Ｇ１及びＧ２のいずれかを送出するかによ
り制御する。
【００１０】上述した割り込み発生手順をさらに具体的
な動作例について説明する。ＣＰＵ１は、共有メモリ５
のアドレス空間Ａにデータを書き込み終了した直後に、
アドレス空間Ａ内の指定アドレスａに対しアドレス設定
を行う。この指定アドレスａは、ＣＰＵ２と共用しても
良い。アドレスａが設定されたことを検出したアドレス
監視回路６は、それを指定アドレスアクセス信号Ｂ１に
より調停回路８に通知する。調停回路８は、その通知を
受けるとアドレス／コントロールバスＡ３が開放された
とみなし、ＣＰＵ２に対して割り込み信号Ｅ２を送出す
る。ＣＰＵ２は、割り込み信号Ｅ２を受けると共有メモ
リ５のアドレス空間Ａのデータが更新されたと判断し、
その内容の読み出しを行う。ＣＰＵ２の読み出しが完了
したことを検出すると、監視回路７は、調停回路８に共
有メモリ読出完了信号Ｃ２を送出する。調停回路８で
は、この共有メモリ読出完了信号Ｃ２を受けたら割り込
み信号Ｅ２を解除する。この一連の動作により、ＣＰＵ
１から共有メモリ５へのデータ更新があると、すぐＣＰ
Ｕ２でその更新データを読み取ることができる。
な動作例について説明する。ＣＰＵ１は、共有メモリ５
のアドレス空間Ａにデータを書き込み終了した直後に、
アドレス空間Ａ内の指定アドレスａに対しアドレス設定
を行う。この指定アドレスａは、ＣＰＵ２と共用しても
良い。アドレスａが設定されたことを検出したアドレス
監視回路６は、それを指定アドレスアクセス信号Ｂ１に
より調停回路８に通知する。調停回路８は、その通知を
受けるとアドレス／コントロールバスＡ３が開放された
とみなし、ＣＰＵ２に対して割り込み信号Ｅ２を送出す
る。ＣＰＵ２は、割り込み信号Ｅ２を受けると共有メモ
リ５のアドレス空間Ａのデータが更新されたと判断し、
その内容の読み出しを行う。ＣＰＵ２の読み出しが完了
したことを検出すると、監視回路７は、調停回路８に共
有メモリ読出完了信号Ｃ２を送出する。調停回路８で
は、この共有メモリ読出完了信号Ｃ２を受けたら割り込
み信号Ｅ２を解除する。この一連の動作により、ＣＰＵ
１から共有メモリ５へのデータ更新があると、すぐＣＰ
Ｕ２でその更新データを読み取ることができる。
【００１１】以上説明したように実施例では、書き込み
側のＣＰＵ１（または２）が共有メモリ５に書き込み終
了するとすぐに、読み出し側のＣＰＵ２（または１）に
割り込み信号Ｅ２（またはＥ１）が入力されるので、各
ＣＰＵは周期的に共有メモリ５を読み出す必要が無くな
り、一方からの書き込み終了時にすぐ他方で読み出すこ
とができる。すなわち、各ＣＰＵは周期的処理や外部ポ
ート制御を実行しなくとも共有メモリ５への読み書きを
行えば済むから、各ＣＰＵでの余分な処理が不必要にな
る。
側のＣＰＵ１（または２）が共有メモリ５に書き込み終
了するとすぐに、読み出し側のＣＰＵ２（または１）に
割り込み信号Ｅ２（またはＥ１）が入力されるので、各
ＣＰＵは周期的に共有メモリ５を読み出す必要が無くな
り、一方からの書き込み終了時にすぐ他方で読み出すこ
とができる。すなわち、各ＣＰＵは周期的処理や外部ポ
ート制御を実行しなくとも共有メモリ５への読み書きを
行えば済むから、各ＣＰＵでの余分な処理が不必要にな
る。
【００１２】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵ間のデータ転送時に書き込み側のＣＰＵが共有メモ
リへの書き込みを終了したとき、すぐに読み出し側のＣ
ＰＵに割り込み信号が入力されるので、読み出し側のＣ
ＰＵでは従来のような周期的に共有メモリを読み出す必
要がなくなり、一方からの書き込み終了時にすぐ他方か
ら読み出すことができる。すなわち、各ＣＰＵは周期処
理や外部ポート制御を実行しなくとも共有メモリへの読
み書きのみを行えば良いから、各ＣＰＵでは従来のよう
な余分な処理が不必要になる。
ＰＵ間のデータ転送時に書き込み側のＣＰＵが共有メモ
リへの書き込みを終了したとき、すぐに読み出し側のＣ
ＰＵに割り込み信号が入力されるので、読み出し側のＣ
ＰＵでは従来のような周期的に共有メモリを読み出す必
要がなくなり、一方からの書き込み終了時にすぐ他方か
ら読み出すことができる。すなわち、各ＣＰＵは周期処
理や外部ポート制御を実行しなくとも共有メモリへの読
み書きのみを行えば良いから、各ＣＰＵでは従来のよう
な余分な処理が不必要になる。
【図１】本発明の一実施例のブロック図。
【図２】本発明の実施例における共有メモリ５の内部ブ
ロック図。
ロック図。
【図３】従来の共有メモリ方式を例示するブロック図。
１、２ ＣＰＵ ３、４ ゲート回路 ５ 共有メモリ ６、７ アドレス監視回路 ８ 調停回路 Ａ１、Ａ２、Ａ３ アドレス／コントロール信号 Ｄ１、Ｄ２、Ｄ３ データバス Ｂ１、Ｂ２ 指定アドレスアクセス信号 Ｃ１、Ｃ２ 共有メモリ読出完了信号 Ｅ１、Ｅ２ 割り込み信号 Ｇ１、Ｇ２ バス開放制御信号
Claims (3)
- 【請求項１】 複数のＣＰＵからアクセス可能に設けて
あり１つのＣＰＵからのデータ書き込み終了を表わすた
めの少くとも１つのアドレスが指定されている１つの共
有メモリと、前記ＣＰＵから送出される各アドレス信号
が前記指定アドレスに一致する否かを監視して一致時に
指定アドレスアクセス信号を送出し、また各前記ＣＰＵ
が前記共有メモリからのデータ読み出しを完了したのを
検出して共有メモリ読出完了信号を送出する複数の監視
回路と、前記指定アドレスアクセス信号に応答して読み
出し側の前記ＣＰＵへ読み出し要求の割り込み信号を送
出し、また前記共有メモリ読出完了信号に応答して前記
割り込み信号の送出を解除する１つの調停回路とを備え
ていることを特徴とするＣＰＵ調停回路。 - 【請求項２】 前記共有メモリは、前記ＣＰＵごとに相
異なるアドレス空間を分割し割当ててある請求項１記載
のＣＰＵ調停回路。 - 【請求項３】 前記共有メモリは、前記ＣＰＵごとに相
異なる前記指定アドレスが指定されている請求項１記載
のＣＰＵ調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277640A JPH08137738A (ja) | 1994-11-11 | 1994-11-11 | Ｃｐｕ調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277640A JPH08137738A (ja) | 1994-11-11 | 1994-11-11 | Ｃｐｕ調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08137738A true JPH08137738A (ja) | 1996-05-31 |
Family
ID=17586254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6277640A Pending JPH08137738A (ja) | 1994-11-11 | 1994-11-11 | Ｃｐｕ調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08137738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7929020B2 (en) | 2003-02-26 | 2011-04-19 | Casio Computer Co., Ltd. | Camera device and method and program for starting the camera device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233651A (ja) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | 通信制御方式 |
-
1994
- 1994-11-11 JP JP6277640A patent/JPH08137738A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233651A (ja) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | 通信制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7929020B2 (en) | 2003-02-26 | 2011-04-19 | Casio Computer Co., Ltd. | Camera device and method and program for starting the camera device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |