JPH11191073A - Ｐｃｉバス処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＰＣＩバス仕様に準拠しながら、システムの
連続稼働性を実現することができるとともに、多数のデ
バイスをＰＣＩバスに接続した場合でも、遅延を回避し
システム性能を向上させることができるＰＣＩバス処理
装置を提供する。 【解決手段】 トランザクション開始検出回路２１がＰ
ＣＩバス上のトランザクションの開始を検出し、保持レ
ジスタ２２がアドレス／コマンド情報を保持し、異常検
出回路２３がＰＣＩバス上の異常を検出し、格納レジス
タ２４が異常情報を格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＰＣＩバス仕様
に準拠しながら、システムの連続稼働性を実現すること
ができるとともに、多数のデバイスをＰＣＩバスに接続
した場合でも、遅延を回避しシステム性能を向上させる
ことができるＰＣＩバス処理装置に関するものである。

【０００２】

【従来の技術】図１はＰＣＩバスに接続されたＰＣＩバ
ス処理装置とその周辺構成を示す構成図であり、図にお
いて、１は通信システム内のエラー処理を実行するＣＰ
Ｕ、２はＰＣＩバス４上にトランザクションを起動する
バスマスタ、３はバスマスタ２が起動したトランザクシ
ョンのターゲットであるバススレーブ、４は３３ＭＨｚ
の同期クロック信号で動作するＰＣＩ（Ｐｅｒｉｐｈｅ
ｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃ
ｔ）バスである。このＰＣＩバス４により運ばれるアド
レス情報およびデータ情報は３２ビット長であり、これ
らのアドレス情報およびデータ情報は、同じ３２ビット
のバス上で多重化されている。多重化することによりア
ドレスラインとデータラインとを別にする必要がなく、
このことにより、他のバスアーキテクチャに比べた場
合、ＰＣＩバス４の環境で必要な信号の数を低減させる
ことができる。

【０００３】このＰＣＩバス４の仕様書（ＰＣＩ Ｌｏ
ｃａｌ Ｂｕｓ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖ
ｉｓｉｏｎ ２．１）では、異常状態としてマスタアボ
ート、ターゲットアボート、パリティエラー、システム
エラーを定義し、それぞれに対して検出と報告をオプシ
ョンで規定している。したがって、検出や報告を実施す
るか否か、どのような情報を収集するかは、各ＰＣＩデ
バイスに依存する。また、ＰＣＩバス４の仕様書では、
バスマスタ２はバススレーブ３によってリトライ応答さ
れたトランザクションを転送が正常／異常終了するまで
繰り返し実行しなければならない。

【０００４】また、コンピュータシステムは、通常、複
数のバスを含んでおり、このシステム内の各バスには装
置が接続されており、それらの装置はそのバスを介して
お互いにローカルに通信する。しかしながら、あるバス
に接続された装置が別のバスに接続された装置に情報を
書き込んだりあるいはその装置から情報を読み出したり
する必要がある場合には、異なるバスを介したシステム
ワイドな通信が必要とされる。この異なるバス上の装置
間におけるシステムワイドな通信を可能にするために、
あるバスの通信プロトコルと別のプロトコルを適合させ
るブリッジが設けられている。

【０００５】図１５は、例えばＤｉｇｉｔａｌ Ｅｑｕ
ｉｐｍｅｎｔ Ｃｏｒｐ社のＰＣＩバスブリッジを示す
構成図であり、図において、１０はＰＣＩブリッジ本
体、１１はプライマリＰＣＩバス、１２はセカンダリＰ
ＣＩバス、１３はセカンダリＰＣＩバス１２のアービ
タ、１４はＰＣＩコントローラ、１５はプライマリＰＣ
Ｉバス１１からセカンダリＰＣＩバス１２への方向のデ
ータパス、１６はセカンダリＰＣＩバス１２からプライ
マリＰＣＩバス１１への方向のデータパスである。

【０００６】次に、プライマリＰＣＩバス１１からセカ
ンダリＰＣＩバス１２へのデータ転送のタイミングを説
明する。図１６はプライマリＰＣＩバスからセカンダリ
ＰＣＩバスへのデータ転送のタイミング図である。ＰＣ
Ｉブリッジ本体１０はプライマリＰＣＩバス１１からア
ドレスを受信すると（図１６のＣＹ２）、ＰＣＩコント
ローラ１４はそのトランザクションを受信しセカンダリ
ＰＣＩバス１２に転送すべきものか否かを判別する（図
１６のＣＹ３）。セカンダリＰＣＩバス１２へ転送する
ものであれば、続くデータを受信しプライマリＰＣＩバ
ス１１からセカンダリＰＣＩバス１２への方向のデータ
パス１５内バッファに蓄える（図１６のＣＹ４〜ＣＹ１
３）。

【０００７】それと同時にＰＣＩコントローラ１４はア
ービタ１３によってセカンダリＰＣＩバス１２のバス使
用権を得て、セカンダリＰＣＩバス１２へトランザクシ
ョンを発行する（図１６のＣＹ５）。しかし、逆の場
合、すなわちセカンダリＰＣＩバス１２からプライマリ
ＰＣＩバス１１への転送の場合、外部アービタへバス要
求を発行し、セカンダリＰＣＩバス１２からプライマリ
ＰＣＩバス１１への方向のデータパス１６のデータをプ
ライマリＰＣＩバス１１へ転送する。

【０００８】システムに異常が発生した際に、異常な箇
所を特定し、その部分のみ切り離すことにより、システ
ムとして連続稼動できる機能を必要とする分野がある
（例えば、サーバ機等）。従って、ＰＣＩバス４を連続
稼動性を要するシステムに適用する場合、情報の収集・
格納が必要であった。

【０００９】また、ＰＣＩバス４を用いた処理装置で
は、ＰＣＩバス４は電気的に８デバイスまでの接続が限
界であり、さらにコネクタを介した場合は２デバイス分
の負荷を必要とするので、４デバイスが限界と接続数が
少ないため、多デバイスを接続したい場合にはＰＣＩブ
リッジ本体１０によって階層化しなければならなかっ
た。

【００１０】

【発明が解決しようとする課題】従来のＰＣＩバス処理
装置は以上のように構成されているので、ＰＣＩバス４
を連続稼動性を要するシステムに適用とする場合、情報
の収集・格納が必須となり、システム内の任意のバスス
レーブ３が異常によりリトライ応答を返し続けた場合、
バスマスタ２の処理は停止するだけでなく、異常発生の
原因を検知することができないなどの課題があった。

【００１１】また、従来のＰＣＩブリッジ本体１０は、
上記に示したように一方のＰＣＩバス４から受信が開始
され、アドレスの判断および他方のバスアービトレーシ
ョンの処理の後に他方へのデータを実施するために遅延
が発生するとともに、多階層接続のシステムの場合、バ
ススレーブ３までに経由する階層の数に比例して遅延が
増大し性能が低下するなどの課題があった。

【００１２】この発明は上記のような課題を解決するた
めになされたもので、ＰＣＩバス仕様に準拠しながら、
システムの連続稼働性を実現することができるＰＣＩバ
ス処理装置を得ることを目的とする。

【００１３】また、この発明は、多数のデバイスをＰＣ
Ｉバスに接続した場合でも、遅延を回避しシステム性能
を向上させることができるＰＣＩバス処理装置を得るこ
とを目的とする。

【００１４】

【課題を解決するための手段】この発明に係るＰＣＩバ
ス処理装置は、ＰＣＩバス上のトランザクションの開始
をトランザクション開始検出回路により検出し、このト
ランザクション開始検出回路からの検出信号を受信した
ときに、ＰＣＩバス上のアドレス／データ線およびバイ
トイネーブル線上のアドレスおよびコマンド情報を保持
レジスタに保持し、ＰＣＩバス上のトランザクションを
監視し異常を検出した場合に、保持レジスタに格納され
ているアドレス及びコマンド情報の要求信号を異常検出
回路により出力し、この異常検出回路からの要求信号を
入力すると、保持レジスタからのアドレス及びコマンド
情報を格納レジスタに格納し、ＣＰＵからの異常情報要
求信号を受信すると、格納レジスタに格納されているア
ドレス及びコマンド情報をＰＣＩバスインタフェースに
よりＰＣＩバス上に出力するようにしたものである。

【００１５】この発明に係るＰＣＩバス処理装置は、Ｃ
ＰＵからの異常情報要求信号を受信すると、ＣＰＵにの
み接続されている専用線を介して格納レジスタに格納さ
れているアドレス及びコマンド情報を送信するようにし
たものである。

【００１６】この発明に係るＰＣＩバス処理装置は、Ｐ
ＣＩバス上のトランザクションの開始をトランザクショ
ン開始検出回路により検出し、この検出信号を受信した
ときに、ＰＣＩバス上のアドレス／データ線およびバイ
トイネーブル線上のアドレスおよびコマンド情報を保持
レジスタに保持し、ＰＣＩバス上のリトライ応答を検出
した場合にリトライ応答検出信号を出力とともに、検出
されたリトライ応答回数が設定されたリトライ応答回数
を超えた場合にリトライエラー検出回路からオバー信号
を出力し、このリトライ応答検出信号を入力すると、保
持レジスタから出力されたアドレスおよびコマンド情報
をリトライレジスタに保持し、リトライエラー検出回路
からのオバー信号を入力すると、リトライレジスタから
出力されたアドレスおよびコマンド情報を格納レジスタ
に保持し、ＣＰＵからの異常情報要求信号を受信する
と、格納レジスタに格納されているアドレス及びコマン
ド情報をＰＣＩバスインタフェースによりＰＣＩバス上
に出力するようにしたものである。

【００１７】この発明に係るＰＣＩバス処理装置は、バ
スプロトコルの異なる第１のＰＣＩバスと第２のＰＣＩ
バスとの調停およびバスプロトコルの同期を調整し、第
１のＰＣＩバスから第２のＰＣＩバスへのデータ転送を
ブリッジ装置により行い、バッファ装置は両者のＰＣＩ
バスのアクセス権を有している場合には、一方のＰＣＩ
バスからの送信データを他方のＰＣＩバスへ通過させ、
何れか一方のＰＣＩバスのアクセス権しか有していない
場合には送信データを一旦受信し、両者のＰＣＩバスの
アクセス権を得た時点で、受信したデータをアクセス権
を得たＰＣＩバスにデータ転送を行い、切替信号を受信
した場合に第１のパススイッチによりブリッジ装置に切
り替え、切替信号を受信した場合に第２のパススイッチ
によりブリッジ装置に切り替え、外部からのデータの書
き込みができるレジスタの値を検知し２つのパススイッ
チを連動して切り替える場合には切替信号をスイッチ切
替制御装置により出力するようにしたものである。

【００１８】この発明に係るＰＣＩバス処理装置は、自
己の下層に位置するＰＣＩバス処理装置のレジスタの値
を検知し、自己のレジスタも設定変更するようにしたも
のである。

【００１９】この発明に係るＰＣＩバス処理装置は、ブ
リッジ装置によりバスプロトコルの異なる第１のＰＣＩ
バスと第２のＰＣＩバスの調停およびバスプロトコルの
同期を調整し、第１のＰＣＩバスから第２のＰＣＩバス
へのデータ転送を行い、バッファ装置は両者のＰＣＩバ
スのアクセス権を有している場合には、一方のＰＣＩバ
スからの送信データを他方のＰＣＩバスへ通過させ、何
れか一方のＰＣＩバスのアクセス権しか有していない場
合には送信データを一旦受信し、両者のＰＣＩバスのア
クセス権を得た時点で、受信したデータをアクセス権を
得たＰＣＩバスにデータ転送を行い、切替信号を受信し
た場合に第１のパススイッチによりブリッジ装置に切り
替え、切替信号を受信した場合に第２のパススイッチに
よりブリッジ装置に切り替え、アドレスデコーダにより
第１のＰＣＩバス上のアドレスを検知し、データを第２
のＰＣＩバスへ転送する必要があるか否かを判断し、ア
ービタにより第２のＰＣＩバスがデバイスにより使用さ
れているか否かをチェックし、スイッチ切替制御装置に
よりアドレスデコーダによりデータを第２のＰＣＩバス
へ転送する必要があると判断された場合とアービタによ
り第２のＰＣＩバスがデバイスにより使用されていると
判断された場合に、第１のパススイッチと第２のパスス
イッチに切替信号を出力するようにしたものである。

【００２０】この発明に係るＰＣＩバス処理装置のスイ
ッチ切替制御装置は、デバイス情報テーブルに格納され
たデバイスの情報とアドレスデコーダによるアドレスデ
コードの結果から、切替信号を出力するか否かを判断す
るようにしたものである。

【００２１】この発明に係るＰＣＩバス処理装置は、複
数のＰＣＩバスを１つのバス切替スイッチにスター型に
接続し、装置切替スイッチが転送先に応じて接続するＰ
ＣＩバスを切り替えるようにしたものである。

【００２２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図２はこの発明の実施の形態１によるＰ
ＣＩバス処理装置を示す構成図であり、図において、２
０はこの発明の実施の形態１によるＰＣＩバス処理装置
であり、図１に示すＰＣＩバス４上のトランザクション
を監視し、トランザクション中に異常が発生した場合、
該トランザクションのアドレスとコマンド情報を格納す
る。２１はＰＣＩバス４上のトランザクションの開始を
検出するトランザクション開始検出回路であり、ＰＣＩ
バス信号のＦＲＡＭＥ＃を入力する。２２はＰＣＩバス
４上のアドレス／データ線及びコマンド／バイトイネー
ブル線上の情報を保持する保持レジスタであり、ＰＣＩ
バス信号のＡＤ［３１：０］とＣ／ＢＥ［３：０］を入
力する。

【００２３】２３はＰＣＩバス上の異常を検出する異常
検出回路であり、ＰＣＩバス信号のＦＲＡＭＥ＃、ＩＲ
ＤＹ＃、ＤＥＶＳＥＬ＃、ＴＲＤＹ＃、ＳＴＯＰ＃、Ｐ
ＥＲＲ＃、およびＳＥＲＲ＃を入力する。２４は有効か
否かを示すｖａｌｉｄｂｉｔを有し、異常が発生した時
のアドレス及びコマンド情報を格納する格納レジスタ、
２５はＰＣＩバスインタフェースであり、全てのＰＣＩ
バス信号を入力する。

【００２４】次に動作について説明する。まず、図１の
構成を参照し通信システム全体の概略的な動作について
説明する。最初にバスマスタ２はバススレーブ３に対し
てＰＣＩバス４上にトランザクションを起動し、トラン
ザクション中に異常が発生した場合、ＰＣＩバス仕様に
従って、異常を報告する。次に、ＰＣＩバス処理装置２
０は、ＰＣＩバス４上のトランザクションを監視し、ト
ランザクション中に異常が発生した場合、該トランザク
ションのアドレスとコマンド情報を格納する。そして、
ＣＰＵ１はＰＣＩバス処理装置２０からＰＣＩバス４上
での異常の報告を受けると、ＰＣＩバス処理装置２０内
に格納されてトランザクション情報をＰＣＩトランザク
ションによりリードし、異常内容並びに異常が発生した
モジュールを解析し、該モジュールをシステムから切り
離す。

【００２５】次に、ＰＣＩバス仕様書で定義された異常
状態と該異常状態が発生した時のＰＣＩバス処理装置２
０の動作を説明する。まず、マスタアボート（異常）が
発生した時のＰＣＩバス処理装置２０の動作を図３およ
び図１を用いて説明する。図３はこの発明の実施の形態
１によるＰＣＩバス処理装置のマスタアボートの例を示
すタイミングチャートである。時刻Ｔ０でバスマスタ２
がＰＣＩバス４上にトランザクションを開始すると、Ｐ
ＣＩバス処理装置２０内のトランザクション開始検出回
路２１は時刻Ｔ１でトランザクションの開始を検出す
る。そして、保持レジスタ２２は、トランザクション開
始検出回路２１からの信号を受けて時刻Ｔ１でのアドレ
ス／コマンド情報を格納する。

【００２６】次に、異常検出回路２３は、ＰＣＩバス４
上のトランザクションを監視し、時刻Ｔ２でマスタアボ
ートが発生すると、保持レジスタ２２の内容を格納レジ
スタ２４に格納すると同時に、ｖａｌｉｄｂｉｔを有効
にする。そして、ＰＣＩバス４上でマスタアボート発生
の報告を受けたＣＰＵ１は、ＰＣＩバス処理装置２０内
の格納レジスタ２４をＰＣＩバス４を介してリードす
る。ＰＣＩバス処理装置２０内のＰＣＩバスインタフェ
ース２５は、ＣＰＵ１からのＰＣＩリードトランザクシ
ョンを受けて、ｖａｌｉｄｂｉｔが有効な場合のみ格納
レジスタ２４の値をＣＰＵ１に返す。一方、ｖａｌｉｄ
ｂｉｔが無効な場合は“ＦＦＦＦＦＦＦＦｈ”を返す。

【００２７】また、ターゲットアボートおよびパリティ
エラーが発生した時のＰＣＩバス４上のトランザクショ
ンを説明する。図４はこの発明の実施の形態１によるＰ
ＣＩバス処理装置のターゲットアボートの例を示すタイ
ミングチャートであり、図５はこの発明の実施の形態１
によるＰＣＩバス処理装置のパリティエラーの例を示す
タイミングチャートである。時刻Ｔ０でトランザクショ
ンが開始され、時刻Ｔ１でアドレス／コマンド情報を格
納し、時刻Ｔ２で格納レジスタ２４に格納する。

【００２８】以上のように、この実施の形態１によれ
ば、トランザクション開始検出回路２１がＰＣＩバス４
上のトランザクションの開始を検出し、保持レジスタ２
２がアドレス／コマンド情報を保持し、異常検出回路２
３がＰＣＩバス４上の異常を検出し、格納レジスタ２４
が異常情報を格納するようにしているので、ＣＰＵ１は
異常が発生した時異常発生箇所を特定することができ、
異常発生箇所の切り離しが可能となるため、システムは
連続稼動することができるなどの効果が得られる。

【００２９】実施の形態２．図６はこの発明の実施の形
態２によるＰＣＩバス処理装置とその周辺構成を示す構
成図であり、図において、実施の形態１と同一符号につ
いては同一または相当部分を示すので説明を省略する。
上記の実施の形態１では、異常情報をアクセスする際に
ＰＣＩバス４を使用するようにしたものであるが、この
実施の形態２ではＰＣＩバス４自体が正常に動作しない
ような場合に異常発生箇所の解析が可能な場合を示す。
３０はＰＣＩバス４上のトランザクションを監視し異常
が発生した際の情報を収集・格納するＰＣＩバス処理装
置、３１はＰＣＩバス処理装置３０内の情報をアクセス
するための専用線である。

【００３０】次に動作について説明する。まず、図６に
おいて、バスマスタ２がバススレーブ３に対してＰＣＩ
バス４上にトランザクションを起動し、トランザクショ
ン中に異常が発生した場合、ＰＣＩバス４の仕様に従っ
て、異常をＣＰＵ１に報告する。次に、ＰＣＩバス処理
装置３０はＰＣＩバス４上のトランザクションを監視
し、トランザクション中に異常が発生した場合、該トラ
ンザクションのアドレスとコマンド情報を格納する。一
方、ＣＰＵ１は、ＰＣＩバス４上で異常が報告される
と、ＰＣＩバス処理装置３０内に格納されてトランザク
ション情報を専用線３１を介してリードし、異常内容並
びに異常が発生したモジュールを解析し、該モジュール
をシステムから切り離す。

【００３１】次に、図３および図７を用いてマスタアボ
ートが発生した時のＰＣＩバス処理装置３０の動作を説
明する。図７はこの発明の実施の形態２によるＰＣＩバ
ス処理装置を示す構成図である。図７において、３２は
格納レジスタ２４に接続された専用線Ｉ／Ｆ部である。
まず、時刻Ｔ０でバスマスタ２がＰＣＩバス４上にトラ
ンザクションを開始すると、ＰＣＩバス処理装置３０内
のトランザクション開始検出回路２１は時刻Ｔ１でトラ
ンザクションの開始を検出する。そして、保持レジスタ
２２は、トランザクション開始検出回路２１からの信号
を受けて時刻Ｔ１でのアドレス／コマンド情報を格納す
る。次に、異常検出回路２３は、ＰＣＩバス４上のトラ
ンザクションを監視し、時刻Ｔ２でマスタアボートが発
生すると、保持レジスタ２２の内容を格納レジスタ２４
に格納すると同時に、ｖａｌｉｄｂｉｔを有効にする。
ＰＣＩバス４上でマスタアボート発生の報告を受けたＣ
ＰＵ１は、ＰＣＩバス処理装置３０内の格納レジスタ２
４を専用線３１を介してリードする。

【００３２】次に、ＰＣＩバス処理装置３０内の専用線
Ｉ／Ｆ部３２は、ＣＰＵ１からのリードアクセスを受け
て、ｖａｌｉｄｂｉｔが有効な場合のみ格納レジスタ２
４の値をＣＰＵ１に返し、ｖａｌｉｄｂｉｔが無効な場
合は、“ＦＦＦＦＦＦＦＦｈ”を返す。同様に図４と図
５がそれぞれターゲットアボート、パリティエラーが発
生した時のＰＣＩバス４上のトランザクションを示して
おり、時刻Ｔ０でトランザクションが開始され、時刻Ｔ
１でアドレス／コマンド情報を格納し、時刻Ｔ２で格納
レジスタ２４に格納する。

【００３３】以上のように、この実施の形態２によれ
ば、ＰＣＩバス処理装置３０内の情報を専用線３１を介
してリードできるようにしているので、ＣＰＵ１はＰＣ
Ｉバス４自体に異常が発生した時でも異常発生箇所を特
定することができ、ＰＣＩバス４以外の部分でシステム
は連続稼動することができるなどの効果が得られる。

【００３４】実施の形態３．図８はこの発明の実施の形
態３によるＰＣＩバス処理装置を示す構成図であり、図
において、実施の形態１および実施の形態２と同一符号
については同一または相当部分を示すので説明を省略す
る。この実施の形態３では、システム内の任意のターゲ
ットが異常によりリトライ応答を返し続けた場合でも、
異常発生箇所の解析が可能な実施形態を示す。４０はＰ
ＣＩバス４上でリトライ応答を設定回数以上返し続ける
状態を検出すると、異常と判断して異常発生情報を保持
するＰＣＩバス処理装置である。

【００３５】４１はＰＣＩバス４上のトランザクション
を監視しリトライが発生したことを検知するリトライエ
ラー検出回路であり、ＰＣＩバス信号のＦＲＡＭＥ＃、
ＩＲＤＹ＃、ＤＥＶＳＥＬ＃、ＴＲＤＹ＃、ＳＴＯＰ
＃、ＰＥＲＲ＃、およびＳＥＲＲ＃を入力する。４２は
リトライ応答の回数を保持するリトライカウンタ、４３
はリトライ回数のしきい値を保持するしきい値レジスタ
であり、システムの初期化時に適当な値を設定される。
４４はリトライ応答されたトランザクションのアドレス
を保持するリトライレジスタである。

【００３６】次に図６と図８を用いて動作を説明する。
バスマスタ２がバススレーブ３に対してトランザクショ
ンを起動した際、バススレーブ３がリトライ応答した場
合、バスマスタ２はリトライ応答を受信すると、バスを
一旦開放した後バス調停からトランザクションを再起動
する。トランザクション開始検出回路２１は、ＰＣＩバ
ス４上のトランザクションを監視し、リトライ応答が発
生した時、リトライレジスタ４４の値が無効な場合は、
保持レジスタ２２の値をリトライレジスタ４４に格納す
ると同時に、リトライカウンタ４２の値を１つインクリ
メントする。

【００３７】次に、インクリメントした後のリトライカ
ウンタ４２の値としきい値レジスタ４３の値を比較し、
しきい値レジスタ４３の値未満であれば状態を保持す
る。リトライエラー検出回路４１は、再びＰＣＩバス４
上でリトライ応答を検知した時、リトライレジスタ４４
の値が有効な場合、保持レジスタ２２の値とリトライレ
ジスタ４４の値を比較し、一致した場合のみリトライカ
ウンタ４２の値を１つインクリメントする。保持レジス
タ２２とリトライレジスタ４４の値が一致しない場合
は、無視する。

【００３８】次に、インクリメントした後のリトライカ
ウンタ４２の値としきい値レジスタ４３の値を比較し、
しきい値レジスタ４３の値以上の場合、リトライレジス
タ４４の値を格納レジスタ２４に格納すると同時に、ｖ
ａｌｉｄｂｉｔを有効にする。また、ＣＰＵ１は、定期
的にＰＣＩバス処理装置４０内の異常情報をＰＣＩバス
トランザクションを介してリードする。ＰＣＩバスイン
タフェース２５は、ＣＰＵ１からのリードアクセスを受
けて、ｖａｌｉｄｂｉｔが有効な場合のみ格納レジスタ
２４の値をＣＰＵ１に返す。一方、ｖａｌｉｄｂｉｔが
無効な場合は、“ＦＦＦＦＦＦＦＦｈ”を返す。

【００３９】この実施の形態３では、リトライカウンタ
４２やリトライレジスタ４４が１組の場合を示したが、
複数のトランザクションがリトライ応答されるシステム
では、複数個備える場合も同様である。格納レジスタ２
４の情報をＰＣＩバストランザクションを経由してアク
セスしたが、実施の形態２で示したように専用線３１を
用いてアクセスするシステムも構成可能である。

【００４０】以上のように、この実施の形態３によれ
ば、ＰＣＩバス処理装置４０がＰＣＩバス４上でリトラ
イ応答を設定回数以上返し続ける状態を検出すると、異
常と判断して異常発生情報を保持するので、ＣＰＵ１は
異常発生箇所を特定することができ、異常発生箇所の切
り離しが可能となるため、システムは連続稼動すること
ができるなどの効果が得られる。

【００４１】実施の形態４．図９は階層型ＰＣＩバス処
理装置の概略的な構成を示す図であり、図１０はこの発
明の実施の形態４によるＰＣＩバス処理装置を示す構成
図である。図において、実施の形態１から実施の形態３
と同一符号については同一または相当部分を示すので説
明を省略する。５０はＰＣＩバスブリッジとしてのＰＣ
Ｉバス処理装置、５１はプライマリＰＣＩバス６１の通
信プロトコルとセカンダリＰＣＩバス６２のプロトコル
を適合させるブリッジ装置、５２はプライマリＰＣＩバ
ス６１とセカンダリＰＣＩバス６２とのバスに接続でき
る電気的負荷を増強して論理的にはスルーにするための
バッファ装置であり、両者のＰＣＩバス６１，６２のア
クセス権を有している場合には、一方のＰＣＩバス６
１，６２からの送信データを他方のＰＣＩバス６１，６
２へ通過させ、何れか一方のＰＣＩバス６１，６２のア
クセス権しか有していない場合には送信データを一旦受
信し、両者のＰＣＩバス６１，６２のアクセス権を得た
時点で、受信したデータをアクセス権を得たＰＣＩバス
６１，６２にデータ転送を行う。５３はプライマリＰＣ
Ｉバス６１をブリッジ装置５１に接続するかバッファ装
置５２に接続するかを決定するためのパススイッチ（第
１のパススイッチ）、５４はセカンダリＰＣＩバス６２
をブリッジ装置５１に接続するかバッファ装置５２に接
続するかを決定するためのパススイッチ（第２のパスス
イッチ）である。

【００４２】５５はパススイッチ５３，５４を制御する
ためのスイッチ切替制御装置であり、レジスタ５６の値
をモニタしパススイッチ５３，５４を連動して切り替え
るしくみになっており、ＣＰＵ１等がＰＣＩバス処理装
置５０内のレジスタ５６へライトアクセスすることによ
って、ソフトウェア的に制御する。５６はパススイッチ
５３，５４を外部から制御するためのレジスタである。
６１はブリッジ装置５１またはバッファ装置５２に接続
されるプライマリＰＣＩバス（第１のＰＣＩバス）、６
２はブリッジ装置５１またはバッファ装置５２に接続さ
れるセカンダリＰＣＩバス（第２のＰＣＩバス）、６３
はＰＣＩバスオプションスロットである。

【００４３】次に動作について説明する。まず、ブリッ
ジ装置５１が選択されたときには、一方からトランザク
ションを受信し、もう一方へバス要求（アービトレーシ
ョン）後、トランザクションを発生し転送処理を実施す
る。この場合、プライマリＰＣＩバス６１とセカンダリ
ＰＣＩバス６２は、独立したバスであるので、独立して
動くことができる。すなわち、お互いのバスへの転送が
ない限り、プライマリＰＣＩバス６１内のトランザクシ
ョンとセカンダリＰＣＩバス６２内のトランザクション
は同時に実行することができる。

【００４４】次に、バッファ装置５２が選択されたとき
には、プライマリＰＣＩバス６１とセカンダリＰＣＩバ
ス６２の同期信号およびデータバスはバッファ装置５２
でドライブ能力を増強されて接続される。すなわち、お
互いの動作タイミングはバッファ遅延の遅れだけであ
り、クロックタイミングでは、１つのバスとして動作し
ている。よって、プライマリＰＣＩバス６１とセカンダ
リＰＣＩバス６２は独立して動作することはできない
が、１階層のバスと同じ性能で多数のデバイスと通信で
きる。

【００４５】以上のように、この実施の形態４によれ
ば、２つの特徴をもつ接続形態をパススイッチ５３，５
４で切り替えるようにしているので、処理目的に合わせ
て最適なＰＣＩバス４の動作を選択することができ、多
数のデバイスをＰＣＩバス４に接続した場合でも、遅延
を回避しシステム性能を向上させることができるなどの
効果が得られる。

【００４６】実施の形態５．図１１はこの発明の実施の
形態５によるＰＣＩバス処理装置の設定の流れを示す構
成図であり、図において、実施の形態１から実施の形態
４と同一符号については同一または相当部分を示すので
説明を省略する。実施の形態４では、レジスタアクセス
によってＰＣＩバス４の接続形態を選択するようにした
ものであるが、実施の形態５では多階層構造の場合に一
度にすべての接続形態を選択するものである。６５はホ
ストＣＰＵ、６６はホストＣＰＵ６５がアクセスしよう
としているＰＣＩデバイス、６７はプライマリＰＣＩバ
ス６１が接続されたＰＣＩバス処理装置、６８はセカン
ダリＰＣＩバス６２が接続されたＰＣＩバス処理装置で
ある。なお、ＰＣＩバス処理装置６７，６８の構成は図
１０と同一であるため説明を省略する。

【００４７】次に動作について説明する。まず、ホスト
ＣＰＵ６５が数階層下のＰＣＩデバイス６６にアクセス
する場合、ホストＣＰＵ６５はＰＣＩデバイス６６と同
層のＰＣＩバス処理装置（ＰＣＩブリッジ）６８のスイ
ッチ制御レジスタの設定を行う。このとき、ホストＣＰ
Ｕ６５からのレジスタアクセストランザクションは、ま
ず、プライマリＰＣＩバス６１に送出され、プライマリ
ＰＣＩバス６１に接続されたＰＣＩバス処理装置（ＰＣ
Ｉブリッジ）６７に達する。次に、ＰＣＩバス処理装置
６７は、アドレスデコードの結果、セカンダリＰＣＩバ
ス６２へ転送すべきトランザクションであると判断し、
セカンダリＰＣＩバス６２へ送出するとともに、下層ブ
リッジのスイッチ制御レジスタアクセスであることも同
時に検知し、自己のレジスタも設定変更しスイッチを切
り替える。そして、セカンダリＰＣＩバス６２に送出さ
れたトランザクションは、セカンダリＰＣＩバス６２に
接続されたＰＣＩバス処理装置６８によって受信され、
レジスタ変更およびパススイッチ５３，５４の切り替え
が実施される。

【００４８】以上のように、この実施の形態５によれ
ば、各層のＰＣＩバス処理装置６７が下層のＰＣＩバス
処理装置６８へのスイッチ制御レジスタアクセスを検知
し、自己のレジスタも設定変更することで、ホストＣＰ
Ｕ６５からの１回のトランザクションでＰＣＩデバイス
６６までの経路で通るすべてのＰＣＩバス処理装置６
７，６８のパススイッチ５３，５４を切り替えることが
できるため、多数のデバイスをＰＣＩバス４に接続した
場合でも、遅延を回避しシステム性能を向上させること
ができるなどの効果が得られる。

【００４９】実施の形態６．図１２はこの発明の実施の
形態６によるＰＣＩバス処理装置を示す構成図であり、
図において、実施の形態１から実施の形態５と同一符号
については同一または相当部分を示すので説明を省略す
る。実施の形態５は、スイッチの切り替えをレジスタに
頼るもの、すなわち、ソフトウェアによって実施したも
のであるが、実施の形態６ではこれをハードウェアで切
り替えるものである。７０はパススイッチ５３，５４の
切り替えをハードウェアで実施するＰＣＩバス処理装
置、７１はパススイッチ５３，５４を制御するためのス
イッチ切替制御装置、７２はプライマリＰＣＩバス６１
のアドレスからセカンダリＰＣＩバス６２への転送を判
断するアドレスデコーダ、７３はセカンダリＰＣＩバス
６２のバス所有権を管理するアービタである。

【００５０】次に動作について説明する。ホストＣＰＵ
６５（図１１参照）から下層バスへのアクセスが発生
し、ＰＣＩバス処理装置７０が受信すると、アドレスデ
コーダ７２によって、セカンダリＰＣＩバス６２への送
信が検知される。このとき、スイッチ切替制御装置７１
はセカンダリＰＣＩバス６２の使用状況をアービタ７３
から判断し、バス要求者が存在しないとき、ＰＣＩバス
処理装置７０はパススイッチ５３，５４をバッファ装置
５２に切り替え、プライマリＰＣＩバス６１とセカンダ
リＰＣＩバス６２を一つのバスとして接続する。そし
て、プライマリＰＣＩバス６１から受信した時にセカン
ダリＰＣＩバス６２が使用中であったり、バッファ装置
５２に切り替わっている時にセカンダリＰＣＩバス６２
のデバイスからバス使用要求が発生した場合、スイッチ
切替制御装置７１はパススイッチ５３，５４をブリッジ
装置５１に切り替え、プライマリＰＣＩバス６１とセカ
ンダリＰＣＩバス６２とを独立して使用できるようにす
る。

【００５１】以上のように、この実施の形態６によれ
ば、パススイッチ５３，５４の切り替えをハードウェア
で実施することにより、メンテナンスが不要になる上、
より頻繁にスイッチを制御することができるため、多数
のデバイスをＰＣＩバス４に接続した場合でも、遅延を
回避しシステム性能を向上させることができるなどの効
果が得られる。

【００５２】実施の形態７．図１３はこの発明の実施の
形態７によるＰＣＩバス処理装置を示す構成図であり、
図において、実施の形態１から実施の形態６と同一符号
については同一または相当部分を示すので説明を省略す
る。実施の形態６では、プライマリＰＣＩバス６１また
はセカンダリＰＣＩバス６２が空いている時にバッファ
装置５２への切り替えを行うものであったが、実施の形
態７ではデバイス情報を用いて最適な方を選択するもの
である。８０はデバイス情報に依存してブリッジ装置５
１に接続するか、バッファ装置５２に接続するかを切り
替えることができるＰＣＩバス処理装置、８１はパスス
イッチ５３，５４の切り替えを実施するスイッチ切替制
御装置、８２はプライマリＰＣＩバス６１のアドレス、
コマンド情報からターゲットのデバイスを特定し、その
デバイスへのアクセスをブリッジ装置５１に接続する
か、バッファ装置５２に接続するかの情報を格納したデ
バイス情報テーブルである。

【００５３】次に動作について説明する。プライマリＰ
ＣＩバス６１から受信し、セカンダリＰＣＩバス６２の
使用状況を監視するまでは実施の形態６と同様である。
その後、ＰＣＩバス処理装置８０は、アドレスデコード
と同じタイミングで、デバイス情報テーブル８２によっ
てアドレスからデバイスを特定し、プライマリＰＣＩバ
ス６１またはセカンダリＰＣＩバス６２を選択する。例
えば、ターゲットとなるデバイスの応答速度が非常に遅
い場合、パススイッチ５３，５４をバッファ装置５２側
にしていると応答が済むまで上位バスも応答待ちとな
り、その間他のアクセスに使えない。この場合、ＰＣＩ
バス処理装置８０をブリッジ装置５１に切り替え、プラ
イマリＰＣＩバス６１を解放した方が全体の性能は向上
する。

【００５４】また、同じデバイスに対してもライトアク
セスのようにデータを記憶バッファに蓄えるのに適した
トランザクションの場合はブリッジ装置５１への切り替
えが適し、リードアクセスのように応答を待たなければ
ならないトランザクションの場合はバッファ装置５２へ
の切り替えが適している。このようなデバイス固有の情
報を、デバイス情報テーブル８２に記憶し、ＰＣＩバス
４のアドレス信号、コマンド信号を入力として、スイッ
チの判別信号を出力させる。スイッチ切替制御装置８１
はアドレスデコーダによるセカンダリＰＣＩバス６２へ
の転送要求と、アービタ７３によるバス未使用状態検出
のタイミングでデバイス情報テーブル８２を参照し、パ
ススイッチ５３，５４を切り替える。

【００５５】以上のように、この実施の形態７によれ
ば、デバイス情報に依存してブリッジ装置５１への接続
か、バッファ装置５２への接続かを切り替えることがで
きるので、よりＰＣＩを効率よく稼動させることができ
るため、多数のデバイスをＰＣＩバス４に接続した場合
でも、遅延を回避しシステム性能を向上させることがで
きるなどの効果が得られる。

【００５６】実施の形態８．図１４はこの発明の実施の
形態８によるＰＣＩバス処理装置を示す構成図であり、
図において、実施の形態１から実施の形態７と同一符号
については同一または相当部分を示すので説明を省略す
る。実施の形態４から実施の形態７は、プライマリＰＣ
Ｉバス６１とセカンダリＰＣＩバス６２とを接続するも
のであったが、実施の形態８では３つ以上のバスを同時
に制御するものである。９０は複数のＰＣＩバス１０
１，１０２，１０３を１箇所でスイッチング管理するこ
とで階層が浅くなり、より単純に制御することができる
ＰＣＩバス処理装置、９１は複数のＰＣＩバス１０１，
１０２，１０３から送受信の２本を選択するバス切替ス
イッチ、９２はバッファ装置５２およびブリッジ装置５
１を切り替える装置切替スイッチ、９３は受信アドレス
からターゲットを特定し、転送するＰＣＩバス１０１，
１０２，１０３を選択するアドレスデコーダである。

【００５７】次に動作について説明する。例えば、ＰＣ
Ｉバス１０１，１０２，１０３のいずれかでトランザク
ションが発生したとき、バス切替スイッチ９１の一方が
切り替わりそのトランザクションを受け入れる。受信し
たアドレスをアドレスデコーダ９３でデコードし、受信
したデータを転送するＰＣＩバス１０１，１０２，１０
３を特定し、バス切替スイッチ９１の他方が切り替わ
る。これで送受信のためのＰＣＩバス１０１，１０２，
１０３が接続される。以後、バッファ装置５２とブリッ
ジ装置５１の切り替え動作は実施形態４から実施の形態
７に従う。

【００５８】以上のように、この実施の形態８によれ
ば、複数のＰＣＩバス１０１，１０２，１０３のスイッ
チング管理を１箇所で行うことにより階層が浅くなり、
より単純に制御することができるため、多数のデバイス
をＰＣＩバス４に接続した場合でも、遅延を回避しシス
テム性能を向上させることができるなどの効果が得られ
る。

【００５９】

【発明の効果】以上のように、この発明によれば、ＰＣ
Ｉバス上のトランザクションの開始をトランザクション
開始検出回路により検出し、このトランザクション開始
検出回路からの検出信号を受信したときに、ＰＣＩバス
上のアドレス／データ線およびバイトイネーブル線上の
アドレスおよびコマンド情報を保持レジスタに保持し、
ＰＣＩバス上のトランザクションを監視し異常を検出し
た場合に、保持レジスタに格納されているアドレス及び
コマンド情報の要求信号を異常検出回路により出力し、
この異常検出回路からの要求信号を入力すると、保持レ
ジスタからのアドレス及びコマンド情報を格納レジスタ
に格納し、ＣＰＵからの異常情報要求信号を受信する
と、格納レジスタに格納されているアドレス及びコマン
ド情報をＰＣＩバスインタフェースによりＰＣＩバス上
に出力するように構成したので、ＣＰＵは異常が発生し
た時異常発生箇所を特定することができ、異常発生箇所
の切り離しが可能となるため、システムは連続稼動する
ことができる効果がある。

【００６０】この発明によれば、ＣＰＵからの異常情報
要求信号を受信すると、ＣＰＵにのみ接続されている専
用線を介して格納レジスタに格納されているアドレス及
びコマンド情報を送信するように構成したので、ＣＰＵ
はＰＣＩバス自体に異常が発生した時でも異常発生箇所
を特定することができ、ＰＣＩバス以外の部分でシステ
ムは連続稼動することができる効果がある。

【００６１】この発明によれば、ＰＣＩバス上のトラン
ザクションの開始をトランザクション開始検出回路によ
り検出し、この検出信号を受信したときに、ＰＣＩバス
上のアドレス／データ線およびバイトイネーブル線上の
アドレスおよびコマンド情報を保持レジスタに保持し、
ＰＣＩバス上のリトライ応答を検出した場合にリトライ
応答検出信号を出力とともに、検出されたリトライ応答
回数が設定されたリトライ応答回数を超えた場合にリト
ライエラー検出回路からオバー信号を出力し、このリト
ライ応答検出信号を入力すると、保持レジスタから出力
されたアドレスおよびコマンド情報をリトライレジスタ
に保持し、リトライエラー検出回路からのオバー信号を
入力すると、リトライレジスタから出力されたアドレス
およびコマンド情報を格納レジスタに保持し、ＣＰＵか
らの異常情報要求信号を受信すると、格納レジスタに格
納されているアドレス及びコマンド情報をＰＣＩバスイ
ンタフェースによりＰＣＩバス上に出力するように構成
したので、ＣＰＵは異常発生箇所を特定することがで
き、異常発生箇所の切り離しが可能となるため、システ
ムは連続稼動することができる効果がある。

【００６２】この発明によれば、通信プロトコルの異な
る第１のＰＣＩバスと第２のＰＣＩバスとの調停および
送受信プロトコルの同期を調整し、第１のＰＣＩバスか
ら第２のＰＣＩバスへのデータ転送をブリッジ装置によ
り行い、バッファ装置は両者のＰＣＩバスのアクセス権
を有している場合には、一方のＰＣＩバスからの送信デ
ータを他方のＰＣＩバスへ通過させ、何れか一方のＰＣ
Ｉバスのアクセス権しか有していない場合には送信デー
タを一旦受信し、両者のＰＣＩバスのアクセス権を得た
時点で、受信したデータをアクセス権を得たＰＣＩバス
にデータ転送を行い、切替信号を受信した場合に第１の
パススイッチによりブリッジ装置に切り替え、切替信号
を受信した場合に第２のパススイッチによりブリッジ装
置に切り替え、外部からのデータの書き込みができるレ
ジスタの値を検知し２つのパススイッチを連動して切り
替える場合には切替信号をスイッチ切替制御装置により
出力するように構成したので、処理目的に合わせて最適
なＰＣＩバスの動作を選択することができ、多数のデバ
イスをＰＣＩバスに接続した場合でも、遅延を回避しシ
ステム性能を向上させることができる効果がある。

【００６３】この発明によれば、自己の下層に位置する
ＰＣＩバス処理装置のレジスタの値を検知し、自己のレ
ジスタも設定変更するように構成したので、１回のトラ
ンザクションでＰＣＩデバイスまでの経路で通るすべて
のＰＣＩバス処理装置のパススイッチを切り替えること
ができ、多数のデバイスをＰＣＩバスに接続した場合で
も、遅延を回避しシステム性能を向上させることができ
る効果がある。

【００６４】この発明によれば、ブリッジ装置によりバ
スプロトコルの異なる第１のＰＣＩバスと第２のＰＣＩ
バスの調停および送受信プロトコルの同期を調整し、第
１のＰＣＩバスから第２のＰＣＩバスへのデータ転送を
行い、バッファ装置は両者のＰＣＩバスのアクセス権を
有している場合には、一方のＰＣＩバスからの送信デー
タを他方のＰＣＩバスへ通過させ、何れか一方のＰＣＩ
バスのアクセス権しか有していない場合には送信データ
を一旦受信し、両者のＰＣＩバスのアクセス権を得た時
点で、受信したデータをアクセス権を得たＰＣＩバスに
データ転送を行い、切替信号を受信した場合に第１のパ
ススイッチによりブリッジ装置に切り替え、切替信号を
受信した場合に第２のパススイッチによりブリッジ装置
に切り替え、アドレスデコーダにより第１のＰＣＩバス
上のアドレスを検知し、データを第２のＰＣＩバスへ転
送する必要があるか否かを判断し、アービタにより第２
のＰＣＩバスがデバイスにより使用されているか否かを
チェックし、スイッチ切替制御装置によりアドレスデコ
ーダによりデータを第２のＰＣＩバスへ転送する必要が
あると判断された場合とアービタにより第２のＰＣＩバ
スがデバイスにより使用されていると判断された場合
に、第１のパススイッチと第２のパススイッチに切替信
号を出力するように構成したので、メンテナンスが不要
になる上、より頻繁にスイッチを制御することができ、
多数のデバイスをＰＣＩバスに接続した場合でも、遅延
を回避しシステム性能を向上させることができる効果が
ある。

【００６５】この発明によれば、デバイス情報テーブル
に格納されたデバイスの情報とアドレスデコーダによる
アドレスデコードの結果から、切替信号を出力するか否
かを判断するように構成したので、よりＰＣＩを効率よ
く稼動させることができ、多数のデバイスをＰＣＩバス
に接続した場合でも、遅延を回避しシステム性能を向上
させることができる効果がある。

【００６６】この発明によれば、複数のＰＣＩバスを１
つのバス切替スイッチにスター型に接続し、装置切替ス
イッチが転送先に応じて接続するＰＣＩバスを切り替え
るように構成したので、複数のＰＣＩバスを１箇所でス
イッチング管理することで階層が浅くなり、より単純に
制御することができ、多数のデバイスをＰＣＩバスに接
続した場合でも、遅延を回避しシステム性能を向上させ
ることができる効果がある。

【図面の簡単な説明】

【図１】 ＰＣＩバスに接続されたＰＣＩバス処理装置
とその周辺構成を示す構成図である。

【図２】 この発明の実施の形態１によるＰＣＩバス処
理装置を示す構成図である。

【図３】 この発明の実施の形態１によるＰＣＩバス処
理装置のマスタアボートの例を示すタイミングチャート
である。

【図４】 この発明の実施の形態１によるＰＣＩバス処
理装置のターゲットアボートの例を示すタイミングチャ
ートである。

【図５】 この発明の実施の形態１によるＰＣＩバス処
理装置のパリティエラーの例を示すタイミングチャート
である。

【図６】 この発明の実施の形態２によるＰＣＩバス処
理装置とその周辺構成を示す図である。

【図７】 この発明の実施の形態２によるＰＣＩバス処
理装置を示す構成図である。

【図８】 この発明の実施の形態３によるＰＣＩバス処
理装置を示す構成図である。

【図９】 階層型ＰＣＩバス処理装置の概略的な構成を
示す図である。

【図１０】 この発明の実施の形態４によるＰＣＩバス
処理装置を示す構成図である。

【図１１】 この発明の実施の形態５によるＰＣＩバス
処理装置の設定の流れを示す構成図である。

【図１２】 この発明の実施の形態６によるＰＣＩバス
処理装置を示す構成図である。

【図１３】 この発明の実施の形態７によるＰＣＩバス
処理装置を示す構成図である。

【図１４】 この発明の実施の形態８によるＰＣＩバス
処理装置を示す構成図である。

【図１５】 Ｄｉｇｉｔａｌ Ｅｑｕｉｐｍｅｎｔ Ｃ
ｏｒｐ社のＰＣＩバスブリッジを示す構成図である。

【図１６】 プライマリＰＣＩバスからセカンダリＰＣ
Ｉバスへのデータ転送のタイミング図である。

【符号の説明】

１ ＣＰＵ、４ ＰＣＩバス、５，２０，３０，４０，
５０，７０，８０，９０ ＰＣＩバス処理装置、２１
トランザクション開始検出回路、２２ 保持レジスタ、
２３ 異常検出回路、２４ 格納レジスタ、２５ ＰＣ
Ｉバスインタフェース、３１ 専用線、４１ リトライ
エラー検出回路、４４ リトライレジスタ、５１ ブリ
ッジ装置、５２ バッファ装置、５３ パススイッチ
（第１のパススイッチ）、５４ パススイッチ（第２の
パススイッチ）、５５，７１，８１スイッチ切替制御装
置、５６ レジスタ、６１ プライマリＰＣＩバス（第
１のＰＣＩバス）、６２ セカンダリＰＣＩバス（第２
のＰＣＩバス）、７２，９３ アドレスデコーダ、７３
アービタ、８２ デバイス情報テーブル、９１バス切
替スイッチ、９２ 装置切替スイッチ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＰＣＩバス上のトランザクションを監視
   し、このトランザクションに異常が発生した際の異常情
   報を収集および格納するとともに、上記ＰＣＩバス上に
   異常が発生したときに異常発生箇所を切り離すＣＰＵに
   上記異常情報を出力するＰＣＩバス処理装置において、 上記ＰＣＩバス上のトランザクションの開始を検出する
   トランザクション開始検出回路と、 このトランザクション開始検出回路からの検出信号を受
   信したときに、上記ＰＣＩバス上のアドレス／データ線
   およびバイトイネーブル線上のアドレスおよびコマンド
   情報を保持する保持レジスタと、 上記ＰＣＩバス上のトランザクションを監視し異常を検
   出した場合に、上記保持レジスタに格納されているアド
   レス及びコマンド情報の要求信号を出力する異常検出回
   路と、 この異常検出回路からの要求信号を入力すると、上記保
   持レジスタからのアドレス及びコマンド情報を格納する
   格納レジスタと、 上記ＣＰＵからの異常情報要求信号を受信すると、上記
   格納レジスタに格納されているアドレス及びコマンド情
   報を上記ＰＣＩバス上に出力するＰＣＩバスインタフェ
   ースとを備えたことを特徴とするＰＣＩバス処理装置。
2. 【請求項２】 ＣＰＵからの異常情報要求信号を受信す
   ると、上記ＣＰＵにのみ接続されている専用線を介して
   格納レジスタに格納されているアドレス及びコマンド情
   報を送信することを特徴とする請求項１記載のＰＣＩバ
   ス処理装置。
3. 【請求項３】 ＰＣＩバス上のトランザクションを監視
   し、このトランザクションに異常が発生した際の異常情
   報を収集および格納するとともに、上記ＰＣＩバス上に
   異常が発生したときに異常発生箇所を切り離すＣＰＵに
   上記異常情報を出力するＰＣＩバス処理装置において、 上記ＰＣＩバス上のトランザクションの開始を検出する
   トランザクション開始検出回路と、 このトランザクション開始検出回路からの検出信号を受
   信したときに、上記ＰＣＩバス上のアドレス／データ線
   およびバイトイネーブル線上のアドレスおよびコマンド
   情報を保持する保持レジスタと、 上記ＰＣＩバス上のリトライ応答を検出した場合にリト
   ライ応答検出信号を出力するとともに、検出されたリト
   ライ応答回数が設定されたリトライ応答回数を超えた場
   合にオバー信号を出力するリトライエラー検出回路と、 このリトライエラー検出回路からのリトライ応答検出信
   号を入力すると、上記保持レジスタから出力されたアド
   レスおよびコマンド情報を保持するリトライレジスタ
   と、 上記リトライエラー検出回路からのオバー信号を入力す
   ると、上記リトライレジスタから出力されたアドレスお
   よびコマンド情報を保持する格納レジスタと、 上記ＣＰＵからの異常情報要求信号を受信すると、上記
   格納レジスタに格納されているアドレス及びコマンド情
   報を上記ＰＣＩバス上に出力するＰＣＩバスインタフェ
   ースとを備えたことを特徴とするＰＣＩバス処理装置。
4. 【請求項４】 複数のＰＣＩバスが階層的に接続された
   ＰＣＩバス処理装置において、 バスプロトコルの異なる第１のＰＣＩバスと第２のＰＣ
   Ｉバスとの調停および上記バスプロトコルの同期を調整
   し、上記第１のＰＣＩバスから上記第２のＰＣＩバスへ
   のデータ転送を行うブリッジ装置と、 上記両者のＰＣＩバスのアクセス権を有している場合に
   は、一方の上記ＰＣＩバスからの送信データを他方の上
   記ＰＣＩバスへ通過させ、何れか一方の上記ＰＣＩバス
   のアクセス権しか有していない場合には送信データを一
   旦受信し、上記両者のＰＣＩバスのアクセス権を得た時
   点で、受信したデータをアクセス権を得た上記ＰＣＩバ
   スにデータ転送を行うバッファ装置と、 通常は上記第１のＰＣＩバスを上記バッファ装置に接続
   し、切替信号を受信した場合に上記ブリッジ装置に切り
   替える第１のパススイッチと、 通常は上記第２のＰＣＩバスを上記バッファ装置に接続
   し、上記切替信号を受信した場合に上記ブリッジ装置に
   切り替える第２のパススイッチと、 外部からのデータの書き込みができるレジスタの値を検
   知し上記２つのパススイッチを連動して切り替える場合
   には上記切替信号を出力するスイッチ切替制御装置とを
   備えたことを特徴とするＰＣＩバス処理装置。
5. 【請求項５】 自己の下層に位置するＰＣＩバス処理装
   置のレジスタの値を検知し、自己のレジスタも設定変更
   することを特徴とする請求項４記載のＰＣＩバス処理装
   置。
6. 【請求項６】 複数のＰＣＩバスが階層的に接続された
   ＰＣＩバス処理装置において、 バスプロトコルの異なる第１のＰＣＩバスと第２のＰＣ
   Ｉバスの調停および上記バスプロトコルの同期を調整
   し、上記第１のＰＣＩバスから上記第２のＰＣＩバスへ
   のデータ転送を行うブリッジ装置と、 上記両者のＰＣＩバスのアクセス権を有している場合に
   は、一方の上記ＰＣＩバスからの送信データを他方の上
   記ＰＣＩバスへ通過させ、何れか一方の上記ＰＣＩバス
   のアクセス権しか有していない場合には送信データを一
   旦受信し、上記両者のＰＣＩバスのアクセス権を得た時
   点で、受信したデータをアクセス権を得た上記ＰＣＩバ
   スにデータ転送を行うバッファ装置と、 通常は上記第１のＰＣＩバスを上記バッファ装置に接続
   し、切替信号を受信した場合に上記ブリッジ装置に切り
   替える第１のパススイッチと、 通常は上記第２のＰＣＩバスを上記バッファ装置に接続
   し、上記切替信号を受信した場合に上記ブリッジ装置に
   切り替える第２のパススイッチと、 上記第１のＰＣＩバス上のアドレスを検知し、データを
   上記第２のＰＣＩバスへ転送する必要があるか否かを判
   断するアドレスデコーダと、 上記第２のＰＣＩバスがデバイスにより使用されている
   か否かをチェックするアービタと、 上記アドレスデコーダによりデータを上記第２のＰＣＩ
   バスへ転送する必要があると判断された場合と上記アー
   ビタにより上記第２のＰＣＩバスがデバイスにより使用
   されていると判断された場合に、上記第１のパススイッ
   チと上記第２のパススイッチに切替信号を出力するスイ
   ッチ切替制御装置とを備えたことを特徴とするＰＣＩバ
   ス処理装置。
7. 【請求項７】 スイッチ切替制御装置は、デバイス情報
   テーブルに格納されたデバイスの情報とアドレスデコー
   ダによるアドレスデコードとの結果から、切替信号を出
   力するか否かを判断することを特徴とする請求項６記載
   のＰＣＩバス処理装置。
8. 【請求項８】 複数のＰＣＩバスを１つのバス切替スイ
   ッチにスター型に接続し、装置切替スイッチが転送先に
   応じて接続する上記ＰＣＩバスを切り替えることを特徴
   とする請求項４から請求項７のうちのいずれか１項記載
   のＰＣＩバス処理装置。