JPH0362183A - 半導体集積回路及びそれを用いたデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数のボートを持つメモリを内蔵したデジ
タル信号プロセッサ等の半導体集積回路及びそれを用い
たデータ処理システムに関し、特に他の半導体集積回路
からメモリに対して直接アクセスが行える半導体集積回
路に関する。

〔従来の技術〕

第８図は２ボー）　ＲＡＭを内蔵する従来の半導体集積
回路である信号処理プロセッサの要部の構成を示すブロ
ック図であり、例えば電子通信学会技術研究報告（ＣＰ
ＳＹ８７−５６）　　ｒ２４ビット浮動小数点信号処理
プロセッサ／ｌｌ５Ｐ２Ｊに記載されたちのである。図
において１は信号処理プロセッサ（ＤｅｇｉｔａｌＳ　
ｉｇｎａｌ　Ｐ　ｒｏｃｅｓｓｏｒ以下ＤＳＰという）
であり、該ＤＳＰ　１は汎用データ入出力端子１４を介
して他のａｓｐとデータの入出力を行う。ＤＳＰ　１で
は図示しない命令デコーダによりフェッチされた命令の
デコードが行われ、それに用いるオペランドのアドレス
データがアドレス生成部３で生成される。生成されたア
ドレスデータはアドレスレジスタ３１又は同３２に格納
される。またアドレスレジスタ３１又は同３２には汎用
データ入出力端子１４を介してデータレジスタ７に格納
された外部からのアドレスデータも内部データバス５を
介して与えることができる。

アドレスレジスタ３１．３２のアドレスデータは２ボー
）ＲＡＭ２のアドレスポートＡＰＯ、ＡＰ、に各別に出
力される。２ボー）ＲＡＭ　２は夫々のアドレスポート
ＡＰｏ　、ＡＰｔに入力されたアドレスデータに従って
各別にアクセス可能となっている。また２ボ一トＲＡＭ
　２はデータポートＰｏ、Ｐ＋で各別にデータの入出力
を行うようになっており、データポートＰ、、Ｐ、へは
内部データバス５からデータが入力され、データボー１
’Ｐｏ、Ｐｔからは内部データバス５及びセレクタ２３
．２４の一端にデータが出力される。セレクタ２３．２
４の他端には内部データバス５からのデータが与えられ
ており、入力された２つのデータのうち１つを選択して
演算部４に出力し、そこでフェッチされた命令に応じた
データの演算が行われる。演算部４での演算結果は内部
データバス５に与えられる。

以上の如く構成された従来のＤＳＰにおいて、そこに内
蔵された２ポ一トＲＡＭ　２を外部のＤＳＰ　１０１か
ら外部データバスを介してアクセスする場合の動作につ
いて説明する。第９図はＤＳＰ　１の２ボ一トＲＡＭ　
２を外部のＤＳＰ　１０１からアクセスする従来のデー
タ処理システムを示すブロック図である。

このデータ処理システムでは先ずＤＳＰ　１０１はＤＳ
Ｐｌに内蔵されている２ボー）ＲＡＭ　２のアクセスす
べきアドレスを生威し、それをＤＳＰ　１０１の汎用デ
ータ人出力端子１４からアドレスデータとして外部デー
タバス１５に出力する。

次にＤＳＰ　　１は外部データバス１５のアドレスデー
タを汎用データ人出力端子１４から一旦データレジスタ
７に取込み、内部データバス５を介してアドレスレジス
タ３１（又は同３２）に転送する。アドレスレジスタ３
１（又は同３２）に格納されたアドレスデータは２ポ一
トＲＡＭ　２の一方のアドレスポートＡＰ６（又は同Ａ
ＰＩ）に出力され、２ポ一トＲＡＭ　２は夫々のアドレ
スボー）ＡＰｏ　、ＡＰｔに入力されたアドレスデータ
に従って各別にアクセスされる。

読出し時には夫々のデータポートＰａ、Ｐ＋にデータが
出力されるので、該当するデータポートＰ、、Ｐ、のデ
ータを内部データバス５を介してデータレジスタに送り
、汎用データ入出力端子１４から外部データバス１５に
出力する。出力されたデータをＤＳＰ　１０１が汎用デ
ータ人出力端子１４から取込むと外部からの２ボ一トＲ
ＡＭ　２の読出しが完了する。

またデータの書込みの場合は同様にアドレスデータをア
ドレスレジスタ３１（又は３２）に転送した後に書込み
データをアドレスデータと同じ経路でデータレジスタ７
に取込み、内部データバス５、データポートＰａ（又は
ＰＩ）を介して２ボー）　ＲＡＭ２に送り書込み動作が
行われる。

なお、以上のアドレスデータのアドレスレジスタへの転
送、２ボ一トＲＡＭ　２のアドレスデータによるアクセ
ス、読出しデータの転送及び書込みデータの取込み等の
処理を実行するためには、ＤＳＰｌにおいて転送、アク
セス等の複数の命令を実行することが必要である。

〔発明が解決しようとする課題〕

従来のＤＳＰでは外部のＤＳＰから２ボ一トＲＡＭの任
意のアドレスをアクセスする場合、前述した如くアクセ
スされる側のＤＳＰでアクセス処理を実行するため複数
の命令を実行する必要があり、そのためアクセスに長時
間を要すると共に、アクセス期間中はアクセスされる側
のＤＳＰにおいて他のプログラムが実行できないという
問題点があった。

この発明は上記のような問題点を解消するためになされ
たものであり、複数のポートのうち少なくとも１つのポ
ートを外部に直接接続することにより、記憶装置をアク
セスされる側の半導体集積回路での命令実行を必要とせ
ずに、外部から任意のアドレスをアクセスすることがで
き、アクセス時間を短縮し、外部からのアクセス時に他
のプログラムを実行できる半導体集積回路及びそれを用
いたデータ処理システムを提供することを目的にする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路は、複数のポートのうち
少なくとも１つのポートが外部に直接又はセレクタを介
して接続されていることを特徴とし、他の発明に係るデ
ータ処理システムは、複数の半導体集積回路のうちアク
セスされる側の半導体集積回路として請求項１記載の半
導体集積回路を用いたものである。

〔作用〕

この発明の半導体集積回路においては、外部から記憶装
置がアクセスされるとき、外部に接続したアドレスポー
トにアクセスされるアドレスのデータが入力され、デー
タポートに外部から記憶装置へ又は記憶装置から外部へ
データが直接入出力される。このとき半導体集積回路は
何も命令を実行する必要がないので、他のプログラムの
処理を行える。

〔実施例〕

以下、この発明をその一実施例を示す図面に基づいて説
明する。第１図はこの発明に係る半導体集積回路である
ＤＳＰの構成を示すブロック図である。図においてｌは
ＤＳＰであり、＝亥ＤＳＰ　１は５１２ワードの容量の
２ボー）ＲＡＭ　２を内蔵している。

２ボー）ＲＡＭ２は外部からアクセスするアドレスボー
）　ａｐｏ及びデータポートＰ、からなるポート０と内
部でアクセスするアドレスポートＡＰ＋及びデータポー
トＰＩからなるポート１とを有している。アドレスポー
トＡＰｏには専用アドレス入力端子からラッチ６４を介
してタイミング信号ΦＢのタイミングでラッチされたア
ドレスデータが入力され、データポートＰｏは人出力バ
ッファ及ラッチ６１及び専用データ入出力端子１０を介
してデータを人出力する。またライトボー）Ｗｅにはラ
イト信号入力端子１２からラッチ６３を介してタイミン
グ信号ΦＢのタイミングでラッチされたライト信号−３
０が与えられる。ライト信号−８０は人出力バッファ及
ラッチ６１にも与えられ、読出し時には出力バッフ１と
して、また書込み時は入力バッファとして働くように人
出力バッファ及ラッチ６１を制御する。

一方２ボートＲＡＭ　２のＤＳＰ　１の命令によってア
クセスするアドレスポート＾Ｐ、にはアドレス生成部３
でフェッチした命令に応じて生成されたオペランドのア
ドレスデータが与えられ、２ポー１−ＲＡ２をアクセス
する。またデータポートＰＩ　は内部データバス５とデ
ータを入出力する。内部データバス５はデータレジスタ
７を介して汎用データ入出力端子１４と接続されており
、外部データバス１５（第６図参照）とデータの入出力
を行うと共に、内部データバス５は各種の演算を行う演
算部４とデータの入出力を行う。

また、このＤＳＰ　１でフェッチされた命令は命令レジ
スタ８に格納され、それがデコーダ＆制御回路９に与え
られ、タイミング信号ΦＢのタイミングで、デコード結
果の制御信号が各素子に出力される。例えばライト信号
−３１が２ボー）ＲＡＭ　２のライトポートＷｌに与え
られ、それに従いタイミング信号ΦＡのタイ【ングでデ
ータの読み書きが行われると共に、演算部４に演算用の
制御信号が与えられ、タイミング信号ΦＡ、ΦＢのタイ
ミングで演算部４に入力されたデータの各種の演算が行
われる。

なおタイミング信号ΦＡ、ΦＢは半周期位相が異なる信
号であり、タイミング生成回路１７で生成される。

次にこのように構成された、この発明のＤＳＰ　　１の
アクセス動作について説明する。第２図はＤＳＰのアク
セス動作を説明するタイミングチャートであり、第２図
（ａ）はｏｓｐ　ｉからの読出し、第２図（ｂ）は書込
み、第２図（Ｃ）は外部からの読出し、第２図（ｄ）は
外部からの書込みの動作を夫々示している。

ＤＳＰ　１によるアクセス動作について説明する。

ＤＳＰ　１はタイミング信号ΦＡの周期で命令のフェッ
チ、デコード、実行の３段のパイプラインの処理を行う
。そしてデコード処理時にタイミング信号ΦＢの立上り
エツジでアクセスすべきアドレスデータがアドレス生成
部３で生成され、２ボ一トＲＡＭ　２のアドレスポート
ＡＰ＋に与えられる。

２ボ一トＲＡＭ２はそのライトボー）Ｗ＋に入力された
デコーダ＆制御回路９からのライト信号ＷＳ＋に従い、
それが“Ｌ”のときは読出し動作を（第２図（ａ））　
、また“Ｈ”のときは書込み動作を（第２図（ロ））タ
イミング信号ΦＡの立上りエツジから行う。書込みデー
タは内部データバス５から与えられ、読出されたデータ
は演算部４に出力される。

なお、これらの処理は命令レジスタ８の命令をデコーダ
＆制御回路９でデコードすることにより発生する制御信
号により制御される。

これに対してアドレスポート＾Ｐ０でのアクセスはＤＳ
Ｐ　１で処理される命令の制御を受けず、外部端子、即
ち専用データ人出力端子１０、専用アドレス入力端子１
１及びライト信号入力端子１２を介して外部から直接ア
クセスすることができる。外部から２ボー）ＲＡＭ　２
をアクセスする場合、外部のＤＳＰｌｏｌ（第６図参照
）で生成され、専用アドレス入力端子１１に入力された
アドレスデータはラッチ６４によりタイミング信号ΦＢ
の立上りエツジでラッチされアドレスポートＡＰｏに与
えられる。この場合に外部からのライト信号−８０が“
Ｌ”のとき（第２図（Ｃ））　、即ち読出しのときこれ
がラッチ６３によりタイミング信号ΦＢの立上りエツジ
でラッチされ、ライトボートＷ０に与えられると共に、
人出カバッファ＆ラッチ６１に与えられ、それを出力バ
ッファとして機能するように制御する。そしてタイミン
グ信号Φ＾の立上りからアクセスが始まり、アクセス完
了後読出しデータがデータポートＰ０から出力され、人
出力バッファ＆ラッチ６１を介して専用データ人出力端
子１０に出力される。

一方ライト信号−３０が“Ｈ”のとき　（第２図（ｄ）
）同様にアドレスデータ及びライト信号−３０がラッチ
され、アドレスポートＡＰ６及びライトボー）Ｗｅ入入
出力バッフアララッチ６１夫々与えられる。また専用デ
ータ入出力端子１０にはＤＳＰ　１０１からの書込みデ
ータが与えられ、それが人出力バッファ＆ラッチ６１に
よりタイミング信号ΦＢの立上りエツジでラッチされる
。そしてそれがデータポートＰ０に与えられ、２ポ一ト
ＲＡＭ　２のアクセスされたアドレスに書込まれる。

このように外部のＤＳＰ　１０１によるアクセスはＤＳ
Ｐｌの命令による制御が不要なので、ＤＳＰ　１による
アクセスとＤＳＰ　１０１によるアクセスとが並列的に
処理できるようになる。

次に他の実施例について説明する。前述の実施例ではア
ドレスポートＡＰｏ　、ライトボートＷ０及びデータポ
ートＰ０を外部からのアクセス専用としたが、この実施
例ではこれらをどちらからでもアクセスできるようにし
た。第３図は他の実施例のＤＳＰの構成を示すブロック
図である。なお第１図と共通部分については説明を省略
する。

アドレスポートＡＰ６　、ライトボートＷ、及びデータ
ポートＰ０にはセレクタ６５．６６．６７を介して各信
号が与えられるようになしてあり、各セレクタ６５．６
６．６７の切換端子にはデコーダ＆制御回路９からボー
トＯを使用しないことを示すボート０未使用信号ＵＳ、
が与えられ、それにより各セレクタ６５゜６６　、６７
を切換える。

セレクタ６５の一端にはラッチ６４からのアドレスデー
タが与えられ、他端にはアドレス生成部３からのアドレ
スデータが与えられている。またセレクタ６６の一端に
はラッチ６３からのライト信号同。

が与えられ、他端にはデコーダ＆制御回路９からのライ
ト信号−５１０が与えられている。またセレクタ６７の
一端は人出力バッファ＆ラッチ６１と入出力を行い、他
端は内部データバス５ｂと入出力を行う。

内部データバス５ａは２ポ一トＲＡＭのデータポートＰ
Ｉ％演算部４及びデータレジスタ７とデータの入出力を
行い、内部データバス５ｂはセレクタ６７の他に演算部
４及びデータレジスタ７とデータの入出力を行う。

次にこの実施例のアクセス動作について説明する。第４
図は読出し動作を説明するタイミングチャートであり、
書込み動作の説明は省略する。デコーダ＆制御回路９は
命令のデコード時にボート０を使用するか否かを識別し
、そこから出力されたボートＯ未使用信号ＵＳ０の“Ｈ
”、　“Ｌ”により各セレクタ６５，６６．６７がＤＳ
Ｐ　１０１又はＤＳＰ　１からのデータを選択する。即
ちボートＯ未使用信号ＵＳ。

が“Ｈ”のときは各セレクタ６５．６６．６７は外部か
らのデータを選択し、外部からのアドレスデータＢによ
り２ポー）ＲＡＭ　２がアクセスされる。

またポートＯ未使用信号Ｕｓｅが“Ｌ″のとき、各セレ
クタ６５．６６、６７はＤＳＰ　　ｌからのデータを選
択し、アドレス生成部３で生成したアドレスデータＡ、
データバス５ｂのデータ及びライト信号ＷＩＯに従って
２ボ一トＲＡＭをアクセスする。

次にさらに他の実施例について説明する。第５図はさら
に他の実施例のＤＳＰの構成を示すプロ・ンク図である
。この実施例では全てのボートにセレクタを設けており
、全てのボートで内部及び外部を選択できる。即ちアド
レスポートＡＰ＋　にはセレクタ６８を介してアドレス
データが与えられ、ライトボートＷ１にはセレクタ７０
を介してライト信号が与えられ１、データポートＰ、は
セレクタ６９とデータの人出力を行う。またセレクタ６
５．６６．６７にはデコーダ＆制御回路９からのポート
０外部アクセス許可信号ＡＳ、が、またセレクタ６８，
６９．７０には同様にボート１外部アクセス許可信号Ａ
Ｓ＋が夫々与えられている。前述した第２の実施例では
外部からアクセスできるボートをボートＯに固定したが
、この実施例では２つのボートのうちＤＳＰ　１で使用
していない方をデコード時にデコーダ＆制御回路９で検
出し、そこから各セレクタ６５〜６７（又は６８〜７０
〉へボートＯ（又はボート１）外部アクセス許可信号Ａ
Ｓｏ　（又はＡＳ＋）を出力し、これが“Ｈ“のとき各
セレクタ６５〜７０は外部のデータを選択し、”Ｌ″の
とき内部のデータを選択する。

これにより２ボー）ＲＡＭ　２の利用効率がさらに向上
する。

なお以上の実施例では２ボ一トＲＡＭを内蔵したＤＳＰ
について説明したが、この発明はこれに限るものではな
く多ボートのＲＡＭ及びＲ□Ｍでもこの発明は適用でき
ると共に、半導体集積回路としてはＤＳＰに限るもので
はないことは言うまでもない。

次に第２の発明に係るデータ処理システムについて説明
する。第６図は第２の発明のデータ処理システムの構成
を示すブロック図であり、この発明のＤＳＰ　１と従来
のＤＳＰ　１０１とが外部データバス１５及び汎用デー
タ入出力端子１４．１４を介してデータの人出力を行っ
ている。また外部データバス１５からはＤＳＰ　１の専
用データ人出力端子１０、専用アドレス端子１１及びラ
イト信号入力端子に各別のデータが与えられている。

このデータ処理システムにおいて、ＤＳＰ　１０１から
ＤＳＰ　１に内蔵された２ボ一トＲＡＭ　２　（第１図
参照）をアクセスする場合の動作について説明する。

ＤＳＰ　１０１はアクセスすべきアドレスを生威し、汎
用データ人出力端子１４から外部データバス１５を介し
てＤＳＰ　　１の専用アドレス入力端子１１に与える。

ＤＳＰ　　１は内部の命令を介さず、専用アドレス入力
端子１１のアドレスデータに従って、２ポ一トＲＡＭ２
の該当するアドレスをアクセスする。書込みの場合は、
アドレスデータがＤＳＰ　　１でラッチされた後に、書
込まれるデータ及びライト信号−８０＝“Ｈ”が１）Ｓ
Ｐ　１０１の汎用データ人出力端子１４から出力され、
外部データバス１５を介してＤＳＰ　　１の専用データ
人出力端子１０及びライト信号入力端子１２に入力され
る。この入力されたデータはそのまま内部の２ボ一トＲ
ＡＭ　２に書込まれる。読出す場合はＤＳＰｌｏｌから
ライト信号ＷＳｏ　”’　”Ｌ″が出力され、取込んだ
アドレスに従って内部の２ボー）ＲＡＭ２がアクセスさ
れ、読出されたデータは専用データ入出力端子ｌＯから
外部データバス１５に出力される。

外部データバス１５のデータはＤＳＰ　１０１の汎用デ
ータ入出力端子１４からＤＳＰ　１０１に取込まれる。

次に他の実施例について説明する。第７図は他の実施例
のデータ処理システムの構成を示すブロック図であり、
この実施例ではＤＳＰ　１０１の汎用データ入出力端子
１４は外部データバス１５を介さず直接［）ＳＰ　１の
専用データ入出力端子１０、専用アドレス入力端子１１
、ライト信号入力端子１２と接続されている。従ってＤ
ＳＰ　１０１からＤＳＰ　１のアクセス時に外部データ
バスを使用しないので、そのとき、外部データバス１５
を用いた他の処理が並列的に行える。

〔発明の効果〕

以上のように、この発明によれば半導体集積回路内部で
のプログラムの命令による制御を介さず、半導体集積回
路に内蔵された複数のボートを有する記憶装置の任意の
アドレスを、外部端子からのアドレス及びデータに従っ
て直接アクセスする↓とができる。従ってこの発明の半
導体集積回路を複数の半導体集積回路から構成されるデ
ータ処理システムに用いた場合は命令を実行しない分だ
けアクセス時間が短縮し、外部からのアクセス時に内部
で他のプログラムを実行できるという効果がある。

【図面の簡単な説明】

第１図はこの発明に係る半導体集積回路であるＤＳＰの
構成を示すブロック図、第２図はアクセス動作を示すタ
イミングチャート、第３図は他の実施例のＤＳＰの構成
を示すブロック図、第４図は他の実施例のアクセス動作
を示すタイミングチャート、第５図はさらに他の実施例
のＤＳＰの構成を示すブロック図、第６図は第２の発明
に係るデータ処理システムの構成を示すブロック図、第
７図は第２の発明の他の実施例のデータ処理システムの
構成を示すブロック図、第８図は従来の半導体集積回路
の構成を示すブロック図、第９図は従来のデータ処理シ
ステムのブロック図である。 １・・・ＤＳＰ　　２・・・２ポ一トＲＩＭ　　３・・
・アドレス生成部　１０・・・専用データ入出力端子　
１１・・・専用アドレス入力端子　１２・・・ライト信
号入力端子なお、図中、同一符号は同一、又は相当部分
を示す。

Claims (2)

【特許請求の範囲】
1. （１）アドレス信号を入力するアドレスポートと、デー
   タ信号を入出力するデータポートとを有する記憶装置を
   備えた半導体集積回路において、 前記各信号を外部と入出力する端子を備え、少なくとも
   １つの前記アドレスポート及びデータポートが、直接又
   は内部からの各信号と外部からの各信号とを切換えるセ
   レクタを介して、前記端子と接続してあり、外部から直
   接アクセスすべくなしてあることを特徴とする半導体集
   積回路。
2. （２）バスを介して相互に接続された複数の半導体集積
   回路を有し、請求項１記載の半導体集積回路に内蔵され
   た記憶装置を前記端子を介して他の半導体集積回路から
   アクセスすべくなしてあることを特徴とするデータ処理
   システム。