JPH0362183A - 半導体集積回路及びそれを用いたデータ処理システム - Google Patents
半導体集積回路及びそれを用いたデータ処理システムInfo
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- JPH0362183A JPH0362183A JP1197515A JP19751589A JPH0362183A JP H0362183 A JPH0362183 A JP H0362183A JP 1197515 A JP1197515 A JP 1197515A JP 19751589 A JP19751589 A JP 19751589A JP H0362183 A JPH0362183 A JP H0362183A
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- dsp
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- 235000019800 disodium phosphate Nutrition 0.000 description 53
- 238000010586 diagram Methods 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 6
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 102100036261 Regulating synaptic membrane exocytosis protein 3 Human genes 0.000 description 1
- 101710108506 Regulating synaptic membrane exocytosis protein 3 Proteins 0.000 description 1
- 238000002167 anodic stripping potentiometry Methods 0.000 description 1
- 206010003664 atrial septal defect Diseases 0.000 description 1
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- Multi Processors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のボートを持つメモリを内蔵したデジ
タル信号プロセッサ等の半導体集積回路及びそれを用い
たデータ処理システムに関し、特に他の半導体集積回路
からメモリに対して直接アクセスが行える半導体集積回
路に関する。
タル信号プロセッサ等の半導体集積回路及びそれを用い
たデータ処理システムに関し、特に他の半導体集積回路
からメモリに対して直接アクセスが行える半導体集積回
路に関する。
第8図は2ボー) RAMを内蔵する従来の半導体集積
回路である信号処理プロセッサの要部の構成を示すブロ
ック図であり、例えば電子通信学会技術研究報告(CP
SY87−56) r24ビット浮動小数点信号処理
プロセッサ/ll5P2Jに記載されたちのである。図
において1は信号処理プロセッサ(DegitalS
ignal P rocessor以下DSPという)
であり、該DSP 1は汎用データ入出力端子14を介
して他のaspとデータの入出力を行う。DSP 1で
は図示しない命令デコーダによりフェッチされた命令の
デコードが行われ、それに用いるオペランドのアドレス
データがアドレス生成部3で生成される。生成されたア
ドレスデータはアドレスレジスタ31又は同32に格納
される。またアドレスレジスタ31又は同32には汎用
データ入出力端子14を介してデータレジスタ7に格納
された外部からのアドレスデータも内部データバス5を
介して与えることができる。
回路である信号処理プロセッサの要部の構成を示すブロ
ック図であり、例えば電子通信学会技術研究報告(CP
SY87−56) r24ビット浮動小数点信号処理
プロセッサ/ll5P2Jに記載されたちのである。図
において1は信号処理プロセッサ(DegitalS
ignal P rocessor以下DSPという)
であり、該DSP 1は汎用データ入出力端子14を介
して他のaspとデータの入出力を行う。DSP 1で
は図示しない命令デコーダによりフェッチされた命令の
デコードが行われ、それに用いるオペランドのアドレス
データがアドレス生成部3で生成される。生成されたア
ドレスデータはアドレスレジスタ31又は同32に格納
される。またアドレスレジスタ31又は同32には汎用
データ入出力端子14を介してデータレジスタ7に格納
された外部からのアドレスデータも内部データバス5を
介して与えることができる。
アドレスレジスタ31.32のアドレスデータは2ボー
)RAM2のアドレスポートAPO、AP、に各別に出
力される。2ボー)RAM 2は夫々のアドレスポート
APo 、APtに入力されたアドレスデータに従って
各別にアクセス可能となっている。また2ボ一トRAM
2はデータポートPo、P+で各別にデータの入出力
を行うようになっており、データポートP、、P、へは
内部データバス5からデータが入力され、データボー1
’Po、Ptからは内部データバス5及びセレクタ23
.24の一端にデータが出力される。セレクタ23.2
4の他端には内部データバス5からのデータが与えられ
ており、入力された2つのデータのうち1つを選択して
演算部4に出力し、そこでフェッチされた命令に応じた
データの演算が行われる。演算部4での演算結果は内部
データバス5に与えられる。
)RAM2のアドレスポートAPO、AP、に各別に出
力される。2ボー)RAM 2は夫々のアドレスポート
APo 、APtに入力されたアドレスデータに従って
各別にアクセス可能となっている。また2ボ一トRAM
2はデータポートPo、P+で各別にデータの入出力
を行うようになっており、データポートP、、P、へは
内部データバス5からデータが入力され、データボー1
’Po、Ptからは内部データバス5及びセレクタ23
.24の一端にデータが出力される。セレクタ23.2
4の他端には内部データバス5からのデータが与えられ
ており、入力された2つのデータのうち1つを選択して
演算部4に出力し、そこでフェッチされた命令に応じた
データの演算が行われる。演算部4での演算結果は内部
データバス5に与えられる。
以上の如く構成された従来のDSPにおいて、そこに内
蔵された2ポ一トRAM 2を外部のDSP 101か
ら外部データバスを介してアクセスする場合の動作につ
いて説明する。第9図はDSP 1の2ボ一トRAM
2を外部のDSP 101からアクセスする従来のデー
タ処理システムを示すブロック図である。
蔵された2ポ一トRAM 2を外部のDSP 101か
ら外部データバスを介してアクセスする場合の動作につ
いて説明する。第9図はDSP 1の2ボ一トRAM
2を外部のDSP 101からアクセスする従来のデー
タ処理システムを示すブロック図である。
このデータ処理システムでは先ずDSP 101はDS
Plに内蔵されている2ボー)RAM 2のアクセスす
べきアドレスを生威し、それをDSP 101の汎用デ
ータ人出力端子14からアドレスデータとして外部デー
タバス15に出力する。
Plに内蔵されている2ボー)RAM 2のアクセスす
べきアドレスを生威し、それをDSP 101の汎用デ
ータ人出力端子14からアドレスデータとして外部デー
タバス15に出力する。
次にDSP 1は外部データバス15のアドレスデー
タを汎用データ人出力端子14から一旦データレジスタ
7に取込み、内部データバス5を介してアドレスレジス
タ31(又は同32)に転送する。アドレスレジスタ3
1(又は同32)に格納されたアドレスデータは2ポ一
トRAM 2の一方のアドレスポートAP6(又は同A
PI)に出力され、2ポ一トRAM 2は夫々のアドレ
スボー)APo 、APtに入力されたアドレスデータ
に従って各別にアクセスされる。
タを汎用データ人出力端子14から一旦データレジスタ
7に取込み、内部データバス5を介してアドレスレジス
タ31(又は同32)に転送する。アドレスレジスタ3
1(又は同32)に格納されたアドレスデータは2ポ一
トRAM 2の一方のアドレスポートAP6(又は同A
PI)に出力され、2ポ一トRAM 2は夫々のアドレ
スボー)APo 、APtに入力されたアドレスデータ
に従って各別にアクセスされる。
読出し時には夫々のデータポートPa、P+にデータが
出力されるので、該当するデータポートP、、P、のデ
ータを内部データバス5を介してデータレジスタに送り
、汎用データ入出力端子14から外部データバス15に
出力する。出力されたデータをDSP 101が汎用デ
ータ人出力端子14から取込むと外部からの2ボ一トR
AM 2の読出しが完了する。
出力されるので、該当するデータポートP、、P、のデ
ータを内部データバス5を介してデータレジスタに送り
、汎用データ入出力端子14から外部データバス15に
出力する。出力されたデータをDSP 101が汎用デ
ータ人出力端子14から取込むと外部からの2ボ一トR
AM 2の読出しが完了する。
またデータの書込みの場合は同様にアドレスデータをア
ドレスレジスタ31(又は32)に転送した後に書込み
データをアドレスデータと同じ経路でデータレジスタ7
に取込み、内部データバス5、データポートPa(又は
PI)を介して2ボー) RAM2に送り書込み動作が
行われる。
ドレスレジスタ31(又は32)に転送した後に書込み
データをアドレスデータと同じ経路でデータレジスタ7
に取込み、内部データバス5、データポートPa(又は
PI)を介して2ボー) RAM2に送り書込み動作が
行われる。
なお、以上のアドレスデータのアドレスレジスタへの転
送、2ボ一トRAM 2のアドレスデータによるアクセ
ス、読出しデータの転送及び書込みデータの取込み等の
処理を実行するためには、DSPlにおいて転送、アク
セス等の複数の命令を実行することが必要である。
送、2ボ一トRAM 2のアドレスデータによるアクセ
ス、読出しデータの転送及び書込みデータの取込み等の
処理を実行するためには、DSPlにおいて転送、アク
セス等の複数の命令を実行することが必要である。
従来のDSPでは外部のDSPから2ボ一トRAMの任
意のアドレスをアクセスする場合、前述した如くアクセ
スされる側のDSPでアクセス処理を実行するため複数
の命令を実行する必要があり、そのためアクセスに長時
間を要すると共に、アクセス期間中はアクセスされる側
のDSPにおいて他のプログラムが実行できないという
問題点があった。
意のアドレスをアクセスする場合、前述した如くアクセ
スされる側のDSPでアクセス処理を実行するため複数
の命令を実行する必要があり、そのためアクセスに長時
間を要すると共に、アクセス期間中はアクセスされる側
のDSPにおいて他のプログラムが実行できないという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たものであり、複数のポートのうち少なくとも1つのポ
ートを外部に直接接続することにより、記憶装置をアク
セスされる側の半導体集積回路での命令実行を必要とせ
ずに、外部から任意のアドレスをアクセスすることがで
き、アクセス時間を短縮し、外部からのアクセス時に他
のプログラムを実行できる半導体集積回路及びそれを用
いたデータ処理システムを提供することを目的にする。
たものであり、複数のポートのうち少なくとも1つのポ
ートを外部に直接接続することにより、記憶装置をアク
セスされる側の半導体集積回路での命令実行を必要とせ
ずに、外部から任意のアドレスをアクセスすることがで
き、アクセス時間を短縮し、外部からのアクセス時に他
のプログラムを実行できる半導体集積回路及びそれを用
いたデータ処理システムを提供することを目的にする。
この発明に係る半導体集積回路は、複数のポートのうち
少なくとも1つのポートが外部に直接又はセレクタを介
して接続されていることを特徴とし、他の発明に係るデ
ータ処理システムは、複数の半導体集積回路のうちアク
セスされる側の半導体集積回路として請求項1記載の半
導体集積回路を用いたものである。
少なくとも1つのポートが外部に直接又はセレクタを介
して接続されていることを特徴とし、他の発明に係るデ
ータ処理システムは、複数の半導体集積回路のうちアク
セスされる側の半導体集積回路として請求項1記載の半
導体集積回路を用いたものである。
この発明の半導体集積回路においては、外部から記憶装
置がアクセスされるとき、外部に接続したアドレスポー
トにアクセスされるアドレスのデータが入力され、デー
タポートに外部から記憶装置へ又は記憶装置から外部へ
データが直接入出力される。このとき半導体集積回路は
何も命令を実行する必要がないので、他のプログラムの
処理を行える。
置がアクセスされるとき、外部に接続したアドレスポー
トにアクセスされるアドレスのデータが入力され、デー
タポートに外部から記憶装置へ又は記憶装置から外部へ
データが直接入出力される。このとき半導体集積回路は
何も命令を実行する必要がないので、他のプログラムの
処理を行える。
以下、この発明をその一実施例を示す図面に基づいて説
明する。第1図はこの発明に係る半導体集積回路である
DSPの構成を示すブロック図である。図においてlは
DSPであり、=亥DSP 1は512ワードの容量の
2ボー)RAM 2を内蔵している。
明する。第1図はこの発明に係る半導体集積回路である
DSPの構成を示すブロック図である。図においてlは
DSPであり、=亥DSP 1は512ワードの容量の
2ボー)RAM 2を内蔵している。
2ボー)RAM2は外部からアクセスするアドレスボー
) apo及びデータポートP、からなるポート0と内
部でアクセスするアドレスポートAP+及びデータポー
トPIからなるポート1とを有している。アドレスポー
トAPoには専用アドレス入力端子からラッチ64を介
してタイミング信号ΦBのタイミングでラッチされたア
ドレスデータが入力され、データポートPoは人出力バ
ッファ及ラッチ61及び専用データ入出力端子10を介
してデータを人出力する。またライトボー)Weにはラ
イト信号入力端子12からラッチ63を介してタイミン
グ信号ΦBのタイミングでラッチされたライト信号−3
0が与えられる。ライト信号−80は人出力バッファ及
ラッチ61にも与えられ、読出し時には出力バッフ1と
して、また書込み時は入力バッファとして働くように人
出力バッファ及ラッチ61を制御する。
) apo及びデータポートP、からなるポート0と内
部でアクセスするアドレスポートAP+及びデータポー
トPIからなるポート1とを有している。アドレスポー
トAPoには専用アドレス入力端子からラッチ64を介
してタイミング信号ΦBのタイミングでラッチされたア
ドレスデータが入力され、データポートPoは人出力バ
ッファ及ラッチ61及び専用データ入出力端子10を介
してデータを人出力する。またライトボー)Weにはラ
イト信号入力端子12からラッチ63を介してタイミン
グ信号ΦBのタイミングでラッチされたライト信号−3
0が与えられる。ライト信号−80は人出力バッファ及
ラッチ61にも与えられ、読出し時には出力バッフ1と
して、また書込み時は入力バッファとして働くように人
出力バッファ及ラッチ61を制御する。
一方2ボートRAM 2のDSP 1の命令によってア
クセスするアドレスポート^P、にはアドレス生成部3
でフェッチした命令に応じて生成されたオペランドのア
ドレスデータが与えられ、2ポー1−RA2をアクセス
する。またデータポートPI は内部データバス5とデ
ータを入出力する。内部データバス5はデータレジスタ
7を介して汎用データ入出力端子14と接続されており
、外部データバス15(第6図参照)とデータの入出力
を行うと共に、内部データバス5は各種の演算を行う演
算部4とデータの入出力を行う。
クセスするアドレスポート^P、にはアドレス生成部3
でフェッチした命令に応じて生成されたオペランドのア
ドレスデータが与えられ、2ポー1−RA2をアクセス
する。またデータポートPI は内部データバス5とデ
ータを入出力する。内部データバス5はデータレジスタ
7を介して汎用データ入出力端子14と接続されており
、外部データバス15(第6図参照)とデータの入出力
を行うと共に、内部データバス5は各種の演算を行う演
算部4とデータの入出力を行う。
また、このDSP 1でフェッチされた命令は命令レジ
スタ8に格納され、それがデコーダ&制御回路9に与え
られ、タイミング信号ΦBのタイミングで、デコード結
果の制御信号が各素子に出力される。例えばライト信号
−31が2ボー)RAM 2のライトポートWlに与え
られ、それに従いタイミング信号ΦAのタイ【ングでデ
ータの読み書きが行われると共に、演算部4に演算用の
制御信号が与えられ、タイミング信号ΦA、ΦBのタイ
ミングで演算部4に入力されたデータの各種の演算が行
われる。
スタ8に格納され、それがデコーダ&制御回路9に与え
られ、タイミング信号ΦBのタイミングで、デコード結
果の制御信号が各素子に出力される。例えばライト信号
−31が2ボー)RAM 2のライトポートWlに与え
られ、それに従いタイミング信号ΦAのタイ【ングでデ
ータの読み書きが行われると共に、演算部4に演算用の
制御信号が与えられ、タイミング信号ΦA、ΦBのタイ
ミングで演算部4に入力されたデータの各種の演算が行
われる。
なおタイミング信号ΦA、ΦBは半周期位相が異なる信
号であり、タイミング生成回路17で生成される。
号であり、タイミング生成回路17で生成される。
次にこのように構成された、この発明のDSP 1の
アクセス動作について説明する。第2図はDSPのアク
セス動作を説明するタイミングチャートであり、第2図
(a)はosp iからの読出し、第2図(b)は書込
み、第2図(C)は外部からの読出し、第2図(d)は
外部からの書込みの動作を夫々示している。
アクセス動作について説明する。第2図はDSPのアク
セス動作を説明するタイミングチャートであり、第2図
(a)はosp iからの読出し、第2図(b)は書込
み、第2図(C)は外部からの読出し、第2図(d)は
外部からの書込みの動作を夫々示している。
DSP 1によるアクセス動作について説明する。
DSP 1はタイミング信号ΦAの周期で命令のフェッ
チ、デコード、実行の3段のパイプラインの処理を行う
。そしてデコード処理時にタイミング信号ΦBの立上り
エツジでアクセスすべきアドレスデータがアドレス生成
部3で生成され、2ボ一トRAM 2のアドレスポート
AP+に与えられる。
チ、デコード、実行の3段のパイプラインの処理を行う
。そしてデコード処理時にタイミング信号ΦBの立上り
エツジでアクセスすべきアドレスデータがアドレス生成
部3で生成され、2ボ一トRAM 2のアドレスポート
AP+に与えられる。
2ボ一トRAM2はそのライトボー)W+に入力された
デコーダ&制御回路9からのライト信号WS+に従い、
それが“L”のときは読出し動作を(第2図(a))
、また“H”のときは書込み動作を(第2図(ロ))タ
イミング信号ΦAの立上りエツジから行う。書込みデー
タは内部データバス5から与えられ、読出されたデータ
は演算部4に出力される。
デコーダ&制御回路9からのライト信号WS+に従い、
それが“L”のときは読出し動作を(第2図(a))
、また“H”のときは書込み動作を(第2図(ロ))タ
イミング信号ΦAの立上りエツジから行う。書込みデー
タは内部データバス5から与えられ、読出されたデータ
は演算部4に出力される。
なお、これらの処理は命令レジスタ8の命令をデコーダ
&制御回路9でデコードすることにより発生する制御信
号により制御される。
&制御回路9でデコードすることにより発生する制御信
号により制御される。
これに対してアドレスポート^P0でのアクセスはDS
P 1で処理される命令の制御を受けず、外部端子、即
ち専用データ人出力端子10、専用アドレス入力端子1
1及びライト信号入力端子12を介して外部から直接ア
クセスすることができる。外部から2ボー)RAM 2
をアクセスする場合、外部のDSPlol(第6図参照
)で生成され、専用アドレス入力端子11に入力された
アドレスデータはラッチ64によりタイミング信号ΦB
の立上りエツジでラッチされアドレスポートAPoに与
えられる。この場合に外部からのライト信号−80が“
L”のとき(第2図(C)) 、即ち読出しのときこれ
がラッチ63によりタイミング信号ΦBの立上りエツジ
でラッチされ、ライトボートW0に与えられると共に、
人出カバッファ&ラッチ61に与えられ、それを出力バ
ッファとして機能するように制御する。そしてタイミン
グ信号Φ^の立上りからアクセスが始まり、アクセス完
了後読出しデータがデータポートP0から出力され、人
出力バッファ&ラッチ61を介して専用データ人出力端
子10に出力される。
P 1で処理される命令の制御を受けず、外部端子、即
ち専用データ人出力端子10、専用アドレス入力端子1
1及びライト信号入力端子12を介して外部から直接ア
クセスすることができる。外部から2ボー)RAM 2
をアクセスする場合、外部のDSPlol(第6図参照
)で生成され、専用アドレス入力端子11に入力された
アドレスデータはラッチ64によりタイミング信号ΦB
の立上りエツジでラッチされアドレスポートAPoに与
えられる。この場合に外部からのライト信号−80が“
L”のとき(第2図(C)) 、即ち読出しのときこれ
がラッチ63によりタイミング信号ΦBの立上りエツジ
でラッチされ、ライトボートW0に与えられると共に、
人出カバッファ&ラッチ61に与えられ、それを出力バ
ッファとして機能するように制御する。そしてタイミン
グ信号Φ^の立上りからアクセスが始まり、アクセス完
了後読出しデータがデータポートP0から出力され、人
出力バッファ&ラッチ61を介して専用データ人出力端
子10に出力される。
一方ライト信号−30が“H”のとき (第2図(d)
)同様にアドレスデータ及びライト信号−30がラッチ
され、アドレスポートAP6及びライトボー)We入入
出力バッフアララッチ61夫々与えられる。また専用デ
ータ入出力端子10にはDSP 101からの書込みデ
ータが与えられ、それが人出力バッファ&ラッチ61に
よりタイミング信号ΦBの立上りエツジでラッチされる
。そしてそれがデータポートP0に与えられ、2ポ一ト
RAM 2のアクセスされたアドレスに書込まれる。
)同様にアドレスデータ及びライト信号−30がラッチ
され、アドレスポートAP6及びライトボー)We入入
出力バッフアララッチ61夫々与えられる。また専用デ
ータ入出力端子10にはDSP 101からの書込みデ
ータが与えられ、それが人出力バッファ&ラッチ61に
よりタイミング信号ΦBの立上りエツジでラッチされる
。そしてそれがデータポートP0に与えられ、2ポ一ト
RAM 2のアクセスされたアドレスに書込まれる。
このように外部のDSP 101によるアクセスはDS
Plの命令による制御が不要なので、DSP 1による
アクセスとDSP 101によるアクセスとが並列的に
処理できるようになる。
Plの命令による制御が不要なので、DSP 1による
アクセスとDSP 101によるアクセスとが並列的に
処理できるようになる。
次に他の実施例について説明する。前述の実施例ではア
ドレスポートAPo 、ライトボートW0及びデータポ
ートP0を外部からのアクセス専用としたが、この実施
例ではこれらをどちらからでもアクセスできるようにし
た。第3図は他の実施例のDSPの構成を示すブロック
図である。なお第1図と共通部分については説明を省略
する。
ドレスポートAPo 、ライトボートW0及びデータポ
ートP0を外部からのアクセス専用としたが、この実施
例ではこれらをどちらからでもアクセスできるようにし
た。第3図は他の実施例のDSPの構成を示すブロック
図である。なお第1図と共通部分については説明を省略
する。
アドレスポートAP6 、ライトボートW、及びデータ
ポートP0にはセレクタ65.66.67を介して各信
号が与えられるようになしてあり、各セレクタ65.6
6.67の切換端子にはデコーダ&制御回路9からボー
トOを使用しないことを示すボート0未使用信号US、
が与えられ、それにより各セレクタ65゜66 、67
を切換える。
ポートP0にはセレクタ65.66.67を介して各信
号が与えられるようになしてあり、各セレクタ65.6
6.67の切換端子にはデコーダ&制御回路9からボー
トOを使用しないことを示すボート0未使用信号US、
が与えられ、それにより各セレクタ65゜66 、67
を切換える。
セレクタ65の一端にはラッチ64からのアドレスデー
タが与えられ、他端にはアドレス生成部3からのアドレ
スデータが与えられている。またセレクタ66の一端に
はラッチ63からのライト信号同。
タが与えられ、他端にはアドレス生成部3からのアドレ
スデータが与えられている。またセレクタ66の一端に
はラッチ63からのライト信号同。
が与えられ、他端にはデコーダ&制御回路9からのライ
ト信号−510が与えられている。またセレクタ67の
一端は人出力バッファ&ラッチ61と入出力を行い、他
端は内部データバス5bと入出力を行う。
ト信号−510が与えられている。またセレクタ67の
一端は人出力バッファ&ラッチ61と入出力を行い、他
端は内部データバス5bと入出力を行う。
内部データバス5aは2ポ一トRAMのデータポートP
I%演算部4及びデータレジスタ7とデータの入出力を
行い、内部データバス5bはセレクタ67の他に演算部
4及びデータレジスタ7とデータの入出力を行う。
I%演算部4及びデータレジスタ7とデータの入出力を
行い、内部データバス5bはセレクタ67の他に演算部
4及びデータレジスタ7とデータの入出力を行う。
次にこの実施例のアクセス動作について説明する。第4
図は読出し動作を説明するタイミングチャートであり、
書込み動作の説明は省略する。デコーダ&制御回路9は
命令のデコード時にボート0を使用するか否かを識別し
、そこから出力されたボートO未使用信号US0の“H
”、 “L”により各セレクタ65,66.67がDS
P 101又はDSP 1からのデータを選択する。即
ちボートO未使用信号US。
図は読出し動作を説明するタイミングチャートであり、
書込み動作の説明は省略する。デコーダ&制御回路9は
命令のデコード時にボート0を使用するか否かを識別し
、そこから出力されたボートO未使用信号US0の“H
”、 “L”により各セレクタ65,66.67がDS
P 101又はDSP 1からのデータを選択する。即
ちボートO未使用信号US。
が“H”のときは各セレクタ65.66.67は外部か
らのデータを選択し、外部からのアドレスデータBによ
り2ポー)RAM 2がアクセスされる。
らのデータを選択し、外部からのアドレスデータBによ
り2ポー)RAM 2がアクセスされる。
またポートO未使用信号Useが“L″のとき、各セレ
クタ65.66、67はDSP lからのデータを選
択し、アドレス生成部3で生成したアドレスデータA、
データバス5bのデータ及びライト信号WIOに従って
2ボ一トRAMをアクセスする。
クタ65.66、67はDSP lからのデータを選
択し、アドレス生成部3で生成したアドレスデータA、
データバス5bのデータ及びライト信号WIOに従って
2ボ一トRAMをアクセスする。
次にさらに他の実施例について説明する。第5図はさら
に他の実施例のDSPの構成を示すプロ・ンク図である
。この実施例では全てのボートにセレクタを設けており
、全てのボートで内部及び外部を選択できる。即ちアド
レスポートAP+ にはセレクタ68を介してアドレス
データが与えられ、ライトボートW1にはセレクタ70
を介してライト信号が与えられ1、データポートP、は
セレクタ69とデータの人出力を行う。またセレクタ6
5.66.67にはデコーダ&制御回路9からのポート
0外部アクセス許可信号AS、が、またセレクタ68,
69.70には同様にボート1外部アクセス許可信号A
S+が夫々与えられている。前述した第2の実施例では
外部からアクセスできるボートをボートOに固定したが
、この実施例では2つのボートのうちDSP 1で使用
していない方をデコード時にデコーダ&制御回路9で検
出し、そこから各セレクタ65〜67(又は68〜70
〉へボートO(又はボート1)外部アクセス許可信号A
So (又はAS+)を出力し、これが“H“のとき各
セレクタ65〜70は外部のデータを選択し、”L″の
とき内部のデータを選択する。
に他の実施例のDSPの構成を示すプロ・ンク図である
。この実施例では全てのボートにセレクタを設けており
、全てのボートで内部及び外部を選択できる。即ちアド
レスポートAP+ にはセレクタ68を介してアドレス
データが与えられ、ライトボートW1にはセレクタ70
を介してライト信号が与えられ1、データポートP、は
セレクタ69とデータの人出力を行う。またセレクタ6
5.66.67にはデコーダ&制御回路9からのポート
0外部アクセス許可信号AS、が、またセレクタ68,
69.70には同様にボート1外部アクセス許可信号A
S+が夫々与えられている。前述した第2の実施例では
外部からアクセスできるボートをボートOに固定したが
、この実施例では2つのボートのうちDSP 1で使用
していない方をデコード時にデコーダ&制御回路9で検
出し、そこから各セレクタ65〜67(又は68〜70
〉へボートO(又はボート1)外部アクセス許可信号A
So (又はAS+)を出力し、これが“H“のとき各
セレクタ65〜70は外部のデータを選択し、”L″の
とき内部のデータを選択する。
これにより2ボー)RAM 2の利用効率がさらに向上
する。
する。
なお以上の実施例では2ボ一トRAMを内蔵したDSP
について説明したが、この発明はこれに限るものではな
く多ボートのRAM及びR□Mでもこの発明は適用でき
ると共に、半導体集積回路としてはDSPに限るもので
はないことは言うまでもない。
について説明したが、この発明はこれに限るものではな
く多ボートのRAM及びR□Mでもこの発明は適用でき
ると共に、半導体集積回路としてはDSPに限るもので
はないことは言うまでもない。
次に第2の発明に係るデータ処理システムについて説明
する。第6図は第2の発明のデータ処理システムの構成
を示すブロック図であり、この発明のDSP 1と従来
のDSP 101とが外部データバス15及び汎用デー
タ入出力端子14.14を介してデータの人出力を行っ
ている。また外部データバス15からはDSP 1の専
用データ人出力端子10、専用アドレス端子11及びラ
イト信号入力端子に各別のデータが与えられている。
する。第6図は第2の発明のデータ処理システムの構成
を示すブロック図であり、この発明のDSP 1と従来
のDSP 101とが外部データバス15及び汎用デー
タ入出力端子14.14を介してデータの人出力を行っ
ている。また外部データバス15からはDSP 1の専
用データ人出力端子10、専用アドレス端子11及びラ
イト信号入力端子に各別のデータが与えられている。
このデータ処理システムにおいて、DSP 101から
DSP 1に内蔵された2ボ一トRAM 2 (第1図
参照)をアクセスする場合の動作について説明する。
DSP 1に内蔵された2ボ一トRAM 2 (第1図
参照)をアクセスする場合の動作について説明する。
DSP 101はアクセスすべきアドレスを生威し、汎
用データ人出力端子14から外部データバス15を介し
てDSP 1の専用アドレス入力端子11に与える。
用データ人出力端子14から外部データバス15を介し
てDSP 1の専用アドレス入力端子11に与える。
DSP 1は内部の命令を介さず、専用アドレス入力
端子11のアドレスデータに従って、2ポ一トRAM2
の該当するアドレスをアクセスする。書込みの場合は、
アドレスデータがDSP 1でラッチされた後に、書
込まれるデータ及びライト信号−80=“H”が1)S
P 101の汎用データ人出力端子14から出力され、
外部データバス15を介してDSP 1の専用データ
人出力端子10及びライト信号入力端子12に入力され
る。この入力されたデータはそのまま内部の2ボ一トR
AM 2に書込まれる。読出す場合はDSPlolから
ライト信号WSo ”’ ”L″が出力され、取込んだ
アドレスに従って内部の2ボー)RAM2がアクセスさ
れ、読出されたデータは専用データ入出力端子lOから
外部データバス15に出力される。
端子11のアドレスデータに従って、2ポ一トRAM2
の該当するアドレスをアクセスする。書込みの場合は、
アドレスデータがDSP 1でラッチされた後に、書
込まれるデータ及びライト信号−80=“H”が1)S
P 101の汎用データ人出力端子14から出力され、
外部データバス15を介してDSP 1の専用データ
人出力端子10及びライト信号入力端子12に入力され
る。この入力されたデータはそのまま内部の2ボ一トR
AM 2に書込まれる。読出す場合はDSPlolから
ライト信号WSo ”’ ”L″が出力され、取込んだ
アドレスに従って内部の2ボー)RAM2がアクセスさ
れ、読出されたデータは専用データ入出力端子lOから
外部データバス15に出力される。
外部データバス15のデータはDSP 101の汎用デ
ータ入出力端子14からDSP 101に取込まれる。
ータ入出力端子14からDSP 101に取込まれる。
次に他の実施例について説明する。第7図は他の実施例
のデータ処理システムの構成を示すブロック図であり、
この実施例ではDSP 101の汎用データ入出力端子
14は外部データバス15を介さず直接[)SP 1の
専用データ入出力端子10、専用アドレス入力端子11
、ライト信号入力端子12と接続されている。従ってD
SP 101からDSP 1のアクセス時に外部データ
バスを使用しないので、そのとき、外部データバス15
を用いた他の処理が並列的に行える。
のデータ処理システムの構成を示すブロック図であり、
この実施例ではDSP 101の汎用データ入出力端子
14は外部データバス15を介さず直接[)SP 1の
専用データ入出力端子10、専用アドレス入力端子11
、ライト信号入力端子12と接続されている。従ってD
SP 101からDSP 1のアクセス時に外部データ
バスを使用しないので、そのとき、外部データバス15
を用いた他の処理が並列的に行える。
以上のように、この発明によれば半導体集積回路内部で
のプログラムの命令による制御を介さず、半導体集積回
路に内蔵された複数のボートを有する記憶装置の任意の
アドレスを、外部端子からのアドレス及びデータに従っ
て直接アクセスする↓とができる。従ってこの発明の半
導体集積回路を複数の半導体集積回路から構成されるデ
ータ処理システムに用いた場合は命令を実行しない分だ
けアクセス時間が短縮し、外部からのアクセス時に内部
で他のプログラムを実行できるという効果がある。
のプログラムの命令による制御を介さず、半導体集積回
路に内蔵された複数のボートを有する記憶装置の任意の
アドレスを、外部端子からのアドレス及びデータに従っ
て直接アクセスする↓とができる。従ってこの発明の半
導体集積回路を複数の半導体集積回路から構成されるデ
ータ処理システムに用いた場合は命令を実行しない分だ
けアクセス時間が短縮し、外部からのアクセス時に内部
で他のプログラムを実行できるという効果がある。
第1図はこの発明に係る半導体集積回路であるDSPの
構成を示すブロック図、第2図はアクセス動作を示すタ
イミングチャート、第3図は他の実施例のDSPの構成
を示すブロック図、第4図は他の実施例のアクセス動作
を示すタイミングチャート、第5図はさらに他の実施例
のDSPの構成を示すブロック図、第6図は第2の発明
に係るデータ処理システムの構成を示すブロック図、第
7図は第2の発明の他の実施例のデータ処理システムの
構成を示すブロック図、第8図は従来の半導体集積回路
の構成を示すブロック図、第9図は従来のデータ処理シ
ステムのブロック図である。 1・・・DSP 2・・・2ポ一トRIM 3・・
・アドレス生成部 10・・・専用データ入出力端子
11・・・専用アドレス入力端子 12・・・ライト信
号入力端子なお、図中、同一符号は同一、又は相当部分
を示す。
構成を示すブロック図、第2図はアクセス動作を示すタ
イミングチャート、第3図は他の実施例のDSPの構成
を示すブロック図、第4図は他の実施例のアクセス動作
を示すタイミングチャート、第5図はさらに他の実施例
のDSPの構成を示すブロック図、第6図は第2の発明
に係るデータ処理システムの構成を示すブロック図、第
7図は第2の発明の他の実施例のデータ処理システムの
構成を示すブロック図、第8図は従来の半導体集積回路
の構成を示すブロック図、第9図は従来のデータ処理シ
ステムのブロック図である。 1・・・DSP 2・・・2ポ一トRIM 3・・
・アドレス生成部 10・・・専用データ入出力端子
11・・・専用アドレス入力端子 12・・・ライト信
号入力端子なお、図中、同一符号は同一、又は相当部分
を示す。
Claims (2)
- (1)アドレス信号を入力するアドレスポートと、デー
タ信号を入出力するデータポートとを有する記憶装置を
備えた半導体集積回路において、 前記各信号を外部と入出力する端子を備え、少なくとも
1つの前記アドレスポート及びデータポートが、直接又
は内部からの各信号と外部からの各信号とを切換えるセ
レクタを介して、前記端子と接続してあり、外部から直
接アクセスすべくなしてあることを特徴とする半導体集
積回路。 - (2)バスを介して相互に接続された複数の半導体集積
回路を有し、請求項1記載の半導体集積回路に内蔵され
た記憶装置を前記端子を介して他の半導体集積回路から
アクセスすべくなしてあることを特徴とするデータ処理
システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1197515A JPH0362183A (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路及びそれを用いたデータ処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1197515A JPH0362183A (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路及びそれを用いたデータ処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0362183A true JPH0362183A (ja) | 1991-03-18 |
Family
ID=16375748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1197515A Pending JPH0362183A (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路及びそれを用いたデータ処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0362183A (ja) |
-
1989
- 1989-07-28 JP JP1197515A patent/JPH0362183A/ja active Pending
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