JPH04305897A - 連想メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データを記憶し当該記
憶したデータに対する検索結果を生成する複数個の連想
メモリワードを有し、検索結果のワード間でのバレルシ
フトが可能な連想メモリ装置に関するものである。

【０００２】

【従来の技術】連想メモリ装置においては、通常、各ワ
ード対応に当該ワードの検索結果を保持するレジスタを
有している。連想メモリ装置のレジスタとして、隣接す
るワード間でのデータ転送が可能なシフトレジスタを用
いる構成が、例えば、文献「小倉他，“１Ｋビット連想
メモリＬＳＩ”，信学技報，ＩＣＤ８０−４４，第１３
頁〜第２１頁」に記載されている。

【０００３】従来における連想メモリ装置の構成例を図
６に示す。図６のブロック図では、４ワード分の構成図
を示している。図６において、６００〜６０３はそれぞ
れ連想メモリワードであり、各々の連想メモリワード６
００〜６０３からはそれぞれ対応して検索結果を出力す
る信号線６０４〜６０７が導出されている。６０８〜６
１１はそれぞれ各ワード対応の２入力１出力のセレクタ
である。例えば、セレクタ６０８は、２つの入力端子ａ
，ｂと１つの出力端子ｃとを有し、制御信号入力端子ｄ
に供給される制御信号により制御される。６１６は各セ
レタク６０８〜６１１の動作を制御する制御信号線であ
る。６１７〜６２０はそれぞれ各ワード対応に設けられ
た当該ワードのセレクタ出力を保持するマスタスレーブ
型のＤ形フリップフロップである。例えば、フリップフ
ロップ６１７は、入力端子Ｄと、出力端子Ｑとを有し、
制御信号入力端子に信号線ｅが接続されている。６２４
はマスタスレーブ型の各Ｄ形フリップフロップ６１７〜
６２０の動作を制御する制御信号線であり、各Ｄ形フリ
ップフロップの制御信号入力端子の信号線ｅに接続され
る。

【０００４】図６に示す連想メモリ装置は、次のように
動作する。検索動作を行う場合は、制御信号線６１６に
制御信号を与え、各ワードのセレクタ６０８〜６１１を
当該ワードの検索結果を選択した状態にして、セレクタ
出力をフリップフロップ６１７〜６２０に取り込む。ま
た、フリップフロップ６１７〜６２０に保持されたデー
タをシフトする場合は、各ワードのセレクタ６０８〜６
１１を隣接ワードのフリップフロップの出力側を選択し
た状態にして、セレクタ出力を順次に次のマスタスレー
ブ型のＤ形フリップフロップに取り込む。このような連
想メモリ装置においては、検索結果を記憶する記憶部と
して、隣接するワード間でのデータ転送が可能なシフト
レジスタ構成とできるレジスタ（マスタスレーブ形のフ
リップフロップ群）を用いる構成が、従来から知られて
いる。

【０００５】また、シフトレジスタ機能を有する連想メ
モリ装置において、検索結果のシフト機能を利用したワ
ード間のデータ転送機能を用いて、連想メモリ装置に記
憶されたデータの総和を始めとした累算処理を行う手法
が、文献「小倉，“連想メモリにおける累算処理とその
実行時間評価”，１９９１信学総全大予稿」に記載され
ている。この累算手法は、離れた距離にあるワード間で
のデータ転送が必要であり、かつ、累算処理の処理時間
がデータ転送に必要な時間で依存するという特徴がある
。

【０００６】

【発明が解決しようとする課題】ところで、図６に示し
た従来の連想メモリ装置においては、離れた距離にある
ワード間でのデータ転送を行うためには、隣接ワードへ
の検索結果のシフト動作を繰り返さざるを得ず、データ
転送に長い時間を要するとい問題がある。すなわち、隣
接ワードへの検索結果のシフト動作には１サイクルを要
し、距離ｍにあるワードへの検索結果のシフト動作には
ｍサイクルを要していた。この結果、上述のような累算
処理にも、長い処理時間が必要となるという問題点があ
る。

【０００７】以上に説明したように、従来の連想メモリ
装置おいては、次のような問題点がある。すなわち、■
従来の連想メモリ装置では、離れた距離にあるワード間
でのデータ転送を行うためには、隣接ワードへの検索結
果のシフト動作を繰り返さざるを得ず、データ転送に長
い時間を要することになり、■このため、従来の連想メ
モリ装置で検索結果のシフト機能を利用したワード間で
のデータ転送機能を用いて、連想メモリ装置に記憶され
たデータの総和をはじめとした累算処理を行うためには
、長い時間が必要となる。

【０００８】このように、従来の連想メモリ装置では、
離れた距離にあるワード間でのデータ転送を短い時間で
行うことができないという問題点があった。

【０００９】したがって、本発明の目的は、連想メモリ
装置において、検索結果のワード間でのバレルシフト動
作を行うための機構を備え、離れた距離にあるワード間
でのデータ転送を短い時間で行える連想メモリ装置を提
供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の連想メモリ装置は、データを記憶し当該記
憶したデータに対する検索結果を生成する複数個のワー
ドと、各ワード単位に設けられ対応するワードの検索結
果を格納し保持すると共に、隣接するワード間で当該検
索結果をシフトするできる記憶手段とを有する連想メモ
リ装置であって、各ワード対応に設けられた前記記憶手
段にバレルシフトを行う手段を付加したことを特徴とす
る。

【００１１】

【作用】これによれば、連想メモリ装置において、各ワ
ード対応に設けられた記憶手段にバレルシフトを行う手
段として、例えば、バレルシフト回路が付加される。ま
た、バレルシフトを行う手段は、バレルシフト動作にお
けるシフトの起点となるワードを示す信号あるいは終点
となるワードを示す信号を用いて、各ワード対応に設け
られた当該記憶手段の隣接ワードからのデータ転送受信
あるいは他の隣接ワードへのデータ転送送信を制御し、
バレルシフト動作を行う。

【００１２】また、バレルシフト動作における転送の起
点となるワードを示す信号あるいは終点となるワードを
示す信号を生成するため、バレルシフト動作における転
送の起点となるワード群あるいは終点となるワード群を
指示するデコーダが備えられる。デコーダは、別途に与
えられる指定信号を当該デコーダでデコードして、該バ
レルシフト動作における転送の起点となるワードを示す
信号あるいは終点となるワードを示す信号を生成する。 また、当該デコーダは、例えば、デコード対象とする指
定信号のビット幅を制御情報により変更可能とし、バレ
ルシフト動作におけるシフト距離を変更できる構成とさ
れる。また、当該デコーダをワードアクセスのためのワ
ードアドレデコーダと共用する構成とされる。

【００１３】このように、連想メモリ装置において、バ
レルシフト動作を行える構成とすることより、離れた距
離にあるワード間でのデータ転送を短い時間で行うこと
ができる。このため、ワード間でのデータ転送機能を用
いて、連想メモリ装置に記憶されたデータの総和をはじ
めとした累算処理などが短い時間で処理できることにな
る。バレルシフト動作を行うための構成では、既存の記
憶手段を共用できるため、バレルシフト機能の付加のた
めに必要な金物量が少なく、連想メモリ装置の大容量化
や低価格化に対応できる。デコーダとして、ここでは簡
単に構成できるデコーダを用いることができ、デコード
出力によりデータ転送を行うワードの距離を外部から容
易に制御できる。更に、デコーダに付加回路に設けて、
デコードできるビット幅を変更可能とすると、バレルシ
フト動作におけるシフト距離を変更できる構成となる。 また、デコーダは、ワードアクセスのためのワードアド
レスデコーダと共用する構成とすることにより、連想メ
モリ装置の大容量化や低価格化に対応できる。

【００１４】

【実施例】以下、本発明の実施例を図面を参照して具体
的に説明する。図１は本発明の第１の実施例にかかる連
想メモリ装置の構成例を示すブロック図である。この連
想メモリ装置は、各ワード対応に設けられた検索結果を
保持する記憶部のフリップフロップにバレルシフトを行
うバレルシフト回路を付加した構成となっている。図１
に示す連想メモリ装置では、４ワード分の構成を示して
いる。図１において、１〜４はそれぞれの連想メモリワ
ードであり、５〜８はそれぞれ対応する連想メモリワー
ド１〜４からの検索結果を出力する信号線である。９〜
１２はそれぞれ各ワード対応の２入力１出力のセレクタ
である。例えば、セレクタ９は、２つの入力端子ａ，ｂ
と１つの出力端子ｃとを有し、制御信号入力端子に供給
される制御信号により制御される。１３はセレクタ９〜
１２の動作を制御する制御信号線である。１４〜１７は
それぞれ各ワード対応に設けられた当該ワードのセレク
タ出力を保持するマスタスレーブ型のＤ形フリップフロ
ップである。例えば、フリップフロップ１４は、入力端
子Ｄと、出力端子Ｑとを有し、制御信号入力端子に供給
される制御信号により動作が制御される。１８はマスタ
スレーブ型のＤ形フリップフロップ１４〜１７の動作を
制御する制御信号線であり、各フリップフロップ１４〜
１７の制御信号入力端子に接続される。２０は各ワード
対応のフリップフロップ１７〜２０の出力を受け、この
出力を動作モードに応じてシフトするバレルシフト回路
である。Ｉ１〜Ｉ４はそれぞれ対応するワードのフリッ
プフロップの出力を受ける入力端子を示し、Ｏ１〜Ｏ４
はそれぞれシフトされたデータの出力端子を示す。なお
、１９はバレルシフト回路２０の動作を制御する制御信
号線を示し、制御信号線１９は制御入力端子Ｃに接続さ
れる。

【００１５】次に、図１を参照して、連想メモリ装置の
動作を説明する。検索動作を行う場合は、制御信号線１
３に制御信号を与え、各ワードのセレクタ９〜１２を当
該ワードの検索結果を選択した状態にし、各セレクタ出
力をフリップフロップ１４〜１７に取り込む。また、フ
リップフロップ１４〜１７に保持されたデータをシフト
する場合は、バレルシフト回路２０の制御入力端子Ｃに
与える制御信号を制御して、バレルシフト回路２０に入
力端子Ｉ１〜Ｉ４に入力されるデータに所望のシフト動
作を行わせ、各ワードのセレクタ９〜１２をバレルシフ
ト回路２０の出力側を選択した状態にして、セレクタ出
力（バレルシフト回路２０の各出力端子Ｏ１〜Ｏ４から
の出力）をマスタスレーブ型のＤ形フリップフロップ１
４〜１７にそれぞれ取り込む。

【００１６】このように、各ワード対応に設けられた検
索結果を記憶する記憶部のフリップフロップ１４〜１７
に対して、バレルシフト動作を行うバレルシフト回路２
０を付加することにより、離れた距離にあるワード間で
のデータ転送を短時間で行えるようになる。なお、バレ
ルシフト回路の構成としては、種々の構成が知られてお
り、この実施例においては、どのような構成のバレルシ
フト回路を用いてもよい。

【００１７】図２は本発明の第２の実施例にかかる連想
メモリ装置の要部の構成を示すブロック図である。この
第２の実施例の連想メモリ装置は、バレルシフト動作に
おける転送の起点となるワードを示す信号を用いて、各
ワード対応に設けられた記憶部（フリップフロップ）の
隣接ワードからのデータ転送受信を制御することにより
、バレルシフト動作を行う構成となっている。図２のブ
ロック図では、４ワード分の構成図を示している。図２
において、５〜８はそれぞれそれぞれ対応する連想メモ
リワードからの検索結果を出力する信号線であり、９〜
１２はそれぞれ各ワード対応の２入力１出力のセレクタ
である。例えば、セレクタ９は、２つの入力端子ａ，ｂ
と１つの出力端子ｃとを有し、制御信号入力端子に供給
される制御信号により制御される。１３はセレタク９〜
１２の動作を制御する制御信号線である。これらの参照
番号５〜１３の構成要素は、図１の実施例と同様な構成
要素である。ここでは連想メモリワードからの検索結果
を記憶する記憶部として、マスタスレーブ型のＤ形フリ
ップフロップに替えて、Ｄ形ラッチを用いた構成として
いる。すなわち、５１〜５４はそれぞれ各ワード対応に
設けられた当該ワードのセレクタ出力を保持するＤ形ラ
ッチである。Ｄ形ラッチ５１の場合で例示すると、Ｄ形
ラッチ５１は、入力端子Ｄと、出力端子Ｑとを有し、制
御信号入力端子Ｃｐに信号線ｓが接続されている。６１
〜６４はそれぞれ１入力が否定入力ゲートとなっている
２入力のＯＲゲートである。６５はＯＲゲート６１〜６
４に制御信号を与える制御信号線である。また、７１〜
７４はそれぞれ対応するワードがバレルトフト動作にお
ける転送の起点となるワードであるか否かを示す信号を
供給する信号線である。

【００１８】図２を参照して動作を説明する。始めに、
ノーオペレーションの状態、すなわち、検索動作もシフ
ト動作も行なわない状態では、各ワードのバレルシフト
動作における転送の起点となるワードであるか否かを示
す信号線７１〜７４には、論理“１”を与え、制御信号
線６５には、論理“０”を与えておく。この状態におい
ては、各ワードのＤ形ラッチはデータの保持状態である
ため、状態に変化がなく、ノーオペレーションの状態が
維持されている。

【００１９】次に、検索動作を行う場合は、各ワードの
セレクタ９〜１２を当該ワードの検索結果の入力側を選
択した状態にして、制御信号線６５に論理“１”を与え
る。これにより、全ワードにおいて、Ｄ形ラッチはデー
タの取り込み状態となるため、セレクタ出力が取り込ま
れる。そして、信号線７１〜７４に論理“１”を与え、
制御信号線６５に論理“０”を与えることにより、検索
動作は終了し、ノーオペレーション状態に移行できる。

【００２０】ノーオペレーションの状態から、Ｄ形ラッ
チ５１〜５４に保持されたデータをシフトする場合には
、各ワードのセレクタ９〜１２は、隣接ワードのＤ形ラ
ッチの出力を選択した状態にして、各ワードのバレルシ
フト動作における転送の起点となるワードであるか否か
を示す各々の信号線７１〜７４に対して、バレルシフト
動作における転送の起点とならないワードにおける信号
線には論理“０”を与え、また、バレルシフト動作にお
ける転送の起点となるワードにおける信号線には論理“
１”を与える。このため、バレルシフト動作における転
送の起点となるワードにおいては、ノーオペレーション
状態が維持され、状態に変化がない。

【００２１】一方、バレルシフト動作における転送の起
点とならないワードにおいては、Ｄ形ラッチが取り込み
状態となり、このため、バレルシフト動作における転送
の起点とならないワードにおいて、セレクタ出力、すな
わち、隣接ワードのＤ形ラッチの出力を取り込み、その
取り込んだデータがそのまま通過して出力される。例え
ば、バレルシフト動作における転送の起点とならないワ
ードが連続している場合には、バレルシフト動作におけ
る転送の起点となるワードのＤ形ラッチに保持されてい
るデータが順次に通過してシフトされていく。

【００２２】このように、バレルシフト動作における転
送の起点となるワードを示す信号を用いて、各ワード対
応に設けられた記憶部となるＤ形ラッチの隣接ワードか
らのデータ転送受信を制御することにより、バレルシフ
ト動作を行う。

【００２３】第２の実施例による連想メモリ装置におけ
るバレルシフト動作では、データが順次にＤ形ラッチ５
１〜５４を経由するため、その転送速度には限界がある
。しかし、通常、データがＤ形ラッチ１段を経由するた
めの時間は、連想メモリ装置の１サイクルの時間よりも
十分に短く、このため、１サイクルの時間内に複数ワー
ドにまたがるバレルシフト動作を十分に行える。このよ
うにバレルシフト動作における転送の起点となるワード
を示す信号を用い、各ワード対応に設けられた記憶部の
Ｄ形ラッチの隣接ワードからのデータ転送受信を制御す
ることにより、離れた距離にあるワード間でのデータ転
送を短い時間で行える。なお、この第２の実施例では、
バレルシフト動作における転送の起点となるワードを示
す信号を用いた構成例を説明したが、これは、バレルシ
フト動作における転送の終点となるワードを示す信号を
用いても同様に構成できる。

【００２４】図３は本発明の第３の実施例にかかる連想
メモリ装置の要部の構成を示すブロック図である。第３
の実施例の連想メモリ装置は、バレルシフト動作におけ
る転送の起点となるワードを示す信号を生成するために
、バレルシフト動作における転送の起点となるワード群
を指示するデコーダを備えた構成となっている。

【００２５】図３のブロック図では、４ワード分の構成
を示している。図３において、５〜８はそれぞれそれぞ
れ対応する連想メモリワードからの検索結果を出力する
信号線であり、９〜１２はそれぞれ各ワード対応の２入
力１出力のセレクタである。例えば、セレクタ９は、２
つの入力端子ａ，ｂと１つの出力端子ｃとを有し、制御
信号入力端子に供給される制御信号により制御される。 また、１３はセレタク９〜１２の動作を制御する制御信
号線である。５１〜５４はそれぞれ各ワード対応に設け
られた当該ワードのセレクタ出力を保持するＤ形ラッチ
であり、Ｄ形ラッチ５１の場合で例示すると、Ｄ形ラッ
チ５１は、入力端子Ｄと、出力端子Ｑとを有し、制御信
号入力端子Ｃｐに信号線ｓが接続されている。６１〜６
４はそれぞれ１入力が否定入力ゲートとなっている２入
力のＯＲゲートであり、６５は制御信号線である。７１
〜７４はそれぞれ対応するワードがバレルトフト動作に
おける転送の起点となるワードであるか否かを示す信号
を供給する信号線である。

【００２６】これらの参照番号５〜１３，５１〜５４，
６１〜６５，７１〜７４の構成要素は、図２の実施例と
同様な構成要素である。この第３の実施例では、更に、
デコーダ７５を備える構成となっている。デコーダ７５
はバブルシフト動作における転送の起点となるワード群
を指示すめための２ビットデコーダである。デコーダ７
５は、図に示すように、各々のワード対応に（００），
（０１），（１０），（１１）のデコード出力を順次繰
り返し得るようにプログラムされいているとする。デコ
ーダ７５は入力信号線８０に接続された入力端子ＩＮか
ら２ビットの入力信号が供給され、出力端子Ｄ０，Ｄ１
，Ｄ２，Ｄ３からそれぞれのデコード出力が出力される
。８１〜８４はそれぞれ２入力のＯＲゲートであり、８
５は制御信号線である。

【００２７】図３を参照して動作を説明する。まず始め
に、ノーオペレーションの状態、すなわち、検索動作も
シフト動作も行なわない状態においては、制御信号線８
５に論理“１”を与えることにより、各ワードのバレル
シフト動作における転送の起点となるワードであるか否
かを示す信号線７１〜７４には論理“１”を与え、また
、制御信号線６５には、論理“０”を与えておく。この
状態においては、各ワードのＤ形ラッチ５１〜５４はデ
ータの保持状態であるため、状態に変化がなく、ノーオ
ペレーションの状態が維持されている。

【００２８】次に、検索動作を行う場合は、各ワードの
セレクタ９〜１２を当該ワードの検索結果の入力側を選
択した状態にして、制御信号線６５に論理“１”を与え
る。これにより、全ワードにおいて、Ｄ形ラッチ５１〜
５４はデータの取り込み状態となるため、セレクタ９〜
１２からのセレクタ出力が取り込まれる。制御信号線８
５に論理“１”を与えることにより、各ワードのバレル
シフト動作における転送の起点となるワードであるか否
かを示す信号を供給する信号線７１〜７４に論理“１”
を与える。また、制御信号線６５には論理“０”を与え
る。これにより、検索動作は終了し、ノーオペレーショ
ン状態に移行できる。

【００２９】次に、ノーオペレーションの状態から、Ｄ
形ラッチ５１〜５４に保持されたデータをシフトする場
合には、各ワードのセレクタ９〜１２は、隣接ワードの
Ｄ形ラッチの出力側を選択した状態にして、各ワードの
バレルシフト動作における転送の起点となるワードであ
るか否かを示す信号線７１〜７４は、バレルシフト動作
における転送の起点とならないワードにおける信号線に
は論理“０”を与え、また、バレルシフト動作における
転送の起点となるワードにおける信号線には論理“１”
を与える。このため、ここでは、デコーダ７５からのデ
コード出力が用いられる。これは、バレルシフト動作に
おける転送の起点となるワードを指示する情報を信号線
８０からデコーダ７５に印加し、該情報をデコーダ７５
によりデコードし、デコード出力を出力端子Ｄ０，Ｄ１
，Ｄ２，Ｄ３から得ることにより行う。この場合、制御
信号線８５には論理“０”が与えられる。すなわち、例
えば、信号線８０に“００”を印加した場合、（００）
がプログラムされたワードのデコーダ出力のみが論理“
１”となり、その他のワードはデコーダ出力は論理“０
”となる。これにより、バレルシフト動作における転送
の起点となるワードにおいては、ノーオペレーション状
態が維持され、状態に変化がない。

【００３０】一方、バレルシフト動作における転送の起
点とならないワードにおいては、Ｄ形ラッチが取り込み
状態となる。このため、バレルシフト動作における転送
の起点とならないワードにおいては、セレクタ出力、す
なわち、隣接ワードのＤ形ラッチの出力を取り込み、そ
の取り込んだデータがそのまま通過して出力される。こ
こでは、デコーダ７５として２ビットデコーダを用いて
おり、バレルシフト動作における転送の起点とならない
ワードが３ワード連続することになり、バレルシフト動
作における転送の起点となるワードのＤ形ラッチに保持
されているデータが順次通過して３ワード分シフトされ
ていく。

【００３１】このように、バレルシフト動作における転
送の起点となるワードを示す信号を生成する手段として
、バレルシフト動作における転送の起点となるワード群
を指示するためのデコーダ７５を備え、バレルシフト動
作における転送の起点となるワードを示す情報を用いて
、各ワード対応に設けられた記憶部の隣接ワードからの
データ転送受信を制御することにより、バレルシフト動
作を行う。なお、図３の実施例では、２ビットデコーダ
を用い、４ワードのバレルシフト動作を行う例を示した
が、これと同様に、ｎビットのデコーダを用いることに
より、２ｎワードのバレルシフト動作を行える。

【００３２】また、この例では、バレルシフト動作にお
ける転送の起点となるワードを示す信号を生成するデコ
ーダを用いた構成を説明したが、これはバレルシフト動
作における転送の終点となるワードを示す信号を生成す
るデコーダを用いても、同様に実施できる。

【００３３】図４は本発明の第４の実施例にかかる連想
メモリ装置の要部の構成を示すブロック図である。第４
の実施例の連想メモリ装置は、バレルシフト動作におけ
る転送の起点となるワードを示す信号を生成するため、
バレルシフト動作における転送の起点となるワード群を
指示するためのデコーダを備え、該デコーダがデコード
対象とする指定信号のビット幅を制御信号により変更可
能な構成とした実施例である。このため、バレルシフト
動作におけるシフト距離を任意に変更可能とすることが
できる。また、当該デコーダは、ワードアクセスのため
のワードアドレスデコーダと共用できる構成とすること
により、必要な金物量が少なくて済む構成とすることが
できる。

【００３４】図４のブロック図では、４ワード分の構成
を示している。図４において、５〜１３，５１〜５４，
６１〜６５，７１〜７４，８１〜８５は、図３で説明し
た要素と同様な要素である。すなわち、５〜８はそれぞ
れそれぞれ対応する連想メモリワードからの検索結果を
出力する信号線であり、９〜１２はそれぞれ各ワード対
応の２入力１出力のセレクタである。例えば、セレクタ
９は、２つの入力端子ａ，ｂと１つの出力端子ｃとを有
し、制御信号入力端子に供給される制御信号により制御
される。１３はセレクタ９〜１２の動作を制御する制御
信号線である。５１〜５４はそれぞれ各ワード対応に設
けられた当該ワードのセレクタ出力を保持するＤ形ラッ
チであり、Ｄ形ラッチ５１の場合で例示すると、Ｄ形ラ
ッチ５１は、入力端子Ｄと、出力端子Ｑとを有し、制御
信号入力端子Ｃｐに制御信号線が接続される。６１〜６
４はそれぞれ１入力が否定入力ゲートとなっている２入
力のＯＲゲートであり、６５は制御信号線である。また
、７１〜７４はそれぞれ対応するワードがバレルトフト
動作における転送の起点となるワードであるか否かを示
す信号を供給する信号線である。８１〜８４はそれぞれ
２入力のＯＲゲートであり、８５は制御信号線である。 ここでのデコーダは、デコーダ対象のビット幅を変更で
きる機能をもつデコーダを用いる。９０がビット幅可変
デコーダであり、ｌｏｇ２Ｍビットデコーダ（Ｍは連想
メモリ装置のワード数）である。このビット幅可変デコ
ーダ９０は、デコーダ対象のビット幅を連想メモリ装置
のワード数に応じて変更できる機能をもつデコーダとな
っている。９１はｌｏｇ２Ｍビットの被デコード信号を
供給する信号線であり、９２はデコード対象とするビッ
ト幅を指定する制御情報を供給する制御信号線である。 ９３〜９６はそれぞれ各ワードに対応するデコーダの出
力信号線である。

【００３５】第４の実施例の連想メモリ装置を説明する
前に、この実施例で用いるデコード対象のビット幅を変
更できる機能をもつデコーダの構成について説明する。 デコード対象のビット幅を変更できる機能を持つデコー
ダの回路構成の一例を図５に示す。図５に示すデコーダ
では、デコード対象のビット幅を１〜４ビットの範囲で
変更できる。図５において、２００〜２０３は４ビット
のデコーダへの入力信号線であり、２００が最下位ビッ
ト、２０３が最上位ビットに対応する。３００〜３１５
は１６本の出力信号線であり、３１６〜３１８はデコー
ドするビット幅を変更するための制御信号である。３１
９〜３２２はインバータであり、３２３〜３２８は２入
力のＯＲゲートである。４００〜４１５は４入力のＡＮ
Ｄゲートであり、４２０〜４２７はデコード信号線であ
る。図５に示すデコーダは、ビット幅可変デコーダとし
て、次のように動作する。

【００３６】（１）１ビットデコーダとして用いる場合
、制御信号３１６〜３１８の全てに論理“１”を与える
。これにより、デコード信号線４２２〜４２７が常に論
理“１”をとることになるため、１ビットデコーダとし
て動作する。例えば、入力信号線２０３，２０２，２０
１，２００に対して論理入力“１００１”を与えたとき
、出力信号線３０１，３０３，３０５，３０７，３０９
，３１１，３１３，３１５が論理“１”をとり、それ以
外の出力信号線は論理“０”をとる。 （２）２ビットデコーダとして用いる場合、制御信号３
１６に論理“０”を与え、制御信号３１７，３１８に論
理“１”を与える。これにより、デコード信号線４２４
〜４２７が常に論理“１”をとることになるため、２ビ
ットデコーダとして動作する。例えば、入力信号線２０
３，２０２，２０１，２００に対して論理入力“１００
１”を与えたとき、出力信号線３０１，３０５，３０９
，３１３が論理“１”をとり、それ以外の出力信号線は
論理“０”をとる。 （３）３ビットデコーダとして用いる場合、制御信号３
１６，３１７に論理“０”を与え、制御信号３１８に論
理“１”を与える。これにより、デコード信号線４２６
，４２７が常に論理“１”をとることになるため、３ビ
ットデコーダとして動作する。例えば、入力信号線２０
３，２０２，２０１，２００に対して論理入力“１００
１”を与えたとき、出力信号線３０１，３０９が論理“
１”をとり、それ以外の出力信号線は論理“０”をとる
。 （４）４ビットデコーダとして用いる場合、制御信号３
１６〜３１８の全てに論理“０”を与える。これにより
、４ビットデコーダとして動作する。例えば、入力信号
線２０３，２０２，２０１，２００に対して論理入力“
１００１”を与えたとき、出力信号線３０９のみが論理
“１”をとり、それ以外の出力信号線は論理“０”をと
る。このように、通常のデコーダに若干の若干の論理回
路を付加することにより、ビット幅可変デコーダを構成
することができ、また、可変とするビット幅も制御信号
により容易に設定できる。

【００３７】次に、図４を参照して第４の実施例の連想
メモリ装置の動作を説明する。この第４の実施例の連想
メモリ装置は、バレルシフト動作における転送の起点と
なるワード群を指示するためのデコーダとして、ビット
幅可変デコーダを用いることと、該ビット幅可変デコー
ダをワードアクセスのためのワードアドレスデコーダと
共用する構成としたこととが、第３の実施例の連想メモ
リ装置（図３）と異なるが、基本的な動作は、図３に示
した第３の実施例の連想メモリ装置と同様である。次の
説明では、図３の場合と異なっている部分の動作を説明
する。

【００３８】まず、デコーダ９０をワードアクセスのた
めのワードアドレスデコーダとして用いる場合は、制御
信号線８５に論理“１”を与える。これにより、デコー
ダの出力がバレルシフト動作に影響することなく、デコ
ーダ出力を用いた通常のワードアクセスが行える。

【００３９】次に、ノーオペレーションの状態から保持
されたデータをシフトする場合は、各ワードのセレクタ
を隣接ワードのＤ形ラッチの出力を選択した状態にし、
バレルシフト動作における転送の起点とならないワード
において、転送の起点となるワードであるか否かを示す
信号を供給する信号線に論理“０”を与えるため、ここ
では、デコーダ９０に対する信号線９１と制御信号線９
２のそれぞれに、バレルシフト動作における転送の起点
となるワードを指示するための情報信号と、デコード対
象とするビットを指定するための信号とを印加する。こ
れにより、デコーダ９０はデコード動作を行い、デコー
ド信号を信号線９３〜９６に出力する。このとき、制御
信号線８５には論理“０”を与える。

【００４０】すなわち、この場合、例えば、制御信号線
９２によって下位２ビットをデコード対象とした状態で
、信号線９１の下位２ビットに論理“００”を印加した
場合には、下位２ビットが（００）にプログラムされた
ワードのデコーダ出力のみが、論理“１をとり、その他
のワードのデコーダ出力は論理“０”となる。バレルシ
フト動作における転送の起点となるワードにおいては、
ノーオペレーションの状態が維持され、状態に変化がな
い。一方、バレルシフト動作における転送の起点となら
ないワードにおいては、Ｄ形ラッチが取り込み状態とな
る。このため、バレルシフト動作における転送の起点と
ならないワードにおいては、セレクタ出力を取り込み、
すなわち、隣接ワードのＤ形ラッチの出力を取り込み、
その取り込んだデータがそのまま通過して出力される。 下位２ビットをデコード対象とした場合は、バレルシフ
ト動作における転送の起点とならないワードが３ワード
連続することになり、バレルシフト動作における転送の
起点となるワードのＤ形ラッチに保持されているデータ
が順次通過して３ワード分シフトされていく。

【００４１】このように、バレルシフト動作における転
送の起点となるワードを示す信号を生成する手段として
、バレルシフト動作における転送の起点となるワード群
を指示するためのビット幅可変のデコーダ９０を備え、
該デコーダ９０がデコード対象とする指定信号のビット
幅を制御信号により変更し、バレルシフト動作における
シフト距離を変更できる構成とする。また、当該デコー
ダは、ワードアクセスのためのワードアドレスデコーダ
と共用できる構成とし、バレルシフト動作における転送
の起点となるワードを示す信号を用いて、各ワード対応
に設けられた記憶部（Ｄ形ラッチ）の隣接ワードからの
データ転送受信を制御することにより、バレルシフト動
作を行える。

【００４２】なお、図４による第４の実施例の説明では
、下位２ビットをデコードして４ワードのバレルシフト
動作を行う例を説明したが、これと同様にして、下位ｎ
ビットをデコードすることにより、２ｎワードのバレル
シフト動作を行える。また、この例では、バレルシフト
動作における転送の起点となるワードを示す信号を生成
するデコーダを用いた構成を説明したが、これは、バレ
ルシフト動作における転送の終点となるワードを示す信
号を生成するデコーダを用いても、同様に実施できる。

【００４３】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

【００４４】

【発明の効果】以上、説明したように、本発明によれば
、検索結果をワード間でのバレルシフトが可能な連想メ
モリ装置が実現できるため、次のような利点が生ずる。 （１）離れた距離にあるワード間でデータ転送を短い時
間で行うことができる。 （２）このため、ワード間でのデータ転送機能を用いた
連想メモリ装置に記憶されたデータの総和をはじめとし
た累算処理が短い時間で行える。 （３）特に図２〜図４に示すような別の他の実施例によ
る構成では付加する必要な金物量が小さいため、連想メ
モリ装置を大容量化でき、しかも低価格化で実現可能で
ある。 （４）このように本発明の連想メモリ装置は、特に集積
回路技術を用いて連想メモリ装置を構成する場合に、そ
の効果を発揮する。

【図面の簡単な説明】

【図１】本発明の第１の実施例にかかる連想メモリ装置
の構成例を示すブロック図である。

【図２】本発明の第２の実施例にかかる連想メモリ装置
の要部の構成を示すブロック図である。

【図３】本発明の第３の実施例にかかる連想メモリ装置
の要部の構成を示すブロック図である。

【図４】本発明の第４の実施例にかかる連想メモリ装置
の要部の構成を示すブロック図である。

【図５】デコード対象のビット幅を変更できる機能を持
つデコーダの構成の一例を示す回路構成図である。

【図６】従来における連想メモリ装置の構成例を示すブ
ロック図である。

【符号の説明】

１〜４　　連想メモリワード ５〜８　　検索結果出力信号線 ９〜１２　　セレクタ １３　　制御信号線 １４〜１７　　マスタスレーブ型Ｄ形フリップフロップ
１９　　制御信号線 ２０　　バレルシフト回路 ５１〜５４　　Ｄ形ラッチ ６１〜６４　　ＯＲゲート ７５　　デコーダ ８１〜８４　　ＯＲゲート ９０　　デコーダ ６００〜６０３　　連想メモリワード ６０８〜６１１　　セレクタ ６１７〜６２０　　マスタスレーブ型Ｄ形フリップフロ
ップ

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　データを記憶し当該記憶したデータに
   対する検索結果を生成する複数個のワードと、各ワード
   単位に設けられ対応するワードの検索結果を格納して保
   持すると共に、隣接するワード間で当該検索結果をシフ
   トできる記憶手段とを有する連想メモリ装置であって、
   各ワード対応に設けられた前記記憶手段にバレルシフト
   を行う手段を付加したことを特徴とする連想メモリ装置
   。
2. 【請求項２】　　請求項１に記載の連想メモリ装置にお
   いて、バレルシフトを行う手段は、バレルシフト動作に
   おけるシフトの起点となるワードを示す信号あるいは終
   点となるワードを示す信号を用いて、各ワード対応に設
   けられた当該記憶手段の隣接ワードからのデータ転送受
   信あるいは他の隣接ワードへのデータ転送送信を制御し
   、バレルシフト動作を行う構成としたことを特徴とする
   連想記憶メモリ装置。
3. 【請求項３】　　請求項２に記載の連想メモリ装置にお
   いて、更に、バレルシフト動作における転送の起点とな
   るワード群あるいは終点となるワード群を指示するため
   のデコーダを備え、別に与えられる指定信号を当該デコ
   ーダでデコードし、該バレルシフト動作における転送の
   起点となるワードを示す信号あるいは終点となるワード
   を示す信号を生成することを特徴とする連想記憶メモリ
   装置。
4. 【請求項４】　　請求項３に記載の連想メモリ装置にお
   いて、デコーダは、当該デコーダのデコード対象とする
   指定信号のビット幅を制御情報により変更し、バレルシ
   フト動作におけるシフト距離を変更可能な構成としたこ
   とを特徴とする連想記憶メモリ装置。
5. 【請求項５】　　請求項３または請求項４に記載の連想
   メモリ装置において、デコーダは、当該デコーダをワー
   ドアクセスのためのワードアドレデコーダと共用する構
   成としたことを特徴とする連想記憶メモリ装置。