JPH04305897A - 連想メモリ装置 - Google Patents
連想メモリ装置Info
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- JPH04305897A JPH04305897A JP6750991A JP6750991A JPH04305897A JP H04305897 A JPH04305897 A JP H04305897A JP 6750991 A JP6750991 A JP 6750991A JP 6750991 A JP6750991 A JP 6750991A JP H04305897 A JPH04305897 A JP H04305897A
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- 230000008859 change Effects 0.000 claims description 7
- 230000007246 mechanism Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 13
- 238000009825 accumulation Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- 239000002184 metal Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、データを記憶し当該記
憶したデータに対する検索結果を生成する複数個の連想
メモリワードを有し、検索結果のワード間でのバレルシ
フトが可能な連想メモリ装置に関するものである。
憶したデータに対する検索結果を生成する複数個の連想
メモリワードを有し、検索結果のワード間でのバレルシ
フトが可能な連想メモリ装置に関するものである。
【0002】
【従来の技術】連想メモリ装置においては、通常、各ワ
ード対応に当該ワードの検索結果を保持するレジスタを
有している。連想メモリ装置のレジスタとして、隣接す
るワード間でのデータ転送が可能なシフトレジスタを用
いる構成が、例えば、文献「小倉他,“1Kビット連想
メモリLSI”,信学技報,ICD80−44,第13
頁〜第21頁」に記載されている。
ード対応に当該ワードの検索結果を保持するレジスタを
有している。連想メモリ装置のレジスタとして、隣接す
るワード間でのデータ転送が可能なシフトレジスタを用
いる構成が、例えば、文献「小倉他,“1Kビット連想
メモリLSI”,信学技報,ICD80−44,第13
頁〜第21頁」に記載されている。
【0003】従来における連想メモリ装置の構成例を図
6に示す。図6のブロック図では、4ワード分の構成図
を示している。図6において、600〜603はそれぞ
れ連想メモリワードであり、各々の連想メモリワード6
00〜603からはそれぞれ対応して検索結果を出力す
る信号線604〜607が導出されている。608〜6
11はそれぞれ各ワード対応の2入力1出力のセレクタ
である。例えば、セレクタ608は、2つの入力端子a
,bと1つの出力端子cとを有し、制御信号入力端子d
に供給される制御信号により制御される。616は各セ
レタク608〜611の動作を制御する制御信号線であ
る。617〜620はそれぞれ各ワード対応に設けられ
た当該ワードのセレクタ出力を保持するマスタスレーブ
型のD形フリップフロップである。例えば、フリップフ
ロップ617は、入力端子Dと、出力端子Qとを有し、
制御信号入力端子に信号線eが接続されている。624
はマスタスレーブ型の各D形フリップフロップ617〜
620の動作を制御する制御信号線であり、各D形フリ
ップフロップの制御信号入力端子の信号線eに接続され
る。
6に示す。図6のブロック図では、4ワード分の構成図
を示している。図6において、600〜603はそれぞ
れ連想メモリワードであり、各々の連想メモリワード6
00〜603からはそれぞれ対応して検索結果を出力す
る信号線604〜607が導出されている。608〜6
11はそれぞれ各ワード対応の2入力1出力のセレクタ
である。例えば、セレクタ608は、2つの入力端子a
,bと1つの出力端子cとを有し、制御信号入力端子d
に供給される制御信号により制御される。616は各セ
レタク608〜611の動作を制御する制御信号線であ
る。617〜620はそれぞれ各ワード対応に設けられ
た当該ワードのセレクタ出力を保持するマスタスレーブ
型のD形フリップフロップである。例えば、フリップフ
ロップ617は、入力端子Dと、出力端子Qとを有し、
制御信号入力端子に信号線eが接続されている。624
はマスタスレーブ型の各D形フリップフロップ617〜
620の動作を制御する制御信号線であり、各D形フリ
ップフロップの制御信号入力端子の信号線eに接続され
る。
【0004】図6に示す連想メモリ装置は、次のように
動作する。検索動作を行う場合は、制御信号線616に
制御信号を与え、各ワードのセレクタ608〜611を
当該ワードの検索結果を選択した状態にして、セレクタ
出力をフリップフロップ617〜620に取り込む。ま
た、フリップフロップ617〜620に保持されたデー
タをシフトする場合は、各ワードのセレクタ608〜6
11を隣接ワードのフリップフロップの出力側を選択し
た状態にして、セレクタ出力を順次に次のマスタスレー
ブ型のD形フリップフロップに取り込む。このような連
想メモリ装置においては、検索結果を記憶する記憶部と
して、隣接するワード間でのデータ転送が可能なシフト
レジスタ構成とできるレジスタ(マスタスレーブ形のフ
リップフロップ群)を用いる構成が、従来から知られて
いる。
動作する。検索動作を行う場合は、制御信号線616に
制御信号を与え、各ワードのセレクタ608〜611を
当該ワードの検索結果を選択した状態にして、セレクタ
出力をフリップフロップ617〜620に取り込む。ま
た、フリップフロップ617〜620に保持されたデー
タをシフトする場合は、各ワードのセレクタ608〜6
11を隣接ワードのフリップフロップの出力側を選択し
た状態にして、セレクタ出力を順次に次のマスタスレー
ブ型のD形フリップフロップに取り込む。このような連
想メモリ装置においては、検索結果を記憶する記憶部と
して、隣接するワード間でのデータ転送が可能なシフト
レジスタ構成とできるレジスタ(マスタスレーブ形のフ
リップフロップ群)を用いる構成が、従来から知られて
いる。
【0005】また、シフトレジスタ機能を有する連想メ
モリ装置において、検索結果のシフト機能を利用したワ
ード間のデータ転送機能を用いて、連想メモリ装置に記
憶されたデータの総和を始めとした累算処理を行う手法
が、文献「小倉,“連想メモリにおける累算処理とその
実行時間評価”,1991信学総全大予稿」に記載され
ている。この累算手法は、離れた距離にあるワード間で
のデータ転送が必要であり、かつ、累算処理の処理時間
がデータ転送に必要な時間で依存するという特徴がある
。
モリ装置において、検索結果のシフト機能を利用したワ
ード間のデータ転送機能を用いて、連想メモリ装置に記
憶されたデータの総和を始めとした累算処理を行う手法
が、文献「小倉,“連想メモリにおける累算処理とその
実行時間評価”,1991信学総全大予稿」に記載され
ている。この累算手法は、離れた距離にあるワード間で
のデータ転送が必要であり、かつ、累算処理の処理時間
がデータ転送に必要な時間で依存するという特徴がある
。
【0006】
【発明が解決しようとする課題】ところで、図6に示し
た従来の連想メモリ装置においては、離れた距離にある
ワード間でのデータ転送を行うためには、隣接ワードへ
の検索結果のシフト動作を繰り返さざるを得ず、データ
転送に長い時間を要するとい問題がある。すなわち、隣
接ワードへの検索結果のシフト動作には1サイクルを要
し、距離mにあるワードへの検索結果のシフト動作には
mサイクルを要していた。この結果、上述のような累算
処理にも、長い処理時間が必要となるという問題点があ
る。
た従来の連想メモリ装置においては、離れた距離にある
ワード間でのデータ転送を行うためには、隣接ワードへ
の検索結果のシフト動作を繰り返さざるを得ず、データ
転送に長い時間を要するとい問題がある。すなわち、隣
接ワードへの検索結果のシフト動作には1サイクルを要
し、距離mにあるワードへの検索結果のシフト動作には
mサイクルを要していた。この結果、上述のような累算
処理にも、長い処理時間が必要となるという問題点があ
る。
【0007】以上に説明したように、従来の連想メモリ
装置おいては、次のような問題点がある。すなわち、■
従来の連想メモリ装置では、離れた距離にあるワード間
でのデータ転送を行うためには、隣接ワードへの検索結
果のシフト動作を繰り返さざるを得ず、データ転送に長
い時間を要することになり、■このため、従来の連想メ
モリ装置で検索結果のシフト機能を利用したワード間で
のデータ転送機能を用いて、連想メモリ装置に記憶され
たデータの総和をはじめとした累算処理を行うためには
、長い時間が必要となる。
装置おいては、次のような問題点がある。すなわち、■
従来の連想メモリ装置では、離れた距離にあるワード間
でのデータ転送を行うためには、隣接ワードへの検索結
果のシフト動作を繰り返さざるを得ず、データ転送に長
い時間を要することになり、■このため、従来の連想メ
モリ装置で検索結果のシフト機能を利用したワード間で
のデータ転送機能を用いて、連想メモリ装置に記憶され
たデータの総和をはじめとした累算処理を行うためには
、長い時間が必要となる。
【0008】このように、従来の連想メモリ装置では、
離れた距離にあるワード間でのデータ転送を短い時間で
行うことができないという問題点があった。
離れた距離にあるワード間でのデータ転送を短い時間で
行うことができないという問題点があった。
【0009】したがって、本発明の目的は、連想メモリ
装置において、検索結果のワード間でのバレルシフト動
作を行うための機構を備え、離れた距離にあるワード間
でのデータ転送を短い時間で行える連想メモリ装置を提
供することにある。
装置において、検索結果のワード間でのバレルシフト動
作を行うための機構を備え、離れた距離にあるワード間
でのデータ転送を短い時間で行える連想メモリ装置を提
供することにある。
【0010】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の連想メモリ装置は、データを記憶し当該記
憶したデータに対する検索結果を生成する複数個のワー
ドと、各ワード単位に設けられ対応するワードの検索結
果を格納し保持すると共に、隣接するワード間で当該検
索結果をシフトするできる記憶手段とを有する連想メモ
リ装置であって、各ワード対応に設けられた前記記憶手
段にバレルシフトを行う手段を付加したことを特徴とす
る。
め、本発明の連想メモリ装置は、データを記憶し当該記
憶したデータに対する検索結果を生成する複数個のワー
ドと、各ワード単位に設けられ対応するワードの検索結
果を格納し保持すると共に、隣接するワード間で当該検
索結果をシフトするできる記憶手段とを有する連想メモ
リ装置であって、各ワード対応に設けられた前記記憶手
段にバレルシフトを行う手段を付加したことを特徴とす
る。
【0011】
【作用】これによれば、連想メモリ装置において、各ワ
ード対応に設けられた記憶手段にバレルシフトを行う手
段として、例えば、バレルシフト回路が付加される。ま
た、バレルシフトを行う手段は、バレルシフト動作にお
けるシフトの起点となるワードを示す信号あるいは終点
となるワードを示す信号を用いて、各ワード対応に設け
られた当該記憶手段の隣接ワードからのデータ転送受信
あるいは他の隣接ワードへのデータ転送送信を制御し、
バレルシフト動作を行う。
ード対応に設けられた記憶手段にバレルシフトを行う手
段として、例えば、バレルシフト回路が付加される。ま
た、バレルシフトを行う手段は、バレルシフト動作にお
けるシフトの起点となるワードを示す信号あるいは終点
となるワードを示す信号を用いて、各ワード対応に設け
られた当該記憶手段の隣接ワードからのデータ転送受信
あるいは他の隣接ワードへのデータ転送送信を制御し、
バレルシフト動作を行う。
【0012】また、バレルシフト動作における転送の起
点となるワードを示す信号あるいは終点となるワードを
示す信号を生成するため、バレルシフト動作における転
送の起点となるワード群あるいは終点となるワード群を
指示するデコーダが備えられる。デコーダは、別途に与
えられる指定信号を当該デコーダでデコードして、該バ
レルシフト動作における転送の起点となるワードを示す
信号あるいは終点となるワードを示す信号を生成する。 また、当該デコーダは、例えば、デコード対象とする指
定信号のビット幅を制御情報により変更可能とし、バレ
ルシフト動作におけるシフト距離を変更できる構成とさ
れる。また、当該デコーダをワードアクセスのためのワ
ードアドレデコーダと共用する構成とされる。
点となるワードを示す信号あるいは終点となるワードを
示す信号を生成するため、バレルシフト動作における転
送の起点となるワード群あるいは終点となるワード群を
指示するデコーダが備えられる。デコーダは、別途に与
えられる指定信号を当該デコーダでデコードして、該バ
レルシフト動作における転送の起点となるワードを示す
信号あるいは終点となるワードを示す信号を生成する。 また、当該デコーダは、例えば、デコード対象とする指
定信号のビット幅を制御情報により変更可能とし、バレ
ルシフト動作におけるシフト距離を変更できる構成とさ
れる。また、当該デコーダをワードアクセスのためのワ
ードアドレデコーダと共用する構成とされる。
【0013】このように、連想メモリ装置において、バ
レルシフト動作を行える構成とすることより、離れた距
離にあるワード間でのデータ転送を短い時間で行うこと
ができる。このため、ワード間でのデータ転送機能を用
いて、連想メモリ装置に記憶されたデータの総和をはじ
めとした累算処理などが短い時間で処理できることにな
る。バレルシフト動作を行うための構成では、既存の記
憶手段を共用できるため、バレルシフト機能の付加のた
めに必要な金物量が少なく、連想メモリ装置の大容量化
や低価格化に対応できる。デコーダとして、ここでは簡
単に構成できるデコーダを用いることができ、デコード
出力によりデータ転送を行うワードの距離を外部から容
易に制御できる。更に、デコーダに付加回路に設けて、
デコードできるビット幅を変更可能とすると、バレルシ
フト動作におけるシフト距離を変更できる構成となる。 また、デコーダは、ワードアクセスのためのワードアド
レスデコーダと共用する構成とすることにより、連想メ
モリ装置の大容量化や低価格化に対応できる。
レルシフト動作を行える構成とすることより、離れた距
離にあるワード間でのデータ転送を短い時間で行うこと
ができる。このため、ワード間でのデータ転送機能を用
いて、連想メモリ装置に記憶されたデータの総和をはじ
めとした累算処理などが短い時間で処理できることにな
る。バレルシフト動作を行うための構成では、既存の記
憶手段を共用できるため、バレルシフト機能の付加のた
めに必要な金物量が少なく、連想メモリ装置の大容量化
や低価格化に対応できる。デコーダとして、ここでは簡
単に構成できるデコーダを用いることができ、デコード
出力によりデータ転送を行うワードの距離を外部から容
易に制御できる。更に、デコーダに付加回路に設けて、
デコードできるビット幅を変更可能とすると、バレルシ
フト動作におけるシフト距離を変更できる構成となる。 また、デコーダは、ワードアクセスのためのワードアド
レスデコーダと共用する構成とすることにより、連想メ
モリ装置の大容量化や低価格化に対応できる。
【0014】
【実施例】以下、本発明の実施例を図面を参照して具体
的に説明する。図1は本発明の第1の実施例にかかる連
想メモリ装置の構成例を示すブロック図である。この連
想メモリ装置は、各ワード対応に設けられた検索結果を
保持する記憶部のフリップフロップにバレルシフトを行
うバレルシフト回路を付加した構成となっている。図1
に示す連想メモリ装置では、4ワード分の構成を示して
いる。図1において、1〜4はそれぞれの連想メモリワ
ードであり、5〜8はそれぞれ対応する連想メモリワー
ド1〜4からの検索結果を出力する信号線である。9〜
12はそれぞれ各ワード対応の2入力1出力のセレクタ
である。例えば、セレクタ9は、2つの入力端子a,b
と1つの出力端子cとを有し、制御信号入力端子に供給
される制御信号により制御される。13はセレクタ9〜
12の動作を制御する制御信号線である。14〜17は
それぞれ各ワード対応に設けられた当該ワードのセレク
タ出力を保持するマスタスレーブ型のD形フリップフロ
ップである。例えば、フリップフロップ14は、入力端
子Dと、出力端子Qとを有し、制御信号入力端子に供給
される制御信号により動作が制御される。18はマスタ
スレーブ型のD形フリップフロップ14〜17の動作を
制御する制御信号線であり、各フリップフロップ14〜
17の制御信号入力端子に接続される。20は各ワード
対応のフリップフロップ17〜20の出力を受け、この
出力を動作モードに応じてシフトするバレルシフト回路
である。I1〜I4はそれぞれ対応するワードのフリッ
プフロップの出力を受ける入力端子を示し、O1〜O4
はそれぞれシフトされたデータの出力端子を示す。なお
、19はバレルシフト回路20の動作を制御する制御信
号線を示し、制御信号線19は制御入力端子Cに接続さ
れる。
的に説明する。図1は本発明の第1の実施例にかかる連
想メモリ装置の構成例を示すブロック図である。この連
想メモリ装置は、各ワード対応に設けられた検索結果を
保持する記憶部のフリップフロップにバレルシフトを行
うバレルシフト回路を付加した構成となっている。図1
に示す連想メモリ装置では、4ワード分の構成を示して
いる。図1において、1〜4はそれぞれの連想メモリワ
ードであり、5〜8はそれぞれ対応する連想メモリワー
ド1〜4からの検索結果を出力する信号線である。9〜
12はそれぞれ各ワード対応の2入力1出力のセレクタ
である。例えば、セレクタ9は、2つの入力端子a,b
と1つの出力端子cとを有し、制御信号入力端子に供給
される制御信号により制御される。13はセレクタ9〜
12の動作を制御する制御信号線である。14〜17は
それぞれ各ワード対応に設けられた当該ワードのセレク
タ出力を保持するマスタスレーブ型のD形フリップフロ
ップである。例えば、フリップフロップ14は、入力端
子Dと、出力端子Qとを有し、制御信号入力端子に供給
される制御信号により動作が制御される。18はマスタ
スレーブ型のD形フリップフロップ14〜17の動作を
制御する制御信号線であり、各フリップフロップ14〜
17の制御信号入力端子に接続される。20は各ワード
対応のフリップフロップ17〜20の出力を受け、この
出力を動作モードに応じてシフトするバレルシフト回路
である。I1〜I4はそれぞれ対応するワードのフリッ
プフロップの出力を受ける入力端子を示し、O1〜O4
はそれぞれシフトされたデータの出力端子を示す。なお
、19はバレルシフト回路20の動作を制御する制御信
号線を示し、制御信号線19は制御入力端子Cに接続さ
れる。
【0015】次に、図1を参照して、連想メモリ装置の
動作を説明する。検索動作を行う場合は、制御信号線1
3に制御信号を与え、各ワードのセレクタ9〜12を当
該ワードの検索結果を選択した状態にし、各セレクタ出
力をフリップフロップ14〜17に取り込む。また、フ
リップフロップ14〜17に保持されたデータをシフト
する場合は、バレルシフト回路20の制御入力端子Cに
与える制御信号を制御して、バレルシフト回路20に入
力端子I1〜I4に入力されるデータに所望のシフト動
作を行わせ、各ワードのセレクタ9〜12をバレルシフ
ト回路20の出力側を選択した状態にして、セレクタ出
力(バレルシフト回路20の各出力端子O1〜O4から
の出力)をマスタスレーブ型のD形フリップフロップ1
4〜17にそれぞれ取り込む。
動作を説明する。検索動作を行う場合は、制御信号線1
3に制御信号を与え、各ワードのセレクタ9〜12を当
該ワードの検索結果を選択した状態にし、各セレクタ出
力をフリップフロップ14〜17に取り込む。また、フ
リップフロップ14〜17に保持されたデータをシフト
する場合は、バレルシフト回路20の制御入力端子Cに
与える制御信号を制御して、バレルシフト回路20に入
力端子I1〜I4に入力されるデータに所望のシフト動
作を行わせ、各ワードのセレクタ9〜12をバレルシフ
ト回路20の出力側を選択した状態にして、セレクタ出
力(バレルシフト回路20の各出力端子O1〜O4から
の出力)をマスタスレーブ型のD形フリップフロップ1
4〜17にそれぞれ取り込む。
【0016】このように、各ワード対応に設けられた検
索結果を記憶する記憶部のフリップフロップ14〜17
に対して、バレルシフト動作を行うバレルシフト回路2
0を付加することにより、離れた距離にあるワード間で
のデータ転送を短時間で行えるようになる。なお、バレ
ルシフト回路の構成としては、種々の構成が知られてお
り、この実施例においては、どのような構成のバレルシ
フト回路を用いてもよい。
索結果を記憶する記憶部のフリップフロップ14〜17
に対して、バレルシフト動作を行うバレルシフト回路2
0を付加することにより、離れた距離にあるワード間で
のデータ転送を短時間で行えるようになる。なお、バレ
ルシフト回路の構成としては、種々の構成が知られてお
り、この実施例においては、どのような構成のバレルシ
フト回路を用いてもよい。
【0017】図2は本発明の第2の実施例にかかる連想
メモリ装置の要部の構成を示すブロック図である。この
第2の実施例の連想メモリ装置は、バレルシフト動作に
おける転送の起点となるワードを示す信号を用いて、各
ワード対応に設けられた記憶部(フリップフロップ)の
隣接ワードからのデータ転送受信を制御することにより
、バレルシフト動作を行う構成となっている。図2のブ
ロック図では、4ワード分の構成図を示している。図2
において、5〜8はそれぞれそれぞれ対応する連想メモ
リワードからの検索結果を出力する信号線であり、9〜
12はそれぞれ各ワード対応の2入力1出力のセレクタ
である。例えば、セレクタ9は、2つの入力端子a,b
と1つの出力端子cとを有し、制御信号入力端子に供給
される制御信号により制御される。13はセレタク9〜
12の動作を制御する制御信号線である。これらの参照
番号5〜13の構成要素は、図1の実施例と同様な構成
要素である。ここでは連想メモリワードからの検索結果
を記憶する記憶部として、マスタスレーブ型のD形フリ
ップフロップに替えて、D形ラッチを用いた構成として
いる。すなわち、51〜54はそれぞれ各ワード対応に
設けられた当該ワードのセレクタ出力を保持するD形ラ
ッチである。D形ラッチ51の場合で例示すると、D形
ラッチ51は、入力端子Dと、出力端子Qとを有し、制
御信号入力端子Cpに信号線sが接続されている。61
〜64はそれぞれ1入力が否定入力ゲートとなっている
2入力のORゲートである。65はORゲート61〜6
4に制御信号を与える制御信号線である。また、71〜
74はそれぞれ対応するワードがバレルトフト動作にお
ける転送の起点となるワードであるか否かを示す信号を
供給する信号線である。
メモリ装置の要部の構成を示すブロック図である。この
第2の実施例の連想メモリ装置は、バレルシフト動作に
おける転送の起点となるワードを示す信号を用いて、各
ワード対応に設けられた記憶部(フリップフロップ)の
隣接ワードからのデータ転送受信を制御することにより
、バレルシフト動作を行う構成となっている。図2のブ
ロック図では、4ワード分の構成図を示している。図2
において、5〜8はそれぞれそれぞれ対応する連想メモ
リワードからの検索結果を出力する信号線であり、9〜
12はそれぞれ各ワード対応の2入力1出力のセレクタ
である。例えば、セレクタ9は、2つの入力端子a,b
と1つの出力端子cとを有し、制御信号入力端子に供給
される制御信号により制御される。13はセレタク9〜
12の動作を制御する制御信号線である。これらの参照
番号5〜13の構成要素は、図1の実施例と同様な構成
要素である。ここでは連想メモリワードからの検索結果
を記憶する記憶部として、マスタスレーブ型のD形フリ
ップフロップに替えて、D形ラッチを用いた構成として
いる。すなわち、51〜54はそれぞれ各ワード対応に
設けられた当該ワードのセレクタ出力を保持するD形ラ
ッチである。D形ラッチ51の場合で例示すると、D形
ラッチ51は、入力端子Dと、出力端子Qとを有し、制
御信号入力端子Cpに信号線sが接続されている。61
〜64はそれぞれ1入力が否定入力ゲートとなっている
2入力のORゲートである。65はORゲート61〜6
4に制御信号を与える制御信号線である。また、71〜
74はそれぞれ対応するワードがバレルトフト動作にお
ける転送の起点となるワードであるか否かを示す信号を
供給する信号線である。
【0018】図2を参照して動作を説明する。始めに、
ノーオペレーションの状態、すなわち、検索動作もシフ
ト動作も行なわない状態では、各ワードのバレルシフト
動作における転送の起点となるワードであるか否かを示
す信号線71〜74には、論理“1”を与え、制御信号
線65には、論理“0”を与えておく。この状態におい
ては、各ワードのD形ラッチはデータの保持状態である
ため、状態に変化がなく、ノーオペレーションの状態が
維持されている。
ノーオペレーションの状態、すなわち、検索動作もシフ
ト動作も行なわない状態では、各ワードのバレルシフト
動作における転送の起点となるワードであるか否かを示
す信号線71〜74には、論理“1”を与え、制御信号
線65には、論理“0”を与えておく。この状態におい
ては、各ワードのD形ラッチはデータの保持状態である
ため、状態に変化がなく、ノーオペレーションの状態が
維持されている。
【0019】次に、検索動作を行う場合は、各ワードの
セレクタ9〜12を当該ワードの検索結果の入力側を選
択した状態にして、制御信号線65に論理“1”を与え
る。これにより、全ワードにおいて、D形ラッチはデー
タの取り込み状態となるため、セレクタ出力が取り込ま
れる。そして、信号線71〜74に論理“1”を与え、
制御信号線65に論理“0”を与えることにより、検索
動作は終了し、ノーオペレーション状態に移行できる。
セレクタ9〜12を当該ワードの検索結果の入力側を選
択した状態にして、制御信号線65に論理“1”を与え
る。これにより、全ワードにおいて、D形ラッチはデー
タの取り込み状態となるため、セレクタ出力が取り込ま
れる。そして、信号線71〜74に論理“1”を与え、
制御信号線65に論理“0”を与えることにより、検索
動作は終了し、ノーオペレーション状態に移行できる。
【0020】ノーオペレーションの状態から、D形ラッ
チ51〜54に保持されたデータをシフトする場合には
、各ワードのセレクタ9〜12は、隣接ワードのD形ラ
ッチの出力を選択した状態にして、各ワードのバレルシ
フト動作における転送の起点となるワードであるか否か
を示す各々の信号線71〜74に対して、バレルシフト
動作における転送の起点とならないワードにおける信号
線には論理“0”を与え、また、バレルシフト動作にお
ける転送の起点となるワードにおける信号線には論理“
1”を与える。このため、バレルシフト動作における転
送の起点となるワードにおいては、ノーオペレーション
状態が維持され、状態に変化がない。
チ51〜54に保持されたデータをシフトする場合には
、各ワードのセレクタ9〜12は、隣接ワードのD形ラ
ッチの出力を選択した状態にして、各ワードのバレルシ
フト動作における転送の起点となるワードであるか否か
を示す各々の信号線71〜74に対して、バレルシフト
動作における転送の起点とならないワードにおける信号
線には論理“0”を与え、また、バレルシフト動作にお
ける転送の起点となるワードにおける信号線には論理“
1”を与える。このため、バレルシフト動作における転
送の起点となるワードにおいては、ノーオペレーション
状態が維持され、状態に変化がない。
【0021】一方、バレルシフト動作における転送の起
点とならないワードにおいては、D形ラッチが取り込み
状態となり、このため、バレルシフト動作における転送
の起点とならないワードにおいて、セレクタ出力、すな
わち、隣接ワードのD形ラッチの出力を取り込み、その
取り込んだデータがそのまま通過して出力される。例え
ば、バレルシフト動作における転送の起点とならないワ
ードが連続している場合には、バレルシフト動作におけ
る転送の起点となるワードのD形ラッチに保持されてい
るデータが順次に通過してシフトされていく。
点とならないワードにおいては、D形ラッチが取り込み
状態となり、このため、バレルシフト動作における転送
の起点とならないワードにおいて、セレクタ出力、すな
わち、隣接ワードのD形ラッチの出力を取り込み、その
取り込んだデータがそのまま通過して出力される。例え
ば、バレルシフト動作における転送の起点とならないワ
ードが連続している場合には、バレルシフト動作におけ
る転送の起点となるワードのD形ラッチに保持されてい
るデータが順次に通過してシフトされていく。
【0022】このように、バレルシフト動作における転
送の起点となるワードを示す信号を用いて、各ワード対
応に設けられた記憶部となるD形ラッチの隣接ワードか
らのデータ転送受信を制御することにより、バレルシフ
ト動作を行う。
送の起点となるワードを示す信号を用いて、各ワード対
応に設けられた記憶部となるD形ラッチの隣接ワードか
らのデータ転送受信を制御することにより、バレルシフ
ト動作を行う。
【0023】第2の実施例による連想メモリ装置におけ
るバレルシフト動作では、データが順次にD形ラッチ5
1〜54を経由するため、その転送速度には限界がある
。しかし、通常、データがD形ラッチ1段を経由するた
めの時間は、連想メモリ装置の1サイクルの時間よりも
十分に短く、このため、1サイクルの時間内に複数ワー
ドにまたがるバレルシフト動作を十分に行える。このよ
うにバレルシフト動作における転送の起点となるワード
を示す信号を用い、各ワード対応に設けられた記憶部の
D形ラッチの隣接ワードからのデータ転送受信を制御す
ることにより、離れた距離にあるワード間でのデータ転
送を短い時間で行える。なお、この第2の実施例では、
バレルシフト動作における転送の起点となるワードを示
す信号を用いた構成例を説明したが、これは、バレルシ
フト動作における転送の終点となるワードを示す信号を
用いても同様に構成できる。
るバレルシフト動作では、データが順次にD形ラッチ5
1〜54を経由するため、その転送速度には限界がある
。しかし、通常、データがD形ラッチ1段を経由するた
めの時間は、連想メモリ装置の1サイクルの時間よりも
十分に短く、このため、1サイクルの時間内に複数ワー
ドにまたがるバレルシフト動作を十分に行える。このよ
うにバレルシフト動作における転送の起点となるワード
を示す信号を用い、各ワード対応に設けられた記憶部の
D形ラッチの隣接ワードからのデータ転送受信を制御す
ることにより、離れた距離にあるワード間でのデータ転
送を短い時間で行える。なお、この第2の実施例では、
バレルシフト動作における転送の起点となるワードを示
す信号を用いた構成例を説明したが、これは、バレルシ
フト動作における転送の終点となるワードを示す信号を
用いても同様に構成できる。
【0024】図3は本発明の第3の実施例にかかる連想
メモリ装置の要部の構成を示すブロック図である。第3
の実施例の連想メモリ装置は、バレルシフト動作におけ
る転送の起点となるワードを示す信号を生成するために
、バレルシフト動作における転送の起点となるワード群
を指示するデコーダを備えた構成となっている。
メモリ装置の要部の構成を示すブロック図である。第3
の実施例の連想メモリ装置は、バレルシフト動作におけ
る転送の起点となるワードを示す信号を生成するために
、バレルシフト動作における転送の起点となるワード群
を指示するデコーダを備えた構成となっている。
【0025】図3のブロック図では、4ワード分の構成
を示している。図3において、5〜8はそれぞれそれぞ
れ対応する連想メモリワードからの検索結果を出力する
信号線であり、9〜12はそれぞれ各ワード対応の2入
力1出力のセレクタである。例えば、セレクタ9は、2
つの入力端子a,bと1つの出力端子cとを有し、制御
信号入力端子に供給される制御信号により制御される。 また、13はセレタク9〜12の動作を制御する制御信
号線である。51〜54はそれぞれ各ワード対応に設け
られた当該ワードのセレクタ出力を保持するD形ラッチ
であり、D形ラッチ51の場合で例示すると、D形ラッ
チ51は、入力端子Dと、出力端子Qとを有し、制御信
号入力端子Cpに信号線sが接続されている。61〜6
4はそれぞれ1入力が否定入力ゲートとなっている2入
力のORゲートであり、65は制御信号線である。71
〜74はそれぞれ対応するワードがバレルトフト動作に
おける転送の起点となるワードであるか否かを示す信号
を供給する信号線である。
を示している。図3において、5〜8はそれぞれそれぞ
れ対応する連想メモリワードからの検索結果を出力する
信号線であり、9〜12はそれぞれ各ワード対応の2入
力1出力のセレクタである。例えば、セレクタ9は、2
つの入力端子a,bと1つの出力端子cとを有し、制御
信号入力端子に供給される制御信号により制御される。 また、13はセレタク9〜12の動作を制御する制御信
号線である。51〜54はそれぞれ各ワード対応に設け
られた当該ワードのセレクタ出力を保持するD形ラッチ
であり、D形ラッチ51の場合で例示すると、D形ラッ
チ51は、入力端子Dと、出力端子Qとを有し、制御信
号入力端子Cpに信号線sが接続されている。61〜6
4はそれぞれ1入力が否定入力ゲートとなっている2入
力のORゲートであり、65は制御信号線である。71
〜74はそれぞれ対応するワードがバレルトフト動作に
おける転送の起点となるワードであるか否かを示す信号
を供給する信号線である。
【0026】これらの参照番号5〜13,51〜54,
61〜65,71〜74の構成要素は、図2の実施例と
同様な構成要素である。この第3の実施例では、更に、
デコーダ75を備える構成となっている。デコーダ75
はバブルシフト動作における転送の起点となるワード群
を指示すめための2ビットデコーダである。デコーダ7
5は、図に示すように、各々のワード対応に(00),
(01),(10),(11)のデコード出力を順次繰
り返し得るようにプログラムされいているとする。デコ
ーダ75は入力信号線80に接続された入力端子INか
ら2ビットの入力信号が供給され、出力端子D0,D1
,D2,D3からそれぞれのデコード出力が出力される
。81〜84はそれぞれ2入力のORゲートであり、8
5は制御信号線である。
61〜65,71〜74の構成要素は、図2の実施例と
同様な構成要素である。この第3の実施例では、更に、
デコーダ75を備える構成となっている。デコーダ75
はバブルシフト動作における転送の起点となるワード群
を指示すめための2ビットデコーダである。デコーダ7
5は、図に示すように、各々のワード対応に(00),
(01),(10),(11)のデコード出力を順次繰
り返し得るようにプログラムされいているとする。デコ
ーダ75は入力信号線80に接続された入力端子INか
ら2ビットの入力信号が供給され、出力端子D0,D1
,D2,D3からそれぞれのデコード出力が出力される
。81〜84はそれぞれ2入力のORゲートであり、8
5は制御信号線である。
【0027】図3を参照して動作を説明する。まず始め
に、ノーオペレーションの状態、すなわち、検索動作も
シフト動作も行なわない状態においては、制御信号線8
5に論理“1”を与えることにより、各ワードのバレル
シフト動作における転送の起点となるワードであるか否
かを示す信号線71〜74には論理“1”を与え、また
、制御信号線65には、論理“0”を与えておく。この
状態においては、各ワードのD形ラッチ51〜54はデ
ータの保持状態であるため、状態に変化がなく、ノーオ
ペレーションの状態が維持されている。
に、ノーオペレーションの状態、すなわち、検索動作も
シフト動作も行なわない状態においては、制御信号線8
5に論理“1”を与えることにより、各ワードのバレル
シフト動作における転送の起点となるワードであるか否
かを示す信号線71〜74には論理“1”を与え、また
、制御信号線65には、論理“0”を与えておく。この
状態においては、各ワードのD形ラッチ51〜54はデ
ータの保持状態であるため、状態に変化がなく、ノーオ
ペレーションの状態が維持されている。
【0028】次に、検索動作を行う場合は、各ワードの
セレクタ9〜12を当該ワードの検索結果の入力側を選
択した状態にして、制御信号線65に論理“1”を与え
る。これにより、全ワードにおいて、D形ラッチ51〜
54はデータの取り込み状態となるため、セレクタ9〜
12からのセレクタ出力が取り込まれる。制御信号線8
5に論理“1”を与えることにより、各ワードのバレル
シフト動作における転送の起点となるワードであるか否
かを示す信号を供給する信号線71〜74に論理“1”
を与える。また、制御信号線65には論理“0”を与え
る。これにより、検索動作は終了し、ノーオペレーショ
ン状態に移行できる。
セレクタ9〜12を当該ワードの検索結果の入力側を選
択した状態にして、制御信号線65に論理“1”を与え
る。これにより、全ワードにおいて、D形ラッチ51〜
54はデータの取り込み状態となるため、セレクタ9〜
12からのセレクタ出力が取り込まれる。制御信号線8
5に論理“1”を与えることにより、各ワードのバレル
シフト動作における転送の起点となるワードであるか否
かを示す信号を供給する信号線71〜74に論理“1”
を与える。また、制御信号線65には論理“0”を与え
る。これにより、検索動作は終了し、ノーオペレーショ
ン状態に移行できる。
【0029】次に、ノーオペレーションの状態から、D
形ラッチ51〜54に保持されたデータをシフトする場
合には、各ワードのセレクタ9〜12は、隣接ワードの
D形ラッチの出力側を選択した状態にして、各ワードの
バレルシフト動作における転送の起点となるワードであ
るか否かを示す信号線71〜74は、バレルシフト動作
における転送の起点とならないワードにおける信号線に
は論理“0”を与え、また、バレルシフト動作における
転送の起点となるワードにおける信号線には論理“1”
を与える。このため、ここでは、デコーダ75からのデ
コード出力が用いられる。これは、バレルシフト動作に
おける転送の起点となるワードを指示する情報を信号線
80からデコーダ75に印加し、該情報をデコーダ75
によりデコードし、デコード出力を出力端子D0,D1
,D2,D3から得ることにより行う。この場合、制御
信号線85には論理“0”が与えられる。すなわち、例
えば、信号線80に“00”を印加した場合、(00)
がプログラムされたワードのデコーダ出力のみが論理“
1”となり、その他のワードはデコーダ出力は論理“0
”となる。これにより、バレルシフト動作における転送
の起点となるワードにおいては、ノーオペレーション状
態が維持され、状態に変化がない。
形ラッチ51〜54に保持されたデータをシフトする場
合には、各ワードのセレクタ9〜12は、隣接ワードの
D形ラッチの出力側を選択した状態にして、各ワードの
バレルシフト動作における転送の起点となるワードであ
るか否かを示す信号線71〜74は、バレルシフト動作
における転送の起点とならないワードにおける信号線に
は論理“0”を与え、また、バレルシフト動作における
転送の起点となるワードにおける信号線には論理“1”
を与える。このため、ここでは、デコーダ75からのデ
コード出力が用いられる。これは、バレルシフト動作に
おける転送の起点となるワードを指示する情報を信号線
80からデコーダ75に印加し、該情報をデコーダ75
によりデコードし、デコード出力を出力端子D0,D1
,D2,D3から得ることにより行う。この場合、制御
信号線85には論理“0”が与えられる。すなわち、例
えば、信号線80に“00”を印加した場合、(00)
がプログラムされたワードのデコーダ出力のみが論理“
1”となり、その他のワードはデコーダ出力は論理“0
”となる。これにより、バレルシフト動作における転送
の起点となるワードにおいては、ノーオペレーション状
態が維持され、状態に変化がない。
【0030】一方、バレルシフト動作における転送の起
点とならないワードにおいては、D形ラッチが取り込み
状態となる。このため、バレルシフト動作における転送
の起点とならないワードにおいては、セレクタ出力、す
なわち、隣接ワードのD形ラッチの出力を取り込み、そ
の取り込んだデータがそのまま通過して出力される。こ
こでは、デコーダ75として2ビットデコーダを用いて
おり、バレルシフト動作における転送の起点とならない
ワードが3ワード連続することになり、バレルシフト動
作における転送の起点となるワードのD形ラッチに保持
されているデータが順次通過して3ワード分シフトされ
ていく。
点とならないワードにおいては、D形ラッチが取り込み
状態となる。このため、バレルシフト動作における転送
の起点とならないワードにおいては、セレクタ出力、す
なわち、隣接ワードのD形ラッチの出力を取り込み、そ
の取り込んだデータがそのまま通過して出力される。こ
こでは、デコーダ75として2ビットデコーダを用いて
おり、バレルシフト動作における転送の起点とならない
ワードが3ワード連続することになり、バレルシフト動
作における転送の起点となるワードのD形ラッチに保持
されているデータが順次通過して3ワード分シフトされ
ていく。
【0031】このように、バレルシフト動作における転
送の起点となるワードを示す信号を生成する手段として
、バレルシフト動作における転送の起点となるワード群
を指示するためのデコーダ75を備え、バレルシフト動
作における転送の起点となるワードを示す情報を用いて
、各ワード対応に設けられた記憶部の隣接ワードからの
データ転送受信を制御することにより、バレルシフト動
作を行う。なお、図3の実施例では、2ビットデコーダ
を用い、4ワードのバレルシフト動作を行う例を示した
が、これと同様に、nビットのデコーダを用いることに
より、2nワードのバレルシフト動作を行える。
送の起点となるワードを示す信号を生成する手段として
、バレルシフト動作における転送の起点となるワード群
を指示するためのデコーダ75を備え、バレルシフト動
作における転送の起点となるワードを示す情報を用いて
、各ワード対応に設けられた記憶部の隣接ワードからの
データ転送受信を制御することにより、バレルシフト動
作を行う。なお、図3の実施例では、2ビットデコーダ
を用い、4ワードのバレルシフト動作を行う例を示した
が、これと同様に、nビットのデコーダを用いることに
より、2nワードのバレルシフト動作を行える。
【0032】また、この例では、バレルシフト動作にお
ける転送の起点となるワードを示す信号を生成するデコ
ーダを用いた構成を説明したが、これはバレルシフト動
作における転送の終点となるワードを示す信号を生成す
るデコーダを用いても、同様に実施できる。
ける転送の起点となるワードを示す信号を生成するデコ
ーダを用いた構成を説明したが、これはバレルシフト動
作における転送の終点となるワードを示す信号を生成す
るデコーダを用いても、同様に実施できる。
【0033】図4は本発明の第4の実施例にかかる連想
メモリ装置の要部の構成を示すブロック図である。第4
の実施例の連想メモリ装置は、バレルシフト動作におけ
る転送の起点となるワードを示す信号を生成するため、
バレルシフト動作における転送の起点となるワード群を
指示するためのデコーダを備え、該デコーダがデコード
対象とする指定信号のビット幅を制御信号により変更可
能な構成とした実施例である。このため、バレルシフト
動作におけるシフト距離を任意に変更可能とすることが
できる。また、当該デコーダは、ワードアクセスのため
のワードアドレスデコーダと共用できる構成とすること
により、必要な金物量が少なくて済む構成とすることが
できる。
メモリ装置の要部の構成を示すブロック図である。第4
の実施例の連想メモリ装置は、バレルシフト動作におけ
る転送の起点となるワードを示す信号を生成するため、
バレルシフト動作における転送の起点となるワード群を
指示するためのデコーダを備え、該デコーダがデコード
対象とする指定信号のビット幅を制御信号により変更可
能な構成とした実施例である。このため、バレルシフト
動作におけるシフト距離を任意に変更可能とすることが
できる。また、当該デコーダは、ワードアクセスのため
のワードアドレスデコーダと共用できる構成とすること
により、必要な金物量が少なくて済む構成とすることが
できる。
【0034】図4のブロック図では、4ワード分の構成
を示している。図4において、5〜13,51〜54,
61〜65,71〜74,81〜85は、図3で説明し
た要素と同様な要素である。すなわち、5〜8はそれぞ
れそれぞれ対応する連想メモリワードからの検索結果を
出力する信号線であり、9〜12はそれぞれ各ワード対
応の2入力1出力のセレクタである。例えば、セレクタ
9は、2つの入力端子a,bと1つの出力端子cとを有
し、制御信号入力端子に供給される制御信号により制御
される。13はセレクタ9〜12の動作を制御する制御
信号線である。51〜54はそれぞれ各ワード対応に設
けられた当該ワードのセレクタ出力を保持するD形ラッ
チであり、D形ラッチ51の場合で例示すると、D形ラ
ッチ51は、入力端子Dと、出力端子Qとを有し、制御
信号入力端子Cpに制御信号線が接続される。61〜6
4はそれぞれ1入力が否定入力ゲートとなっている2入
力のORゲートであり、65は制御信号線である。また
、71〜74はそれぞれ対応するワードがバレルトフト
動作における転送の起点となるワードであるか否かを示
す信号を供給する信号線である。81〜84はそれぞれ
2入力のORゲートであり、85は制御信号線である。 ここでのデコーダは、デコーダ対象のビット幅を変更で
きる機能をもつデコーダを用いる。90がビット幅可変
デコーダであり、log2Mビットデコーダ(Mは連想
メモリ装置のワード数)である。このビット幅可変デコ
ーダ90は、デコーダ対象のビット幅を連想メモリ装置
のワード数に応じて変更できる機能をもつデコーダとな
っている。91はlog2Mビットの被デコード信号を
供給する信号線であり、92はデコード対象とするビッ
ト幅を指定する制御情報を供給する制御信号線である。 93〜96はそれぞれ各ワードに対応するデコーダの出
力信号線である。
を示している。図4において、5〜13,51〜54,
61〜65,71〜74,81〜85は、図3で説明し
た要素と同様な要素である。すなわち、5〜8はそれぞ
れそれぞれ対応する連想メモリワードからの検索結果を
出力する信号線であり、9〜12はそれぞれ各ワード対
応の2入力1出力のセレクタである。例えば、セレクタ
9は、2つの入力端子a,bと1つの出力端子cとを有
し、制御信号入力端子に供給される制御信号により制御
される。13はセレクタ9〜12の動作を制御する制御
信号線である。51〜54はそれぞれ各ワード対応に設
けられた当該ワードのセレクタ出力を保持するD形ラッ
チであり、D形ラッチ51の場合で例示すると、D形ラ
ッチ51は、入力端子Dと、出力端子Qとを有し、制御
信号入力端子Cpに制御信号線が接続される。61〜6
4はそれぞれ1入力が否定入力ゲートとなっている2入
力のORゲートであり、65は制御信号線である。また
、71〜74はそれぞれ対応するワードがバレルトフト
動作における転送の起点となるワードであるか否かを示
す信号を供給する信号線である。81〜84はそれぞれ
2入力のORゲートであり、85は制御信号線である。 ここでのデコーダは、デコーダ対象のビット幅を変更で
きる機能をもつデコーダを用いる。90がビット幅可変
デコーダであり、log2Mビットデコーダ(Mは連想
メモリ装置のワード数)である。このビット幅可変デコ
ーダ90は、デコーダ対象のビット幅を連想メモリ装置
のワード数に応じて変更できる機能をもつデコーダとな
っている。91はlog2Mビットの被デコード信号を
供給する信号線であり、92はデコード対象とするビッ
ト幅を指定する制御情報を供給する制御信号線である。 93〜96はそれぞれ各ワードに対応するデコーダの出
力信号線である。
【0035】第4の実施例の連想メモリ装置を説明する
前に、この実施例で用いるデコード対象のビット幅を変
更できる機能をもつデコーダの構成について説明する。 デコード対象のビット幅を変更できる機能を持つデコー
ダの回路構成の一例を図5に示す。図5に示すデコーダ
では、デコード対象のビット幅を1〜4ビットの範囲で
変更できる。図5において、200〜203は4ビット
のデコーダへの入力信号線であり、200が最下位ビッ
ト、203が最上位ビットに対応する。300〜315
は16本の出力信号線であり、316〜318はデコー
ドするビット幅を変更するための制御信号である。31
9〜322はインバータであり、323〜328は2入
力のORゲートである。400〜415は4入力のAN
Dゲートであり、420〜427はデコード信号線であ
る。図5に示すデコーダは、ビット幅可変デコーダとし
て、次のように動作する。
前に、この実施例で用いるデコード対象のビット幅を変
更できる機能をもつデコーダの構成について説明する。 デコード対象のビット幅を変更できる機能を持つデコー
ダの回路構成の一例を図5に示す。図5に示すデコーダ
では、デコード対象のビット幅を1〜4ビットの範囲で
変更できる。図5において、200〜203は4ビット
のデコーダへの入力信号線であり、200が最下位ビッ
ト、203が最上位ビットに対応する。300〜315
は16本の出力信号線であり、316〜318はデコー
ドするビット幅を変更するための制御信号である。31
9〜322はインバータであり、323〜328は2入
力のORゲートである。400〜415は4入力のAN
Dゲートであり、420〜427はデコード信号線であ
る。図5に示すデコーダは、ビット幅可変デコーダとし
て、次のように動作する。
【0036】(1)1ビットデコーダとして用いる場合
、制御信号316〜318の全てに論理“1”を与える
。これにより、デコード信号線422〜427が常に論
理“1”をとることになるため、1ビットデコーダとし
て動作する。例えば、入力信号線203,202,20
1,200に対して論理入力“1001”を与えたとき
、出力信号線301,303,305,307,309
,311,313,315が論理“1”をとり、それ以
外の出力信号線は論理“0”をとる。 (2)2ビットデコーダとして用いる場合、制御信号3
16に論理“0”を与え、制御信号317,318に論
理“1”を与える。これにより、デコード信号線424
〜427が常に論理“1”をとることになるため、2ビ
ットデコーダとして動作する。例えば、入力信号線20
3,202,201,200に対して論理入力“100
1”を与えたとき、出力信号線301,305,309
,313が論理“1”をとり、それ以外の出力信号線は
論理“0”をとる。 (3)3ビットデコーダとして用いる場合、制御信号3
16,317に論理“0”を与え、制御信号318に論
理“1”を与える。これにより、デコード信号線426
,427が常に論理“1”をとることになるため、3ビ
ットデコーダとして動作する。例えば、入力信号線20
3,202,201,200に対して論理入力“100
1”を与えたとき、出力信号線301,309が論理“
1”をとり、それ以外の出力信号線は論理“0”をとる
。 (4)4ビットデコーダとして用いる場合、制御信号3
16〜318の全てに論理“0”を与える。これにより
、4ビットデコーダとして動作する。例えば、入力信号
線203,202,201,200に対して論理入力“
1001”を与えたとき、出力信号線309のみが論理
“1”をとり、それ以外の出力信号線は論理“0”をと
る。このように、通常のデコーダに若干の若干の論理回
路を付加することにより、ビット幅可変デコーダを構成
することができ、また、可変とするビット幅も制御信号
により容易に設定できる。
、制御信号316〜318の全てに論理“1”を与える
。これにより、デコード信号線422〜427が常に論
理“1”をとることになるため、1ビットデコーダとし
て動作する。例えば、入力信号線203,202,20
1,200に対して論理入力“1001”を与えたとき
、出力信号線301,303,305,307,309
,311,313,315が論理“1”をとり、それ以
外の出力信号線は論理“0”をとる。 (2)2ビットデコーダとして用いる場合、制御信号3
16に論理“0”を与え、制御信号317,318に論
理“1”を与える。これにより、デコード信号線424
〜427が常に論理“1”をとることになるため、2ビ
ットデコーダとして動作する。例えば、入力信号線20
3,202,201,200に対して論理入力“100
1”を与えたとき、出力信号線301,305,309
,313が論理“1”をとり、それ以外の出力信号線は
論理“0”をとる。 (3)3ビットデコーダとして用いる場合、制御信号3
16,317に論理“0”を与え、制御信号318に論
理“1”を与える。これにより、デコード信号線426
,427が常に論理“1”をとることになるため、3ビ
ットデコーダとして動作する。例えば、入力信号線20
3,202,201,200に対して論理入力“100
1”を与えたとき、出力信号線301,309が論理“
1”をとり、それ以外の出力信号線は論理“0”をとる
。 (4)4ビットデコーダとして用いる場合、制御信号3
16〜318の全てに論理“0”を与える。これにより
、4ビットデコーダとして動作する。例えば、入力信号
線203,202,201,200に対して論理入力“
1001”を与えたとき、出力信号線309のみが論理
“1”をとり、それ以外の出力信号線は論理“0”をと
る。このように、通常のデコーダに若干の若干の論理回
路を付加することにより、ビット幅可変デコーダを構成
することができ、また、可変とするビット幅も制御信号
により容易に設定できる。
【0037】次に、図4を参照して第4の実施例の連想
メモリ装置の動作を説明する。この第4の実施例の連想
メモリ装置は、バレルシフト動作における転送の起点と
なるワード群を指示するためのデコーダとして、ビット
幅可変デコーダを用いることと、該ビット幅可変デコー
ダをワードアクセスのためのワードアドレスデコーダと
共用する構成としたこととが、第3の実施例の連想メモ
リ装置(図3)と異なるが、基本的な動作は、図3に示
した第3の実施例の連想メモリ装置と同様である。次の
説明では、図3の場合と異なっている部分の動作を説明
する。
メモリ装置の動作を説明する。この第4の実施例の連想
メモリ装置は、バレルシフト動作における転送の起点と
なるワード群を指示するためのデコーダとして、ビット
幅可変デコーダを用いることと、該ビット幅可変デコー
ダをワードアクセスのためのワードアドレスデコーダと
共用する構成としたこととが、第3の実施例の連想メモ
リ装置(図3)と異なるが、基本的な動作は、図3に示
した第3の実施例の連想メモリ装置と同様である。次の
説明では、図3の場合と異なっている部分の動作を説明
する。
【0038】まず、デコーダ90をワードアクセスのた
めのワードアドレスデコーダとして用いる場合は、制御
信号線85に論理“1”を与える。これにより、デコー
ダの出力がバレルシフト動作に影響することなく、デコ
ーダ出力を用いた通常のワードアクセスが行える。
めのワードアドレスデコーダとして用いる場合は、制御
信号線85に論理“1”を与える。これにより、デコー
ダの出力がバレルシフト動作に影響することなく、デコ
ーダ出力を用いた通常のワードアクセスが行える。
【0039】次に、ノーオペレーションの状態から保持
されたデータをシフトする場合は、各ワードのセレクタ
を隣接ワードのD形ラッチの出力を選択した状態にし、
バレルシフト動作における転送の起点とならないワード
において、転送の起点となるワードであるか否かを示す
信号を供給する信号線に論理“0”を与えるため、ここ
では、デコーダ90に対する信号線91と制御信号線9
2のそれぞれに、バレルシフト動作における転送の起点
となるワードを指示するための情報信号と、デコード対
象とするビットを指定するための信号とを印加する。こ
れにより、デコーダ90はデコード動作を行い、デコー
ド信号を信号線93〜96に出力する。このとき、制御
信号線85には論理“0”を与える。
されたデータをシフトする場合は、各ワードのセレクタ
を隣接ワードのD形ラッチの出力を選択した状態にし、
バレルシフト動作における転送の起点とならないワード
において、転送の起点となるワードであるか否かを示す
信号を供給する信号線に論理“0”を与えるため、ここ
では、デコーダ90に対する信号線91と制御信号線9
2のそれぞれに、バレルシフト動作における転送の起点
となるワードを指示するための情報信号と、デコード対
象とするビットを指定するための信号とを印加する。こ
れにより、デコーダ90はデコード動作を行い、デコー
ド信号を信号線93〜96に出力する。このとき、制御
信号線85には論理“0”を与える。
【0040】すなわち、この場合、例えば、制御信号線
92によって下位2ビットをデコード対象とした状態で
、信号線91の下位2ビットに論理“00”を印加した
場合には、下位2ビットが(00)にプログラムされた
ワードのデコーダ出力のみが、論理“1をとり、その他
のワードのデコーダ出力は論理“0”となる。バレルシ
フト動作における転送の起点となるワードにおいては、
ノーオペレーションの状態が維持され、状態に変化がな
い。一方、バレルシフト動作における転送の起点となら
ないワードにおいては、D形ラッチが取り込み状態とな
る。このため、バレルシフト動作における転送の起点と
ならないワードにおいては、セレクタ出力を取り込み、
すなわち、隣接ワードのD形ラッチの出力を取り込み、
その取り込んだデータがそのまま通過して出力される。 下位2ビットをデコード対象とした場合は、バレルシフ
ト動作における転送の起点とならないワードが3ワード
連続することになり、バレルシフト動作における転送の
起点となるワードのD形ラッチに保持されているデータ
が順次通過して3ワード分シフトされていく。
92によって下位2ビットをデコード対象とした状態で
、信号線91の下位2ビットに論理“00”を印加した
場合には、下位2ビットが(00)にプログラムされた
ワードのデコーダ出力のみが、論理“1をとり、その他
のワードのデコーダ出力は論理“0”となる。バレルシ
フト動作における転送の起点となるワードにおいては、
ノーオペレーションの状態が維持され、状態に変化がな
い。一方、バレルシフト動作における転送の起点となら
ないワードにおいては、D形ラッチが取り込み状態とな
る。このため、バレルシフト動作における転送の起点と
ならないワードにおいては、セレクタ出力を取り込み、
すなわち、隣接ワードのD形ラッチの出力を取り込み、
その取り込んだデータがそのまま通過して出力される。 下位2ビットをデコード対象とした場合は、バレルシフ
ト動作における転送の起点とならないワードが3ワード
連続することになり、バレルシフト動作における転送の
起点となるワードのD形ラッチに保持されているデータ
が順次通過して3ワード分シフトされていく。
【0041】このように、バレルシフト動作における転
送の起点となるワードを示す信号を生成する手段として
、バレルシフト動作における転送の起点となるワード群
を指示するためのビット幅可変のデコーダ90を備え、
該デコーダ90がデコード対象とする指定信号のビット
幅を制御信号により変更し、バレルシフト動作における
シフト距離を変更できる構成とする。また、当該デコー
ダは、ワードアクセスのためのワードアドレスデコーダ
と共用できる構成とし、バレルシフト動作における転送
の起点となるワードを示す信号を用いて、各ワード対応
に設けられた記憶部(D形ラッチ)の隣接ワードからの
データ転送受信を制御することにより、バレルシフト動
作を行える。
送の起点となるワードを示す信号を生成する手段として
、バレルシフト動作における転送の起点となるワード群
を指示するためのビット幅可変のデコーダ90を備え、
該デコーダ90がデコード対象とする指定信号のビット
幅を制御信号により変更し、バレルシフト動作における
シフト距離を変更できる構成とする。また、当該デコー
ダは、ワードアクセスのためのワードアドレスデコーダ
と共用できる構成とし、バレルシフト動作における転送
の起点となるワードを示す信号を用いて、各ワード対応
に設けられた記憶部(D形ラッチ)の隣接ワードからの
データ転送受信を制御することにより、バレルシフト動
作を行える。
【0042】なお、図4による第4の実施例の説明では
、下位2ビットをデコードして4ワードのバレルシフト
動作を行う例を説明したが、これと同様にして、下位n
ビットをデコードすることにより、2nワードのバレル
シフト動作を行える。また、この例では、バレルシフト
動作における転送の起点となるワードを示す信号を生成
するデコーダを用いた構成を説明したが、これは、バレ
ルシフト動作における転送の終点となるワードを示す信
号を生成するデコーダを用いても、同様に実施できる。
、下位2ビットをデコードして4ワードのバレルシフト
動作を行う例を説明したが、これと同様にして、下位n
ビットをデコードすることにより、2nワードのバレル
シフト動作を行える。また、この例では、バレルシフト
動作における転送の起点となるワードを示す信号を生成
するデコーダを用いた構成を説明したが、これは、バレ
ルシフト動作における転送の終点となるワードを示す信
号を生成するデコーダを用いても、同様に実施できる。
【0043】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【0044】
【発明の効果】以上、説明したように、本発明によれば
、検索結果をワード間でのバレルシフトが可能な連想メ
モリ装置が実現できるため、次のような利点が生ずる。 (1)離れた距離にあるワード間でデータ転送を短い時
間で行うことができる。 (2)このため、ワード間でのデータ転送機能を用いた
連想メモリ装置に記憶されたデータの総和をはじめとし
た累算処理が短い時間で行える。 (3)特に図2〜図4に示すような別の他の実施例によ
る構成では付加する必要な金物量が小さいため、連想メ
モリ装置を大容量化でき、しかも低価格化で実現可能で
ある。 (4)このように本発明の連想メモリ装置は、特に集積
回路技術を用いて連想メモリ装置を構成する場合に、そ
の効果を発揮する。
、検索結果をワード間でのバレルシフトが可能な連想メ
モリ装置が実現できるため、次のような利点が生ずる。 (1)離れた距離にあるワード間でデータ転送を短い時
間で行うことができる。 (2)このため、ワード間でのデータ転送機能を用いた
連想メモリ装置に記憶されたデータの総和をはじめとし
た累算処理が短い時間で行える。 (3)特に図2〜図4に示すような別の他の実施例によ
る構成では付加する必要な金物量が小さいため、連想メ
モリ装置を大容量化でき、しかも低価格化で実現可能で
ある。 (4)このように本発明の連想メモリ装置は、特に集積
回路技術を用いて連想メモリ装置を構成する場合に、そ
の効果を発揮する。
【図1】本発明の第1の実施例にかかる連想メモリ装置
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図2】本発明の第2の実施例にかかる連想メモリ装置
の要部の構成を示すブロック図である。
の要部の構成を示すブロック図である。
【図3】本発明の第3の実施例にかかる連想メモリ装置
の要部の構成を示すブロック図である。
の要部の構成を示すブロック図である。
【図4】本発明の第4の実施例にかかる連想メモリ装置
の要部の構成を示すブロック図である。
の要部の構成を示すブロック図である。
【図5】デコード対象のビット幅を変更できる機能を持
つデコーダの構成の一例を示す回路構成図である。
つデコーダの構成の一例を示す回路構成図である。
【図6】従来における連想メモリ装置の構成例を示すブ
ロック図である。
ロック図である。
1〜4 連想メモリワード
5〜8 検索結果出力信号線
9〜12 セレクタ
13 制御信号線
14〜17 マスタスレーブ型D形フリップフロップ
19 制御信号線 20 バレルシフト回路 51〜54 D形ラッチ 61〜64 ORゲート 75 デコーダ 81〜84 ORゲート 90 デコーダ 600〜603 連想メモリワード 608〜611 セレクタ 617〜620 マスタスレーブ型D形フリップフロ
ップ
19 制御信号線 20 バレルシフト回路 51〜54 D形ラッチ 61〜64 ORゲート 75 デコーダ 81〜84 ORゲート 90 デコーダ 600〜603 連想メモリワード 608〜611 セレクタ 617〜620 マスタスレーブ型D形フリップフロ
ップ
Claims (5)
- 【請求項1】 データを記憶し当該記憶したデータに
対する検索結果を生成する複数個のワードと、各ワード
単位に設けられ対応するワードの検索結果を格納して保
持すると共に、隣接するワード間で当該検索結果をシフ
トできる記憶手段とを有する連想メモリ装置であって、
各ワード対応に設けられた前記記憶手段にバレルシフト
を行う手段を付加したことを特徴とする連想メモリ装置
。 - 【請求項2】 請求項1に記載の連想メモリ装置にお
いて、バレルシフトを行う手段は、バレルシフト動作に
おけるシフトの起点となるワードを示す信号あるいは終
点となるワードを示す信号を用いて、各ワード対応に設
けられた当該記憶手段の隣接ワードからのデータ転送受
信あるいは他の隣接ワードへのデータ転送送信を制御し
、バレルシフト動作を行う構成としたことを特徴とする
連想記憶メモリ装置。 - 【請求項3】 請求項2に記載の連想メモリ装置にお
いて、更に、バレルシフト動作における転送の起点とな
るワード群あるいは終点となるワード群を指示するため
のデコーダを備え、別に与えられる指定信号を当該デコ
ーダでデコードし、該バレルシフト動作における転送の
起点となるワードを示す信号あるいは終点となるワード
を示す信号を生成することを特徴とする連想記憶メモリ
装置。 - 【請求項4】 請求項3に記載の連想メモリ装置にお
いて、デコーダは、当該デコーダのデコード対象とする
指定信号のビット幅を制御情報により変更し、バレルシ
フト動作におけるシフト距離を変更可能な構成としたこ
とを特徴とする連想記憶メモリ装置。 - 【請求項5】 請求項3または請求項4に記載の連想
メモリ装置において、デコーダは、当該デコーダをワー
ドアクセスのためのワードアドレデコーダと共用する構
成としたことを特徴とする連想記憶メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6750991A JPH04305897A (ja) | 1991-04-01 | 1991-04-01 | 連想メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6750991A JPH04305897A (ja) | 1991-04-01 | 1991-04-01 | 連想メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04305897A true JPH04305897A (ja) | 1992-10-28 |
Family
ID=13347025
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6750991A Pending JPH04305897A (ja) | 1991-04-01 | 1991-04-01 | 連想メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04305897A (ja) |
-
1991
- 1991-04-01 JP JP6750991A patent/JPH04305897A/ja active Pending
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