JPS62143139A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS62143139A JPS62143139A JP28399885A JP28399885A JPS62143139A JP S62143139 A JPS62143139 A JP S62143139A JP 28399885 A JP28399885 A JP 28399885A JP 28399885 A JP28399885 A JP 28399885A JP S62143139 A JPS62143139 A JP S62143139A
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- Japan
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- microinstruction
- microinstructions
- control
- instruction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御装置に関し、特にマイ
クロプログラム制御装置におけるマイクロ命令の制御記
憶からの読出し方式に関する。
クロプログラム制御装置におけるマイクロ命令の制御記
憶からの読出し方式に関する。
従来、この種のマイクロプログラム制御装置は、第5図
に示すように、マイクロ命令を格納する制御記憶(C3
)11と、実行中のマイクロプログラムのアドレスおよ
びそのデータを保持するマイクロ命令レジスタ(MAR
)12と、マイクロ命令のアドレスを生成するマイクロ
アドレス生成回路(MAR)13とから構成されていた
。なお、符号I4は、ソフトウェア命令を格納する命令
レジスタを示す。
に示すように、マイクロ命令を格納する制御記憶(C3
)11と、実行中のマイクロプログラムのアドレスおよ
びそのデータを保持するマイクロ命令レジスタ(MAR
)12と、マイクロ命令のアドレスを生成するマイクロ
アドレス生成回路(MAR)13とから構成されていた
。なお、符号I4は、ソフトウェア命令を格納する命令
レジスタを示す。
制御記憶ll内には、第6図に示すように、例えば制御
記憶11のメモリサイズを2nXk (nおよびkは正
整数。以下同様)とすれば、各にビットのマイクロ命令
DO〜D(2n−1)がアドレス0〜2n−1に順次格
納されている。
記憶11のメモリサイズを2nXk (nおよびkは正
整数。以下同様)とすれば、各にビットのマイクロ命令
DO〜D(2n−1)がアドレス0〜2n−1に順次格
納されている。
ところで、従来のマイクロプログラム制?、[II装置
では、制御記憶11からマイクロ命令を読み出してその
命令から各部の制御信号の生成を行っているので、マイ
クロプログラム制御装置の性能がROMやRAMなどの
メモリ素子でなる制御記憶の特性によって大きく左右さ
れていた。
では、制御記憶11からマイクロ命令を読み出してその
命令から各部の制御信号の生成を行っているので、マイ
クロプログラム制御装置の性能がROMやRAMなどの
メモリ素子でなる制御記憶の特性によって大きく左右さ
れていた。
上述した従来のマイクロプログラム制御装置では、制御
記憶が通常ROM’PRAMなどのメモリ素子により構
成されているので、処理装置の他の部分よりも故障が多
いという欠点がある。
記憶が通常ROM’PRAMなどのメモリ素子により構
成されているので、処理装置の他の部分よりも故障が多
いという欠点がある。
また、マイクロ命令の語長は通常固定であるので、制御
に対する拡張性および柔軟性に限界があるという欠点が
ある。
に対する拡張性および柔軟性に限界があるという欠点が
ある。
本発明の目的は、上述の点に鑑み、制御記憶の構成を変
えることにより、そのアクセス回数を半減させて信軌性
を高め、さらにマイクロ命令語長を基本マイクロ命令の
2倍に拡張することにより、複雑な制御も可能な拡張性
および柔軟性に優れたマイクロプログラム制御装置を提
供することにある。
えることにより、そのアクセス回数を半減させて信軌性
を高め、さらにマイクロ命令語長を基本マイクロ命令の
2倍に拡張することにより、複雑な制御も可能な拡張性
および柔軟性に優れたマイクロプログラム制御装置を提
供することにある。
本発明のマイクロプログラム制御装置は、偶数のアドレ
スのマイクロプログラムを格納する第1の制御記憶と、
奇数のアドレスのマイクロプログラムを格納する第2の
制御記憶と、前記第1の制御記憶から読み出したマイク
ロ命令を保持する第1のマイクロ命令レジスタと、前記
第2の制御記憶から読み出したマイクロ命令を保持する
第2のマイクロ命令レジスタと、前記第1および第2の
マイクロ命令レジスタの出力を入力として前記第1およ
び第2の制御記憶の読出しアドレスを生成するマイクロ
アドレス生成手段とを存する。
スのマイクロプログラムを格納する第1の制御記憶と、
奇数のアドレスのマイクロプログラムを格納する第2の
制御記憶と、前記第1の制御記憶から読み出したマイク
ロ命令を保持する第1のマイクロ命令レジスタと、前記
第2の制御記憶から読み出したマイクロ命令を保持する
第2のマイクロ命令レジスタと、前記第1および第2の
マイクロ命令レジスタの出力を入力として前記第1およ
び第2の制御記憶の読出しアドレスを生成するマイクロ
アドレス生成手段とを存する。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック結線図である
。本実施例のマイクロプログラム制御装置は、ソフトウ
ェア命令を格納する命令レジスタ(IR)1と、ブラン
チ機能を備えたマイクロアドレス生成回路(MAR>2
と、制御記憶(C3O,C3l)3および4と、マイク
ロ命令レジスタ(MrRO,MIRI)5および6とか
ら構成されている。
。本実施例のマイクロプログラム制御装置は、ソフトウ
ェア命令を格納する命令レジスタ(IR)1と、ブラン
チ機能を備えたマイクロアドレス生成回路(MAR>2
と、制御記憶(C3O,C3l)3および4と、マイク
ロ命令レジスタ(MrRO,MIRI)5および6とか
ら構成されている。
制御記憶3および4には、第2図に示すように、例えば
両制御記憶3および4のメモリサイズをn×にとすれば
、各にビットの偶数アドレスのマイクロ命令Do、D2
.−.D (2n−2)が制御記憶3のアドレス0〜n
−1に順次格納されており、各にビットの奇数アドレス
のマイクロ命令D1、D3.−、D (2n−1)が制
御記憶3のアドレス0〜n−1に順次格納されている。
両制御記憶3および4のメモリサイズをn×にとすれば
、各にビットの偶数アドレスのマイクロ命令Do、D2
.−.D (2n−2)が制御記憶3のアドレス0〜n
−1に順次格納されており、各にビットの奇数アドレス
のマイクロ命令D1、D3.−、D (2n−1)が制
御記憶3のアドレス0〜n−1に順次格納されている。
マイクロアドレス生成回路2からアドレスが与えられる
と、制御記憶3および4からは偶数および奇数の連続す
るアドレスに格納された2つのマイクロ命令が読み出さ
れる。
と、制御記憶3および4からは偶数および奇数の連続す
るアドレスに格納された2つのマイクロ命令が読み出さ
れる。
マイクロ命令レジスタ5および6には、制御記憶3およ
び4から読み出された2個のマイクロ命令がそれぞれ格
納され、出力の一部はアドレス生成回路2に入力され、
ネクストアドレス、ブランチ命令等の解読により次の実
行アドレスが生成される。マイクロ命令レジスタ5およ
び6からは、マイクロ命令がそれぞれ出力され、命令の
種類およびアドレスに応じて装置の制御が行われる。
び4から読み出された2個のマイクロ命令がそれぞれ格
納され、出力の一部はアドレス生成回路2に入力され、
ネクストアドレス、ブランチ命令等の解読により次の実
行アドレスが生成される。マイクロ命令レジスタ5およ
び6からは、マイクロ命令がそれぞれ出力され、命令の
種類およびアドレスに応じて装置の制御が行われる。
次に、このように構成された本実施例のマイクロプログ
ラム制御装置の動作について説明する。
ラム制御装置の動作について説明する。
まず、制御記憶の基本命令およびブランチ命令の動作例
を第3図に示すタイムチャートを参照しながら説明する
。本例では、マイクロ命令D2およびDlがブランチ命
令でブランチ動作を行い、それ以外のマイクロ命令は正
規順序動作を行うものとする。
を第3図に示すタイムチャートを参照しながら説明する
。本例では、マイクロ命令D2およびDlがブランチ命
令でブランチ動作を行い、それ以外のマイクロ命令は正
規順序動作を行うものとする。
第3図のタイムチャートのステップがToのとき、その
前のステップで命令レジスタlにより指定された開始ア
ドレスAOがマイクロアドレス生成回路2から制御記憶
3および4に入力され、制御記憶3および4からはマイ
クロ命令DOおよびDlがそれぞれ読み出される。
前のステップで命令レジスタlにより指定された開始ア
ドレスAOがマイクロアドレス生成回路2から制御記憶
3および4に入力され、制御記憶3および4からはマイ
クロ命令DOおよびDlがそれぞれ読み出される。
TIステップの立上りでマイクロ命令レジスタ5および
6にマイクロ命令DOおよびDlが取り込まれ、マイク
ロ命令DOおよびDIの一部がマイクロアドレス生成回
路2で解読される。マイクロ命令DOおよびDIは正規
順序動作を規定しているので、マイクロアドレス生成回
路2はアドレスAOに1を加えたアドレスA1を準備す
る。また、これと並行して、T1ステップではマイクロ
命令レジスタ5の出力DOによって装置の制御が行われ
る。
6にマイクロ命令DOおよびDlが取り込まれ、マイク
ロ命令DOおよびDIの一部がマイクロアドレス生成回
路2で解読される。マイクロ命令DOおよびDIは正規
順序動作を規定しているので、マイクロアドレス生成回
路2はアドレスAOに1を加えたアドレスA1を準備す
る。また、これと並行して、T1ステップではマイクロ
命令レジスタ5の出力DOによって装置の制御が行われ
る。
T2ステップでは、次のマイクロ命令、すなわちマイク
ロ命令レジスタ6の出力Diによって装置の制御が行わ
れる。また、これと並行して、マイクロアドレス生成回
路2からアドレスAIが制御記憶3および4に入力され
、制御記憶3および4からはマイクロ命令D2およびD
3が読み出される。つまり、マイクロ命令レジスタ5お
よび6は、2ステツプの間同じマイクロ命令を保持して
いることになる。
ロ命令レジスタ6の出力Diによって装置の制御が行わ
れる。また、これと並行して、マイクロアドレス生成回
路2からアドレスAIが制御記憶3および4に入力され
、制御記憶3および4からはマイクロ命令D2およびD
3が読み出される。つまり、マイクロ命令レジスタ5お
よび6は、2ステツプの間同じマイクロ命令を保持して
いることになる。
T3ステップの立上りで、マイクロ命令D2およびD3
がマイクロ命令レジスタ5および6に取り込まれる。マ
イクロアドレス生成回路2でマイクロ命令D2およびD
3が解読されるが、マイクロ命令D2がブランチ命令で
あるので、ブランチ条件に従ってアドレスA3が生成さ
れ準備される。
がマイクロ命令レジスタ5および6に取り込まれる。マ
イクロアドレス生成回路2でマイクロ命令D2およびD
3が解読されるが、マイクロ命令D2がブランチ命令で
あるので、ブランチ条件に従ってアドレスA3が生成さ
れ準備される。
ここでのブランチ先は偶数アドレスなので、次の制御記
憶5および6の読出しおよび実行シーケンスは通常通り
行われる。また、マイクロ命令D2のブランチのために
マイクロ命令D3は実行しないので、マイクロアドレス
生成回路2からマイクロ命令レジスタ6に出力1rII
止信号OEIが送られる。さらに、これと並行して、T
3ステップではマイクロ命令レジスタ5の出力D2によ
って装置の制御が行われる。
憶5および6の読出しおよび実行シーケンスは通常通り
行われる。また、マイクロ命令D2のブランチのために
マイクロ命令D3は実行しないので、マイクロアドレス
生成回路2からマイクロ命令レジスタ6に出力1rII
止信号OEIが送られる。さらに、これと並行して、T
3ステップではマイクロ命令レジスタ5の出力D2によ
って装置の制御が行われる。
T4ステップでは、マイクロ命令レジスタ6の出力はマ
イクロアドレス生成回路2からの出力抑止信号OE1に
より抑止されるため、このステップでは装置の制御は行
われない。一方、マイクロアドレス生成回路2からはア
ドレスA3が制御記憶3および4に入力されるので、制
御記憶3および4からはマイクロ命令D6およびDlが
読み出される。
イクロアドレス生成回路2からの出力抑止信号OE1に
より抑止されるため、このステップでは装置の制御は行
われない。一方、マイクロアドレス生成回路2からはア
ドレスA3が制御記憶3および4に入力されるので、制
御記憶3および4からはマイクロ命令D6およびDlが
読み出される。
T5ステップでは、マイクロ命令D6およびDlがマイ
クロ命令レジスタ5および6に取り込まれ、マイクロア
ドレス生成回路2でマイクロ命令D6およびDlが解読
されるが、マイクロ命令D6が正規順序動作、マイクロ
命令D7がブランチ動作を規定しているので、ブランチ
条件に従ってアドレスA5が生成され準備される。また
、ブランチ先が奇数アドレスなので、制御記憶3側のマ
イクロ命令は実行しないようにマイクロ命令レジスタ5
への出力抑止信号OEOが用意される。これと並行して
、マイクロ命令レジスタ5の出力D6による装置の制御
が行われる。
クロ命令レジスタ5および6に取り込まれ、マイクロア
ドレス生成回路2でマイクロ命令D6およびDlが解読
されるが、マイクロ命令D6が正規順序動作、マイクロ
命令D7がブランチ動作を規定しているので、ブランチ
条件に従ってアドレスA5が生成され準備される。また
、ブランチ先が奇数アドレスなので、制御記憶3側のマ
イクロ命令は実行しないようにマイクロ命令レジスタ5
への出力抑止信号OEOが用意される。これと並行して
、マイクロ命令レジスタ5の出力D6による装置の制御
が行われる。
次に、T6ステップでマイクロ命令レジスタ6の出力D
7によって装置の制御が行われる。また、これと並行し
て、マイクロアドレス生成回路2からはアドレスA5が
制御記憶3および4に入力されるので、制御記憶3およ
び4からはマイクロ命令DIOおよびDllが読み出さ
れる。
7によって装置の制御が行われる。また、これと並行し
て、マイクロアドレス生成回路2からはアドレスA5が
制御記憶3および4に入力されるので、制御記憶3およ
び4からはマイクロ命令DIOおよびDllが読み出さ
れる。
T7ステップでは、マイクロ命令レジスタ5および6に
データDIOおよびDllが読み込まれるが、マイクロ
アドレス生成回路2からの出力抑止信号OEOによりマ
イクロ命令レジスタ5の出力は抑止される。よって、マ
イクロアドレス生成回路2では、データDllのみが解
読されアドレスA6がf!A備される。なお、装置の制
御は行われない。
データDIOおよびDllが読み込まれるが、マイクロ
アドレス生成回路2からの出力抑止信号OEOによりマ
イクロ命令レジスタ5の出力は抑止される。よって、マ
イクロアドレス生成回路2では、データDllのみが解
読されアドレスA6がf!A備される。なお、装置の制
御は行われない。
T8ステップでは、マイクロ命令レジスタ6の出力Dl
lによって装置の制御が行われる。また、これと並行し
て、マイクロアドレス生成回路2からはアドレスA6が
制御記憶3および4に出力される。
lによって装置の制御が行われる。また、これと並行し
て、マイクロアドレス生成回路2からはアドレスA6が
制御記憶3および4に出力される。
このようにして基本命令およびブランチ命令が実行され
る。
る。
次に、拡張命令の動作例について第4図のタイムチャー
トを参照しながら説明する。本例では、マイクロ命令D
2およびD3が拡張命令となっているものとする。
トを参照しながら説明する。本例では、マイクロ命令D
2およびD3が拡張命令となっているものとする。
第4図のタイムチャートのステップがTOのとき、その
前のステップで命令レジスタ1により指定された開始ア
ドレスAOがマイクロアドレス生成回路2から制御記憶
3および4に入力され、制御記憶3および4からはマイ
クロ命令DoおよびDlがそれぞれ読み出される。
前のステップで命令レジスタ1により指定された開始ア
ドレスAOがマイクロアドレス生成回路2から制御記憶
3および4に入力され、制御記憶3および4からはマイ
クロ命令DoおよびDlがそれぞれ読み出される。
TIステップの立上りでマイクロ命令DOおよびDlが
マイクロ命令レジスタ5および6に取り込まれ、その一
部がマイクロアドレス生成回路2で解読される。マイク
ロ命令DOおよびDlは正規順序動作を規定しているの
で、マイクロアドレス生成回路2はアドレスAOに1を
加えたアドレスA1を準備する。また、これと並行して
、TIステップではマイクロ命令レジスタ5の出力DO
によって装置の制御が行われる。
マイクロ命令レジスタ5および6に取り込まれ、その一
部がマイクロアドレス生成回路2で解読される。マイク
ロ命令DOおよびDlは正規順序動作を規定しているの
で、マイクロアドレス生成回路2はアドレスAOに1を
加えたアドレスA1を準備する。また、これと並行して
、TIステップではマイクロ命令レジスタ5の出力DO
によって装置の制御が行われる。
T2ステップでは、マイクロ命令レジスタ6の出力D1
によって装置の制御が行われる。また、これと並行して
、マイクロアドレス生成回路2からアドレスA1が制御
記憶3および4に入力され、制御記憶3および4からマ
イクロ命令D2およびD3が読み出される。
によって装置の制御が行われる。また、これと並行して
、マイクロアドレス生成回路2からアドレスA1が制御
記憶3および4に入力され、制御記憶3および4からマ
イクロ命令D2およびD3が読み出される。
T3ステップの立上りで、マイクロ命令D2およびD3
がマイクロ命令レジスタ5および6に取り込まれる。こ
のとき、マイクロ命令レジスタ5のいずれかのビットで
この命令が拡張命令であることを検出してマイクロ命令
のフィールド構成を切り換え、マイクロ命令レジスタ5
および6の出力である拡張命令D2+D3によって装置
の制御が行われる。これと並行して、マイクロアドレス
生成回路2では次のT4ステップでも拡張命令D2+D
3による制御が継続されるようにマイクロ命令レジスタ
5および6の出力をコントロールし、またアドレスA2
を準備する。
がマイクロ命令レジスタ5および6に取り込まれる。こ
のとき、マイクロ命令レジスタ5のいずれかのビットで
この命令が拡張命令であることを検出してマイクロ命令
のフィールド構成を切り換え、マイクロ命令レジスタ5
および6の出力である拡張命令D2+D3によって装置
の制御が行われる。これと並行して、マイクロアドレス
生成回路2では次のT4ステップでも拡張命令D2+D
3による制御が継続されるようにマイクロ命令レジスタ
5および6の出力をコントロールし、またアドレスA2
を準備する。
T4ステップでは、拡張命令D2+D3による制御が続
けられる。また、これと並行して、マイクロアドレス生
成回路2からアドレスA2が制御記憶3および4に入力
され、制御記憶3および4からマイクロ命令D4および
D5が読み出される。
けられる。また、これと並行して、マイクロアドレス生
成回路2からアドレスA2が制御記憶3および4に入力
され、制御記憶3および4からマイクロ命令D4および
D5が読み出される。
T5ステップの立上りでマイクロ命令D4およびD5が
マイクロ命令レジスタ5および6に取り込まれ、その一
部がマイクロアドレス生成回路2で解読される。マイク
ロ命令D4およびD5は、マイクロ命令DoおよびDl
と同じ基本命令で正規順序動作を規定しているので、T
Iステップと同じ動作をとる。同様にして、T6ステツ
プではT2ステップと同じ動作となる。
マイクロ命令レジスタ5および6に取り込まれ、その一
部がマイクロアドレス生成回路2で解読される。マイク
ロ命令D4およびD5は、マイクロ命令DoおよびDl
と同じ基本命令で正規順序動作を規定しているので、T
Iステップと同じ動作をとる。同様にして、T6ステツ
プではT2ステップと同じ動作となる。
このようにして、拡張命令が実行される。
以上説明したように本発明は、制御記憶の構成を変えて
マイクロプログラムを偶数アドレスと奇数アドレスとに
分割することにより、2つの連続するマイクロ命令を同
時に読み出させて制御記憶のアクセス回数を残少させ制
御記憶での故障の発生を抑える効果がある。
マイクロプログラムを偶数アドレスと奇数アドレスとに
分割することにより、2つの連続するマイクロ命令を同
時に読み出させて制御記憶のアクセス回数を残少させ制
御記憶での故障の発生を抑える効果がある。
また、2ワ一ド分のビット幅の拡張命令を実現でき、処
理装置の高性能化を容易に行い得るという効果がある。
理装置の高性能化を容易に行い得るという効果がある。
第1図は本発明のマイクロプログラム制御装置のブロッ
ク結線図、 第2図は第1図中で示した制御記憶内のアドレスマツプ
、 第3図は第1図に示したマイクロプログラム制御装置の
主要な動作を示すタイムチャート、第4図は第1図に示
したマイクロプログラム制’4n ’A置の拡張命令動
作を示すタイムチャート、第5図は従来のマイクロプロ
グラム制御装置のブロック結線図、 第6図は第5図中に示した制御記jQ内のアドレスマツ
プである。 図において、 I・・・・・命令レジスタ、 2・・・・・マイクロアドレス生成回路、3.4・・・
制御記憶、 5.6・・・マイクロ命令レジスタである。
ク結線図、 第2図は第1図中で示した制御記憶内のアドレスマツプ
、 第3図は第1図に示したマイクロプログラム制御装置の
主要な動作を示すタイムチャート、第4図は第1図に示
したマイクロプログラム制’4n ’A置の拡張命令動
作を示すタイムチャート、第5図は従来のマイクロプロ
グラム制御装置のブロック結線図、 第6図は第5図中に示した制御記jQ内のアドレスマツ
プである。 図において、 I・・・・・命令レジスタ、 2・・・・・マイクロアドレス生成回路、3.4・・・
制御記憶、 5.6・・・マイクロ命令レジスタである。
Claims (1)
- 【特許請求の範囲】 偶数のアドレスのマイクロプログラムを格納する第1の
制御記憶と、 奇数のアドレスのマイクロプログラムを格納する第2の
制御記憶と、 前記第1の制御記憶から読み出したマイクロ命令を保持
する第1のマイクロ命令レジスタと、前記第2の制御記
憶から読み出したマイクロ命令を保持する第2のマイク
ロ命令レジスタと、前記第1および第2のマイクロ命令
レジスタの出力を入力として前記第1および第2の制御
記憶の読出しアドレスを生成するマイクロアドレス生成
手段と、 を有することを特徴とするマイクロプログラム制御装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28399885A JPS62143139A (ja) | 1985-12-17 | 1985-12-17 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28399885A JPS62143139A (ja) | 1985-12-17 | 1985-12-17 | マイクロプログラム制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62143139A true JPS62143139A (ja) | 1987-06-26 |
Family
ID=17672964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28399885A Pending JPS62143139A (ja) | 1985-12-17 | 1985-12-17 | マイクロプログラム制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62143139A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0225931A (ja) * | 1988-07-14 | 1990-01-29 | Hitachi Ltd | マイクロプログラム制御装置 |
JP2007040549A (ja) * | 2005-07-29 | 2007-02-15 | Max Co Ltd | 浴室空調装置 |
-
1985
- 1985-12-17 JP JP28399885A patent/JPS62143139A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0225931A (ja) * | 1988-07-14 | 1990-01-29 | Hitachi Ltd | マイクロプログラム制御装置 |
JP2007040549A (ja) * | 2005-07-29 | 2007-02-15 | Max Co Ltd | 浴室空調装置 |
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