JPH02287732A - レジスタアドレス生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のソフトウェアから参照できるレジスタを
保有する情報処理装置に利用する。本発明はこれらのレ
ジスタの内容を情報処理装置から記憶装置へ退避する場
合、または逆に記憶装置から情報処理装置内にレジスタ
の内容を復帰する際のレジスタアドレスを生成する装置
に関する。

〔概要〕

本発明は命令実行、または割込みを受付け、情報処理装
置内のレジスタの内容を外部の主記憶装置に退避し、あ
るいは主記憶装置から情報処理装置に復帰を行うレジス
タアドレス生成装置において、 次に退避または復帰の対象となる優先度の高いレジスタ
のアドレスを求めるプライオリティ回路を設けてその出
力に従って選択を行うことにより、退避または復帰の処
理を高速に行えるようにしたものである。

〔従来の技術〕

従来、この種のレジスタの退避または復帰の際のレジス
タアドレス生成は、レジスタのアドレスを保持するカウ
ンタと、退避または復帰の対象となるレジスタの指定を
ビット単位で行うセーブ・リストアマスクデータを保持
するシフトレジスタとを用いるのが一般的な方式であっ
た。

この方式を第２図を用いて説明する。レジスタファイル
２０１はソフトウェアから参照できるレジスタを格納す
る。レジスタアドレスマルチプレクサ、２０２は情報処
理装置内の種々のレジスタアドレスソースから一つのレ
ジスタアドレスを選択する。

一つのアドレスソースにアドレスカウンタレジスタ２０
３があり、インクリメンタ・デクリメンタ２０４により
アドレスカウンタレジスタ２０３の内容を増減できるよ
うに構成されている。ワークレジスタ２０５はセーブ・
リストアマスクデータを保持するレジスタであり、シッ
ク２０６を用いてその内容を左右に１ビットシフトする
機能を有する。

このようなハードウェア構成によってセーブ・リストア
マスクデータのビット内容によりレジスタファイル２０
１の内容を図外の主記憶装置に退避する場合について説
明する。

まず、ワークレジスタ２０５にセーブ・リストアマスク
データの内容を、アドレスカウンタレジスタ２０３に初
期値をロードする。次にワークレジスタ２０５の最下位
ビット２０９がテスト条件マルチプレクサ２０７によっ
て調べられ、ファームウェアの制御は２方向に分かれる
。もしビットが“１″の場合は、アドレスカウンタレジ
スタ２０３で指定されたレジスタの内容が読み出され、
主記憶装置に転送される。“０″の場合は何もしない。

次にファームウェアの制御は再び一つになり、アドレス
カウンタレジスタ２０３のインクリメントと、ワークレ
ジスタ２０５の右シフトを行う。ワークレジスタの全て
のビットを調べ終えるまで上述した制御が繰り返される
。

〔発明が解決しようとする問題点〕

上述した従来の退避・復帰用のレジスタアドレス生成装
置は、たとえ退避または復帰を行うレジスタの数が１個
の場合であっても、セーブ・リストアマスクデータの各
ビットを調べる動作を行うため、セーブ・リストアマス
クデータに含まれるビットの数の回数だけファームウェ
アの処理ループを実行しなければならない構造となって
いる。

このため特にマスクデータに立っている°゛１”のビッ
トの数が少ないときに性能上高速化できない欠点がある
。

本発明はこのような欠点を除去するもので、退避または
復帰の処理を高速化することができる装置を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明は、情報処理装置内のソフトウェアから参照され
るレジスタを保持するレジスタファイルと、前記情報処
理装置内のレジスタアドレスソースから一つのレジスタ
アドレスを選択しアドレスカウンタレジスタの内容を増
減する手段と、セーブ・リストアマスクデータを保持し
、その内容を左右に１ビットシフトする手段とを備えた
レジスタアドレス生成装置において、前記レジスタファ
イルのアドレスをいくつかのソースから選択するアドレ
スセレクタと、前記レジスタファイルに保持されたレジ
スタの選択を行うワードを保持するレジスタファイルセ
レクトレジスタと、このレジスタファイルセレクトレジ
スタの出力を人力として優先度の高い一つのレジスタに
対応するビットのみを有効とするプライオリティ回路と
、レジスタの読み出しまたは書き込み時に現在選択され
ているレジスタに対応する選択レジスタのビットをクリ
アする選択レジスタクリア回路と、前記選択レジスタの
内容が全てゼロであることを検出するゼロ検出回路とを
備えたことを特徴とする。

〔作用〕

アドレスセレクタがレジスタファイルのアドレスを複数
のソースから選択し、レジスタファイルセレクトレジス
タがその出力によりセットされ、プライオリティ回路が
複数ビットが１”になっていた場合にレジスタ退避また
は復帰の順番に従って最初に選択されるべきレジスタに
対応するビットの出力のみを１′″とし、残りのビット
を“０”にする。レジスタファイル出力マルチプレクサ
がこのようにして指定されたレジスタファイルの内容を
読み出す。書き込みについても同様にして行われる。こ
のとき選択レジスタクリア回路がその時点で選択された
レジスタファイルのワードに対応するレジスタファイル
セレクトレジスタのビットをクリアし、ゼロ検出回路が
レジスタファイルセレクトレジスタの出力がセ゛口であ
ることを検出して動作を終了する。

これにより退避または復帰の処理を高速に行うことがで
きる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。

第１図は本発明実施例の構成を示すブロック図である。

本発明実施例は、アドレスが指定されたレジスタの内容
を読み出すレジスタファイル出力マルチプレクサ１０５
を含み、図外の情報処理装置内のソフトウェアから参照
されるレジスタを保持するレジスタファイル１０１　と
、レジスタファイル１０１　のアドレスをいくつかのソ
ースから選択するアドレスセレクタ１０２　と、レジス
タファイル１０１　に保持されたレジスタの選択を行う
ワードを保持するレジスタファイルセレクトレジスタ１
０３　と、このレジスタファイルセレクトレジスタ１０
３の出力を人力として優先度の高い一つのレジスタに対
応するビットのみを有効とするプライオリティ回路１０
４と、レジスタの読み出しまたは書き込み時に現在選択
されているレジスタに対応する選択レジスタのビットを
クリアする選択レジスタクリア回路１０６と、選択レジ
スタの内容が全てゼロであることを検出するゼロ検出回
路１０８　とを（賄える。

レジスタファイル１０１　はビット幅Ｍビット、ワード
数Ｎのレジスタファイルであり、情報処理装置内部のソ
フトウェアから参照できるレジスタを保持する。アドレ
スセレクタ１０２はレジスタファイル１０１のアドレス
をい（つかのソースから選択する。ここではレジスタ退
避または復帰動作を行う際のレジスタ指定ワードと、通
常の命令実行の際に指定されるレジスタの選択ワードが
、アドレスセレクタ１０２によって切り替えて選択され
る例について説明する。アドレスセレクタ１０２の人力
はレジスタファイル１０１　のワード数に１対１で対応
する信号線数になっている。

アドレスセレクタ１０２の出力はＮビットのフリップフ
ロップから構成されるレジスタファイルセレクトレジス
タ１０３　に供給される。制御されたタイミングにおい
てアドレスセレクタ１０２の出力が、レジスタファイル
セレクトレジスタ１０３　にセットされる。レジスタフ
ァイルセレクトレジスタ１０３の出力はプライオリティ
回路１０４に供給される。

プライオリティ回路１０４ではレジスタファイルセレク
トレジスタ１０３の出力で複数ビットが１″になってい
た場合、レジスタを退避または復帰させる順番に従って
、最初に選択されるべきレジスタに対応するビットの出
力のみを”　１　”とし、残りのビットを０″にする。

プライオリティ回路１０４の出力の各ビットはレジスタ
ファイル１０１　の各ワードに対応しており、レジスタ
ファイル出力マルチプレクサ１０５　によってアドレス
が指定されたレジスタファイル１０１の内容が読み出さ
れる。書き込み回路については図示していないが、読み
出しと同様の仕組みによってプライオリティ回路１０４
の出力で値が１′”になっているビットに対応するレジ
スタファイル１０１のワードにデータが書き込まれる。

連続した主記憶エリアに対するレジスタの退避・復帰に
おいては、次に退避・復帰を行うべきレジスタの選択を
高速に行う必要がある。このために、プライオリティ回
路１０４の出力は選択レジスタクリア回路１０６にも供
給される。

選択レジスタクリア回路１０６では、レジスタファイル
の読み出し・書き込みタイミング信号１０７において、
その時点で選択されていたレジスタファイル１０１のワ
ードに対応するレジスタファイルセレクトレジスタ１０
３のビットをクリアする動作を行う。これによって、高
速に、１クロツタごとに退避または復帰すべきレジスタ
ファイル１０１のアドレスを決定することが可能になる
。レジスフ退避または復帰の最後はレジスタファイルセ
レクトレジスタ１０４の出力がオールゼロであることを
検出するためのゼロ検出回路１０８の出力により決定す
る。

〔発明の効果〕

以上説明したように本発明によれば、プライオリティ回
路を使用して次に退避または復帰を行うレジスタのアド
レスを求めることにより、退避の対象となるレジスタを
読み出す回数のみの処理サイクルとなり、退避または復
帰の処理を高速化できる効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック図。 第２図は従来例の構成を示すブロック図。 １０１．２０１・・・レジスタファイル、１０２・・・
アドレスセレクタ、１０３　、・・・レジスタファイル
セレクトレジスタ、１０４・・・プライオリティ回路、
１０５・・・レジスタファイル出力マルチプレクサ、１
０６・・・選択レジスタクリア回路、１０７・・・読み
出し書き込みタイミング信号、１０８・・・ゼロ検出回
路、２０２・・・レジスタアドレスマルチプレクサ、２
０３・・・アドレスカウンタレジスタ、２０４・・・イ
ンクリメンタ・デクリメンタ、２０５・・・ワークレジ
スタ、２０６・・・シック、２０７・・・テスト条件マ
ルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １、情報処理装置内のソフトウェアから参照されるレジ
   スタを保持するレジスタファイルと、前記情報処理装置
   内のレジスタアドレスソースから一つのレジスタアドレ
   スを選択しアドレスカウンタレジスタの内容を増減する
   手段と、 セーブ・リストアマスクデータを保持し、その内容を左
   右に１ビットシフトする手段と を備えたレジスタアドレス生成装置において、前記レジ
   スタファイルのアドレスをいくつかのソースから選択す
   るアドレスセレクタと、 前記レジスタファイルに保持されたレジスタの選択を行
   うワードを保持するレジスタファイルセレクトレジスタ
   と、 このレジスタファイルセレクトレジスタの出力を入力と
   して優先度の高い一つのレジスタに対応するビットのみ
   を有効とするプライオリティ回路と、 レジスタの読み出しまたは書き込み時に現在選択されて
   いるレジスタに対応する選択レジスタのビットをクリア
   する選択レジスタクリア回路と、前記選択レジスタの内
   容が全てゼロであることを検出するゼロ検出回路と を備えたことを特徴とするレジスタアドレス生成装置。