JPH02287732A - レジスタアドレス生成装置 - Google Patents
レジスタアドレス生成装置Info
- Publication number
- JPH02287732A JPH02287732A JP10990489A JP10990489A JPH02287732A JP H02287732 A JPH02287732 A JP H02287732A JP 10990489 A JP10990489 A JP 10990489A JP 10990489 A JP10990489 A JP 10990489A JP H02287732 A JPH02287732 A JP H02287732A
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- 230000010365 information processing Effects 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のソフトウェアから参照できるレジスタを
保有する情報処理装置に利用する。本発明はこれらのレ
ジスタの内容を情報処理装置から記憶装置へ退避する場
合、または逆に記憶装置から情報処理装置内にレジスタ
の内容を復帰する際のレジスタアドレスを生成する装置
に関する。
保有する情報処理装置に利用する。本発明はこれらのレ
ジスタの内容を情報処理装置から記憶装置へ退避する場
合、または逆に記憶装置から情報処理装置内にレジスタ
の内容を復帰する際のレジスタアドレスを生成する装置
に関する。
本発明は命令実行、または割込みを受付け、情報処理装
置内のレジスタの内容を外部の主記憶装置に退避し、あ
るいは主記憶装置から情報処理装置に復帰を行うレジス
タアドレス生成装置において、 次に退避または復帰の対象となる優先度の高いレジスタ
のアドレスを求めるプライオリティ回路を設けてその出
力に従って選択を行うことにより、退避または復帰の処
理を高速に行えるようにしたものである。
置内のレジスタの内容を外部の主記憶装置に退避し、あ
るいは主記憶装置から情報処理装置に復帰を行うレジス
タアドレス生成装置において、 次に退避または復帰の対象となる優先度の高いレジスタ
のアドレスを求めるプライオリティ回路を設けてその出
力に従って選択を行うことにより、退避または復帰の処
理を高速に行えるようにしたものである。
従来、この種のレジスタの退避または復帰の際のレジス
タアドレス生成は、レジスタのアドレスを保持するカウ
ンタと、退避または復帰の対象となるレジスタの指定を
ビット単位で行うセーブ・リストアマスクデータを保持
するシフトレジスタとを用いるのが一般的な方式であっ
た。
タアドレス生成は、レジスタのアドレスを保持するカウ
ンタと、退避または復帰の対象となるレジスタの指定を
ビット単位で行うセーブ・リストアマスクデータを保持
するシフトレジスタとを用いるのが一般的な方式であっ
た。
この方式を第2図を用いて説明する。レジスタファイル
201はソフトウェアから参照できるレジスタを格納す
る。レジスタアドレスマルチプレクサ、202は情報処
理装置内の種々のレジスタアドレスソースから一つのレ
ジスタアドレスを選択する。
201はソフトウェアから参照できるレジスタを格納す
る。レジスタアドレスマルチプレクサ、202は情報処
理装置内の種々のレジスタアドレスソースから一つのレ
ジスタアドレスを選択する。
一つのアドレスソースにアドレスカウンタレジスタ20
3があり、インクリメンタ・デクリメンタ204により
アドレスカウンタレジスタ203の内容を増減できるよ
うに構成されている。ワークレジスタ205はセーブ・
リストアマスクデータを保持するレジスタであり、シッ
ク206を用いてその内容を左右に1ビットシフトする
機能を有する。
3があり、インクリメンタ・デクリメンタ204により
アドレスカウンタレジスタ203の内容を増減できるよ
うに構成されている。ワークレジスタ205はセーブ・
リストアマスクデータを保持するレジスタであり、シッ
ク206を用いてその内容を左右に1ビットシフトする
機能を有する。
このようなハードウェア構成によってセーブ・リストア
マスクデータのビット内容によりレジスタファイル20
1の内容を図外の主記憶装置に退避する場合について説
明する。
マスクデータのビット内容によりレジスタファイル20
1の内容を図外の主記憶装置に退避する場合について説
明する。
まず、ワークレジスタ205にセーブ・リストアマスク
データの内容を、アドレスカウンタレジスタ203に初
期値をロードする。次にワークレジスタ205の最下位
ビット209がテスト条件マルチプレクサ207によっ
て調べられ、ファームウェアの制御は2方向に分かれる
。もしビットが“1″の場合は、アドレスカウンタレジ
スタ203で指定されたレジスタの内容が読み出され、
主記憶装置に転送される。“0″の場合は何もしない。
データの内容を、アドレスカウンタレジスタ203に初
期値をロードする。次にワークレジスタ205の最下位
ビット209がテスト条件マルチプレクサ207によっ
て調べられ、ファームウェアの制御は2方向に分かれる
。もしビットが“1″の場合は、アドレスカウンタレジ
スタ203で指定されたレジスタの内容が読み出され、
主記憶装置に転送される。“0″の場合は何もしない。
次にファームウェアの制御は再び一つになり、アドレス
カウンタレジスタ203のインクリメントと、ワークレ
ジスタ205の右シフトを行う。ワークレジスタの全て
のビットを調べ終えるまで上述した制御が繰り返される
。
カウンタレジスタ203のインクリメントと、ワークレ
ジスタ205の右シフトを行う。ワークレジスタの全て
のビットを調べ終えるまで上述した制御が繰り返される
。
上述した従来の退避・復帰用のレジスタアドレス生成装
置は、たとえ退避または復帰を行うレジスタの数が1個
の場合であっても、セーブ・リストアマスクデータの各
ビットを調べる動作を行うため、セーブ・リストアマス
クデータに含まれるビットの数の回数だけファームウェ
アの処理ループを実行しなければならない構造となって
いる。
置は、たとえ退避または復帰を行うレジスタの数が1個
の場合であっても、セーブ・リストアマスクデータの各
ビットを調べる動作を行うため、セーブ・リストアマス
クデータに含まれるビットの数の回数だけファームウェ
アの処理ループを実行しなければならない構造となって
いる。
このため特にマスクデータに立っている°゛1”のビッ
トの数が少ないときに性能上高速化できない欠点がある
。
トの数が少ないときに性能上高速化できない欠点がある
。
本発明はこのような欠点を除去するもので、退避または
復帰の処理を高速化することができる装置を提供するこ
とを目的とする。
復帰の処理を高速化することができる装置を提供するこ
とを目的とする。
本発明は、情報処理装置内のソフトウェアから参照され
るレジスタを保持するレジスタファイルと、前記情報処
理装置内のレジスタアドレスソースから一つのレジスタ
アドレスを選択しアドレスカウンタレジスタの内容を増
減する手段と、セーブ・リストアマスクデータを保持し
、その内容を左右に1ビットシフトする手段とを備えた
レジスタアドレス生成装置において、前記レジスタファ
イルのアドレスをいくつかのソースから選択するアドレ
スセレクタと、前記レジスタファイルに保持されたレジ
スタの選択を行うワードを保持するレジスタファイルセ
レクトレジスタと、このレジスタファイルセレクトレジ
スタの出力を人力として優先度の高い一つのレジスタに
対応するビットのみを有効とするプライオリティ回路と
、レジスタの読み出しまたは書き込み時に現在選択され
ているレジスタに対応する選択レジスタのビットをクリ
アする選択レジスタクリア回路と、前記選択レジスタの
内容が全てゼロであることを検出するゼロ検出回路とを
備えたことを特徴とする。
るレジスタを保持するレジスタファイルと、前記情報処
理装置内のレジスタアドレスソースから一つのレジスタ
アドレスを選択しアドレスカウンタレジスタの内容を増
減する手段と、セーブ・リストアマスクデータを保持し
、その内容を左右に1ビットシフトする手段とを備えた
レジスタアドレス生成装置において、前記レジスタファ
イルのアドレスをいくつかのソースから選択するアドレ
スセレクタと、前記レジスタファイルに保持されたレジ
スタの選択を行うワードを保持するレジスタファイルセ
レクトレジスタと、このレジスタファイルセレクトレジ
スタの出力を人力として優先度の高い一つのレジスタに
対応するビットのみを有効とするプライオリティ回路と
、レジスタの読み出しまたは書き込み時に現在選択され
ているレジスタに対応する選択レジスタのビットをクリ
アする選択レジスタクリア回路と、前記選択レジスタの
内容が全てゼロであることを検出するゼロ検出回路とを
備えたことを特徴とする。
アドレスセレクタがレジスタファイルのアドレスを複数
のソースから選択し、レジスタファイルセレクトレジス
タがその出力によりセットされ、プライオリティ回路が
複数ビットが1”になっていた場合にレジスタ退避また
は復帰の順番に従って最初に選択されるべきレジスタに
対応するビットの出力のみを1′″とし、残りのビット
を“0”にする。レジスタファイル出力マルチプレクサ
がこのようにして指定されたレジスタファイルの内容を
読み出す。書き込みについても同様にして行われる。こ
のとき選択レジスタクリア回路がその時点で選択された
レジスタファイルのワードに対応するレジスタファイル
セレクトレジスタのビットをクリアし、ゼロ検出回路が
レジスタファイルセレクトレジスタの出力がセ゛口であ
ることを検出して動作を終了する。
のソースから選択し、レジスタファイルセレクトレジス
タがその出力によりセットされ、プライオリティ回路が
複数ビットが1”になっていた場合にレジスタ退避また
は復帰の順番に従って最初に選択されるべきレジスタに
対応するビットの出力のみを1′″とし、残りのビット
を“0”にする。レジスタファイル出力マルチプレクサ
がこのようにして指定されたレジスタファイルの内容を
読み出す。書き込みについても同様にして行われる。こ
のとき選択レジスタクリア回路がその時点で選択された
レジスタファイルのワードに対応するレジスタファイル
セレクトレジスタのビットをクリアし、ゼロ検出回路が
レジスタファイルセレクトレジスタの出力がセ゛口であ
ることを検出して動作を終了する。
これにより退避または復帰の処理を高速に行うことがで
きる。
きる。
次に、本発明実施例を図面に基づいて説明する。
第1図は本発明実施例の構成を示すブロック図である。
本発明実施例は、アドレスが指定されたレジスタの内容
を読み出すレジスタファイル出力マルチプレクサ105
を含み、図外の情報処理装置内のソフトウェアから参照
されるレジスタを保持するレジスタファイル101 と
、レジスタファイル101 のアドレスをいくつかのソ
ースから選択するアドレスセレクタ102 と、レジス
タファイル101 に保持されたレジスタの選択を行う
ワードを保持するレジスタファイルセレクトレジスタ1
03 と、このレジスタファイルセレクトレジスタ10
3の出力を人力として優先度の高い一つのレジスタに対
応するビットのみを有効とするプライオリティ回路10
4と、レジスタの読み出しまたは書き込み時に現在選択
されているレジスタに対応する選択レジスタのビットを
クリアする選択レジスタクリア回路106と、選択レジ
スタの内容が全てゼロであることを検出するゼロ検出回
路108 とを(賄える。
を読み出すレジスタファイル出力マルチプレクサ105
を含み、図外の情報処理装置内のソフトウェアから参照
されるレジスタを保持するレジスタファイル101 と
、レジスタファイル101 のアドレスをいくつかのソ
ースから選択するアドレスセレクタ102 と、レジス
タファイル101 に保持されたレジスタの選択を行う
ワードを保持するレジスタファイルセレクトレジスタ1
03 と、このレジスタファイルセレクトレジスタ10
3の出力を人力として優先度の高い一つのレジスタに対
応するビットのみを有効とするプライオリティ回路10
4と、レジスタの読み出しまたは書き込み時に現在選択
されているレジスタに対応する選択レジスタのビットを
クリアする選択レジスタクリア回路106と、選択レジ
スタの内容が全てゼロであることを検出するゼロ検出回
路108 とを(賄える。
レジスタファイル101 はビット幅Mビット、ワード
数Nのレジスタファイルであり、情報処理装置内部のソ
フトウェアから参照できるレジスタを保持する。アドレ
スセレクタ102はレジスタファイル101のアドレス
をい(つかのソースから選択する。ここではレジスタ退
避または復帰動作を行う際のレジスタ指定ワードと、通
常の命令実行の際に指定されるレジスタの選択ワードが
、アドレスセレクタ102によって切り替えて選択され
る例について説明する。アドレスセレクタ102の人力
はレジスタファイル101 のワード数に1対1で対応
する信号線数になっている。
数Nのレジスタファイルであり、情報処理装置内部のソ
フトウェアから参照できるレジスタを保持する。アドレ
スセレクタ102はレジスタファイル101のアドレス
をい(つかのソースから選択する。ここではレジスタ退
避または復帰動作を行う際のレジスタ指定ワードと、通
常の命令実行の際に指定されるレジスタの選択ワードが
、アドレスセレクタ102によって切り替えて選択され
る例について説明する。アドレスセレクタ102の人力
はレジスタファイル101 のワード数に1対1で対応
する信号線数になっている。
アドレスセレクタ102の出力はNビットのフリップフ
ロップから構成されるレジスタファイルセレクトレジス
タ103 に供給される。制御されたタイミングにおい
てアドレスセレクタ102の出力が、レジスタファイル
セレクトレジスタ103 にセットされる。レジスタフ
ァイルセレクトレジスタ103の出力はプライオリティ
回路104に供給される。
ロップから構成されるレジスタファイルセレクトレジス
タ103 に供給される。制御されたタイミングにおい
てアドレスセレクタ102の出力が、レジスタファイル
セレクトレジスタ103 にセットされる。レジスタフ
ァイルセレクトレジスタ103の出力はプライオリティ
回路104に供給される。
プライオリティ回路104ではレジスタファイルセレク
トレジスタ103の出力で複数ビットが1″になってい
た場合、レジスタを退避または復帰させる順番に従って
、最初に選択されるべきレジスタに対応するビットの出
力のみを” 1 ”とし、残りのビットを0″にする。
トレジスタ103の出力で複数ビットが1″になってい
た場合、レジスタを退避または復帰させる順番に従って
、最初に選択されるべきレジスタに対応するビットの出
力のみを” 1 ”とし、残りのビットを0″にする。
プライオリティ回路104の出力の各ビットはレジスタ
ファイル101 の各ワードに対応しており、レジスタ
ファイル出力マルチプレクサ105 によってアドレス
が指定されたレジスタファイル101の内容が読み出さ
れる。書き込み回路については図示していないが、読み
出しと同様の仕組みによってプライオリティ回路104
の出力で値が1′”になっているビットに対応するレジ
スタファイル101のワードにデータが書き込まれる。
ファイル101 の各ワードに対応しており、レジスタ
ファイル出力マルチプレクサ105 によってアドレス
が指定されたレジスタファイル101の内容が読み出さ
れる。書き込み回路については図示していないが、読み
出しと同様の仕組みによってプライオリティ回路104
の出力で値が1′”になっているビットに対応するレジ
スタファイル101のワードにデータが書き込まれる。
連続した主記憶エリアに対するレジスタの退避・復帰に
おいては、次に退避・復帰を行うべきレジスタの選択を
高速に行う必要がある。このために、プライオリティ回
路104の出力は選択レジスタクリア回路106にも供
給される。
おいては、次に退避・復帰を行うべきレジスタの選択を
高速に行う必要がある。このために、プライオリティ回
路104の出力は選択レジスタクリア回路106にも供
給される。
選択レジスタクリア回路106では、レジスタファイル
の読み出し・書き込みタイミング信号107において、
その時点で選択されていたレジスタファイル101のワ
ードに対応するレジスタファイルセレクトレジスタ10
3のビットをクリアする動作を行う。これによって、高
速に、1クロツタごとに退避または復帰すべきレジスタ
ファイル101のアドレスを決定することが可能になる
。レジスフ退避または復帰の最後はレジスタファイルセ
レクトレジスタ104の出力がオールゼロであることを
検出するためのゼロ検出回路108の出力により決定す
る。
の読み出し・書き込みタイミング信号107において、
その時点で選択されていたレジスタファイル101のワ
ードに対応するレジスタファイルセレクトレジスタ10
3のビットをクリアする動作を行う。これによって、高
速に、1クロツタごとに退避または復帰すべきレジスタ
ファイル101のアドレスを決定することが可能になる
。レジスフ退避または復帰の最後はレジスタファイルセ
レクトレジスタ104の出力がオールゼロであることを
検出するためのゼロ検出回路108の出力により決定す
る。
以上説明したように本発明によれば、プライオリティ回
路を使用して次に退避または復帰を行うレジスタのアド
レスを求めることにより、退避の対象となるレジスタを
読み出す回数のみの処理サイクルとなり、退避または復
帰の処理を高速化できる効果がある。
路を使用して次に退避または復帰を行うレジスタのアド
レスを求めることにより、退避の対象となるレジスタを
読み出す回数のみの処理サイクルとなり、退避または復
帰の処理を高速化できる効果がある。
第1図は本発明実施例の構成を示すブロック図。
第2図は従来例の構成を示すブロック図。
101.201・・・レジスタファイル、102・・・
アドレスセレクタ、103 、・・・レジスタファイル
セレクトレジスタ、104・・・プライオリティ回路、
105・・・レジスタファイル出力マルチプレクサ、1
06・・・選択レジスタクリア回路、107・・・読み
出し書き込みタイミング信号、108・・・ゼロ検出回
路、202・・・レジスタアドレスマルチプレクサ、2
03・・・アドレスカウンタレジスタ、204・・・イ
ンクリメンタ・デクリメンタ、205・・・ワークレジ
スタ、206・・・シック、207・・・テスト条件マ
ルチプレクサ。
アドレスセレクタ、103 、・・・レジスタファイル
セレクトレジスタ、104・・・プライオリティ回路、
105・・・レジスタファイル出力マルチプレクサ、1
06・・・選択レジスタクリア回路、107・・・読み
出し書き込みタイミング信号、108・・・ゼロ検出回
路、202・・・レジスタアドレスマルチプレクサ、2
03・・・アドレスカウンタレジスタ、204・・・イ
ンクリメンタ・デクリメンタ、205・・・ワークレジ
スタ、206・・・シック、207・・・テスト条件マ
ルチプレクサ。
Claims (1)
- 【特許請求の範囲】 1、情報処理装置内のソフトウェアから参照されるレジ
スタを保持するレジスタファイルと、前記情報処理装置
内のレジスタアドレスソースから一つのレジスタアドレ
スを選択しアドレスカウンタレジスタの内容を増減する
手段と、 セーブ・リストアマスクデータを保持し、その内容を左
右に1ビットシフトする手段と を備えたレジスタアドレス生成装置において、前記レジ
スタファイルのアドレスをいくつかのソースから選択す
るアドレスセレクタと、 前記レジスタファイルに保持されたレジスタの選択を行
うワードを保持するレジスタファイルセレクトレジスタ
と、 このレジスタファイルセレクトレジスタの出力を入力と
して優先度の高い一つのレジスタに対応するビットのみ
を有効とするプライオリティ回路と、 レジスタの読み出しまたは書き込み時に現在選択されて
いるレジスタに対応する選択レジスタのビットをクリア
する選択レジスタクリア回路と、前記選択レジスタの内
容が全てゼロであることを検出するゼロ検出回路と を備えたことを特徴とするレジスタアドレス生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10990489A JPH02287732A (ja) | 1989-04-28 | 1989-04-28 | レジスタアドレス生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10990489A JPH02287732A (ja) | 1989-04-28 | 1989-04-28 | レジスタアドレス生成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02287732A true JPH02287732A (ja) | 1990-11-27 |
Family
ID=14522105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10990489A Pending JPH02287732A (ja) | 1989-04-28 | 1989-04-28 | レジスタアドレス生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02287732A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009217681A (ja) * | 2008-03-12 | 2009-09-24 | Omron Corp | 割込機能を備えたplc |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57106960A (en) * | 1980-12-23 | 1982-07-03 | Nippon Telegr & Teleph Corp <Ntt> | Data processor with interruption control facility |
JPS5822455A (ja) * | 1981-07-31 | 1983-02-09 | Oki Electric Ind Co Ltd | デ−タ処理装置 |
JPS59184943A (ja) * | 1983-04-05 | 1984-10-20 | Nec Corp | 情報処理装置 |
JPS63311537A (ja) * | 1987-06-15 | 1988-12-20 | Pfu Ltd | 演算処理装置 |
-
1989
- 1989-04-28 JP JP10990489A patent/JPH02287732A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57106960A (en) * | 1980-12-23 | 1982-07-03 | Nippon Telegr & Teleph Corp <Ntt> | Data processor with interruption control facility |
JPS5822455A (ja) * | 1981-07-31 | 1983-02-09 | Oki Electric Ind Co Ltd | デ−タ処理装置 |
JPS59184943A (ja) * | 1983-04-05 | 1984-10-20 | Nec Corp | 情報処理装置 |
JPS63311537A (ja) * | 1987-06-15 | 1988-12-20 | Pfu Ltd | 演算処理装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009217681A (ja) * | 2008-03-12 | 2009-09-24 | Omron Corp | 割込機能を備えたplc |
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