JPS5849960B2 - 情報チエツク方式 - Google Patents
情報チエツク方式Info
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- JPS5849960B2 JPS5849960B2 JP51020738A JP2073876A JPS5849960B2 JP S5849960 B2 JPS5849960 B2 JP S5849960B2 JP 51020738 A JP51020738 A JP 51020738A JP 2073876 A JP2073876 A JP 2073876A JP S5849960 B2 JPS5849960 B2 JP S5849960B2
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
この発明は、情報処理制御に伴なう情報の記憶制御と共
に、使用される情報の伝送チェックを簡易化して実行さ
せるようにする情報チェック方式情報処理制御を行なう
場合には、まず処理すべき情報を記憶する手段と、処理
された情報を記憶する手段とが必要であり、また処理す
べき情報を記憶する手段にあっては、複数の情報の比較
、演算等の情報処理のために、2組の記憶手段を設ける
ことが望まれる。
に、使用される情報の伝送チェックを簡易化して実行さ
せるようにする情報チェック方式情報処理制御を行なう
場合には、まず処理すべき情報を記憶する手段と、処理
された情報を記憶する手段とが必要であり、また処理す
べき情報を記憶する手段にあっては、複数の情報の比較
、演算等の情報処理のために、2組の記憶手段を設ける
ことが望まれる。
すなわち、情報処理を行うためには、複数の情報記憶装
置を必要とするものであり、この記憶装置の中から処理
すべき情報を記憶した記憶装置を選択して必要な情報を
読み出して適宜比較演算処理を行ない、次に処理した情
報を記憶装置を選択してその記憶装置に上記処理された
情報を書き込むものである。
置を必要とするものであり、この記憶装置の中から処理
すべき情報を記憶した記憶装置を選択して必要な情報を
読み出して適宜比較演算処理を行ない、次に処理した情
報を記憶装置を選択してその記憶装置に上記処理された
情報を書き込むものである。
また、このように複数の記憶装置を用いて情報の読み出
し、書き込みを行なう場合、読み出された情報に誤りが
無いかどうかをチェックする必要があり、さらに処理さ
れて得られた新たな書き込み情報に対しては上記チェッ
クのためのチェック情報を付加する必要がある。
し、書き込みを行なう場合、読み出された情報に誤りが
無いかどうかをチェックする必要があり、さらに処理さ
れて得られた新たな書き込み情報に対しては上記チェッ
クのためのチェック情報を付加する必要がある。
この発明は上記のような点に鑑みなされたもので、情報
処理のための記憶制御と共に、読み出される情報のチェ
ック、さらに書き込む情報に対するチェック情報の付加
制御を、情報処理に対応して効果的に実行させるように
する情報チェック方式を提供しようとするものである。
処理のための記憶制御と共に、読み出される情報のチェ
ック、さらに書き込む情報に対するチェック情報の付加
制御を、情報処理に対応して効果的に実行させるように
する情報チェック方式を提供しようとするものである。
まず、この発明に係る情報チェック方式におけるチェッ
ク情報の形態について説明すると、情報を構成するビッ
ト情報が第1図のAに示すように直列的に任意のバイナ
リ情報が伝送されるものであるとするとこのビットそれ
ぞれは「1」あるいは「0」の2値情報でなるもので、
伝送りロツク信号に同期して図に示す数値1,2,3.
・・・で対応して示す順位で伝送される。
ク情報の形態について説明すると、情報を構成するビッ
ト情報が第1図のAに示すように直列的に任意のバイナ
リ情報が伝送されるものであるとするとこのビットそれ
ぞれは「1」あるいは「0」の2値情報でなるもので、
伝送りロツク信号に同期して図に示す数値1,2,3.
・・・で対応して示す順位で伝送される。
このように直列状に伝送されるビット情報は、同図のB
〜・Eに示すように1ビツトおきに1ビツトづつ、2ビ
ツトおきに2ビツトづつ、4ビツトおきに4ビツトづつ
、8ビツトおきに8ビツトづつそれぞれ独立して検知し
、そのB−Eにそれぞれ対応するビット検知手段で検知
されたビットの中の例えば「1」となるビット数を計数
する。
〜・Eに示すように1ビツトおきに1ビツトづつ、2ビ
ツトおきに2ビツトづつ、4ビツトおきに4ビツトづつ
、8ビツトおきに8ビツトづつそれぞれ独立して検知し
、そのB−Eにそれぞれ対応するビット検知手段で検知
されたビットの中の例えば「1」となるビット数を計数
する。
すなわちB−Eに対応する4組のビット検知手段で、検
知したビットの中の「1」となるビット数を計数するも
ので、その各計数結果の奇数あるいは偶数の判別結果に
より、各1ビツトのチェック情報を作成する。
知したビットの中の「1」となるビット数を計数するも
ので、その各計数結果の奇数あるいは偶数の判別結果に
より、各1ビツトのチェック情報を作成する。
具体的には、第1図の場合にはB−Eに対応して4ビッ
トのチェック情報が作成されるもので、この4ビツトの
チェック情報によって15ビツトの伝送情報のチェック
動作を行ない得るようになり、このチェック情報は例え
は伝送情報の後尾に連続して挿入し、伝送させるように
する。
トのチェック情報が作成されるもので、この4ビツトの
チェック情報によって15ビツトの伝送情報のチェック
動作を行ない得るようになり、このチェック情報は例え
は伝送情報の後尾に連続して挿入し、伝送させるように
する。
そして、このようなチェック情報を用いれは、例えは1
6ビツトのチェック情報で6万ビット以上の伝送情報の
チェックを行なうことができ、伝送情報量に対するチェ
ック情報量を充分減じ、またチェック確度の向上に効果
的なものとし得る。
6ビツトのチェック情報で6万ビット以上の伝送情報の
チェックを行なうことができ、伝送情報量に対するチェ
ック情報量を充分減じ、またチェック確度の向上に効果
的なものとし得る。
次に、図面を参照してこの発明の一実施例を説明すると
、第2図は情報処理を含む情報チェック方式を示してい
る。
、第2図は情報処理を含む情報チェック方式を示してい
る。
すなわち、図において11は主記憶装置であり、この主
記憶装置11は例えはアドレス番地範囲を分割する等の
手段で、第1乃至第3の記憶部11a〜11cに分割設
定されるもので、この第1乃至第3の記憶部11a〜1
1cに対しては処理指令装置12の出力ラインI〜■か
らの信号が結合され、記憶部11a〜11cの選択動作
を行なうようにする。
記憶装置11は例えはアドレス番地範囲を分割する等の
手段で、第1乃至第3の記憶部11a〜11cに分割設
定されるもので、この第1乃至第3の記憶部11a〜1
1cに対しては処理指令装置12の出力ラインI〜■か
らの信号が結合され、記憶部11a〜11cの選択動作
を行なうようにする。
このような第1乃至第3の記憶部11a〜11cからな
る主記憶装置11に対しては、1組のアドレスカウンタ
13が設けられ、このアドレスカウンタ13の計数値信
号はデコーダ14を介して主記憶装置11に対してアド
レス番地指定信号として供給される。
る主記憶装置11に対しては、1組のアドレスカウンタ
13が設けられ、このアドレスカウンタ13の計数値信
号はデコーダ14を介して主記憶装置11に対してアド
レス番地指定信号として供給される。
上記アドレスカウンタ13は処理指令装置12からの指
令により、主記憶装置11の読み出しあるいは書き込み
に同期して計数歩進されるものであり、また上記読み出
しあるいは書き込み以外の時にはシフトレジスタとして
作用するように設定される。
令により、主記憶装置11の読み出しあるいは書き込み
に同期して計数歩進されるものであり、また上記読み出
しあるいは書き込み以外の時にはシフトレジスタとして
作用するように設定される。
そして、このアドレスカウンタ13には直列にして2値
反転回路15が接続されるもので、この2値反転回路1
5は複数のバイナリフリップフロップを直列状に配置し
、各々独立した2値反転記憶手段あるいは複数桁のシフ
トレジスタとして構成し得るように設定されるもので、
処理指令装置12からの指令により、前記アドレスカウ
ンタ13がシフトレジスタとして設定される時に同時に
シフトレジスタに切換設定され、主記憶装置11が読み
出しあるいは書き込み状態に設定される時には、各バイ
ナリフリップフロップがアンド回路16a 、16b・
・・からの「1」の情報によりそれぞれ反転制御され、
それぞれ2値計数動作を独立して行なうようにされる。
反転回路15が接続されるもので、この2値反転回路1
5は複数のバイナリフリップフロップを直列状に配置し
、各々独立した2値反転記憶手段あるいは複数桁のシフ
トレジスタとして構成し得るように設定されるもので、
処理指令装置12からの指令により、前記アドレスカウ
ンタ13がシフトレジスタとして設定される時に同時に
シフトレジスタに切換設定され、主記憶装置11が読み
出しあるいは書き込み状態に設定される時には、各バイ
ナリフリップフロップがアンド回路16a 、16b・
・・からの「1」の情報によりそれぞれ反転制御され、
それぞれ2値計数動作を独立して行なうようにされる。
そして、上記アンド回路16a、16b・・・には、ア
ドレスカウンタ13の並列化したバイナリ計数値情報を
得る複数の出力線の信号がそれぞれゲート信号として結
合されるもので、2値反転回路15を構成するバイナリ
フリップフロップの数は、アドレスカウンタ13のバイ
ナリ計数値を表現するビット数に対応して設定される。
ドレスカウンタ13の並列化したバイナリ計数値情報を
得る複数の出力線の信号がそれぞれゲート信号として結
合されるもので、2値反転回路15を構成するバイナリ
フリップフロップの数は、アドレスカウンタ13のバイ
ナリ計数値を表現するビット数に対応して設定される。
すなわち、アドレスカウンタ13.2値反転回路15は
、処理指令装置12からの指令によって共にシフトレジ
スタ状態に設定され、2つのシフトレジスタが2値反転
回路15側を出力側として直列接続され、2値反転回路
15からのシフト出力情報はアンド回路17a、17b
、17cに並列的に供給される。
、処理指令装置12からの指令によって共にシフトレジ
スタ状態に設定され、2つのシフトレジスタが2値反転
回路15側を出力側として直列接続され、2値反転回路
15からのシフト出力情報はアンド回路17a、17b
、17cに並列的に供給される。
そして、このアンド回路17a〜17cからの出力情報
信号は、それぞれ第1乃至第3の記憶部11a〜11c
に対応するアドレスメモリ18 a 、18 b 、1
8 cに書き込み情報として供給される。
信号は、それぞれ第1乃至第3の記憶部11a〜11c
に対応するアドレスメモリ18 a 、18 b 、1
8 cに書き込み情報として供給される。
ここで、アンド回路17a〜17cは、それぞれアンド
回路19 a 、19 b 。
回路19 a 、19 b 。
19cからの出力信号でゲート制御されるもので、この
アンド回路19a〜19cには、処理指令装置12から
の前記第1乃至第3の記憶部を選択するラインI〜■の
信号およびアドレス番地記憶のためのシフト指令が結合
されている。
アンド回路19a〜19cには、処理指令装置12から
の前記第1乃至第3の記憶部を選択するラインI〜■の
信号およびアドレス番地記憶のためのシフト指令が結合
されている。
また、アドレスメモリ18a〜18cからの情報は、そ
れぞれアンド回路20 a t 20 b 20 c
を介して取り出されるもので、オア回路21を介してア
ドレスカウンタ13の入力側に結合される。
れぞれアンド回路20 a t 20 b 20 c
を介して取り出されるもので、オア回路21を介してア
ドレスカウンタ13の入力側に結合される。
そして、アンド回路20a〜20cは、前記処理指令装
置12のラインI〜■からの信号およびアドレス番号読
み出し書き込みのシフト指令の結合されるアンド回路2
2a、22b、22cからの出力信号でゲート制御され
る。
置12のラインI〜■からの信号およびアドレス番号読
み出し書き込みのシフト指令の結合されるアンド回路2
2a、22b、22cからの出力信号でゲート制御され
る。
前記主記憶装置11の第1乃至第3の記憶部11a〜1
1cは処理するための情報および処理された情報を記憶
するために分担使用されるもので、例えば第1および第
2の記憶部11at11bに処理すべき情報を、第3の
記憶部11cには処理された情報を記憶する。
1cは処理するための情報および処理された情報を記憶
するために分担使用されるもので、例えば第1および第
2の記憶部11at11bに処理すべき情報を、第3の
記憶部11cには処理された情報を記憶する。
そして、情報処理を行なう場合には処理指令装置12か
らの指令で主記憶装置11が読み出しR1書き込みWを
与えるもので、これと同時にライン1〜■の信号で読み
出しあるいは書き込みを行なう記憶部を指定する。
らの指令で主記憶装置11が読み出しR1書き込みWを
与えるもので、これと同時にライン1〜■の信号で読み
出しあるいは書き込みを行なう記憶部を指定する。
すなわち、処理開始に際しては、例えは処理指令装置1
2で第1の記憶部11aを指定し、読み出し指令を与え
ると共に、アンド回路23aにゲート信号を与え、第1
の記憶部11aに記憶されている情報の先頭のルコード
分を読み出して情報処理装置24の第1のバッファ24
aに書き込み、つづいて第2の記憶部11bを指定する
と共にアンド回路23bのゲートを開き、第2の記憶部
11bの記憶情報の先頭のルーコードを第2のバッファ
24bに書き込む。
2で第1の記憶部11aを指定し、読み出し指令を与え
ると共に、アンド回路23aにゲート信号を与え、第1
の記憶部11aに記憶されている情報の先頭のルコード
分を読み出して情報処理装置24の第1のバッファ24
aに書き込み、つづいて第2の記憶部11bを指定する
と共にアンド回路23bのゲートを開き、第2の記憶部
11bの記憶情報の先頭のルーコードを第2のバッファ
24bに書き込む。
そして、情報処理装置24に処理指令回路12から処理
指令を与え、処理回路24cでバッファ24a 、24
bに記憶された情報を適宜比較等の処理を行ない、その
処理された情報をオア回路25を介して主記憶装置11
に供給する。
指令を与え、処理回路24cでバッファ24a 、24
bに記憶された情報を適宜比較等の処理を行ない、その
処理された情報をオア回路25を介して主記憶装置11
に供給する。
この時、処理指令装置12から第3の記憶部11cを指
定する信号を発生すると共に、書き込みW指令を出し、
処理回路24cからの処理情報を第3の記憶部11cに
書き込むようにする。
定する信号を発生すると共に、書き込みW指令を出し、
処理回路24cからの処理情報を第3の記憶部11cに
書き込むようにする。
また、上記のようにして主記憶装置11から読み出され
る情報は、処理指令装置12からの読み出しR指令でゲ
ートの開かれるアンド回路26および比較回路27に供
給し、アンド回路26の出力信号はオア回路28を介し
てアンド回路16a。
る情報は、処理指令装置12からの読み出しR指令でゲ
ートの開かれるアンド回路26および比較回路27に供
給し、アンド回路26の出力信号はオア回路28を介し
てアンド回路16a。
16b・・・に並列的に供給する。
さらに、処理回路24cからの主記憶装置11に対する
書き込み情報信号は、処理指令回路12からの書き込み
W指令の状態でゲートの開かれるアンド回路29を介し
てオア回路28に供給する。
書き込み情報信号は、処理指令回路12からの書き込み
W指令の状態でゲートの開かれるアンド回路29を介し
てオア回路28に供給する。
ここで、処理指令回路12から読み出しR指令の時に「
1」の信号を発生し、書き込みW指令の時には信号が「
0」となるものとするもので、アンド回路29のゲート
信号回路にはインバータ30を挿入してなる。
1」の信号を発生し、書き込みW指令の時には信号が「
0」となるものとするもので、アンド回路29のゲート
信号回路にはインバータ30を挿入してなる。
上記比較回路27には、2値反転回路15からのシフ1
へ出力信号が比較情報として結合され、処理指令回路1
2からは主記憶装置11からチェック情報が読み出され
る時に比較指令を与え、この時、同時にアドレスカウン
タ13.2値反転回路15部にシフト指令を与え、2値
反転回路15の内容を比較回路27に比較情報として結
合されるようにする。
へ出力信号が比較情報として結合され、処理指令回路1
2からは主記憶装置11からチェック情報が読み出され
る時に比較指令を与え、この時、同時にアドレスカウン
タ13.2値反転回路15部にシフト指令を与え、2値
反転回路15の内容を比較回路27に比較情報として結
合されるようにする。
また処理装置24cから記憶装置11への書き込み終了
時には、処理指令装置12からチェック情報書き込み指
令が発生されるもので、この指令はオア回路21の出力
信号の結合されるアンド回路31のゲートを制御し、ア
ンド回路31からの出力情報はオア回路25に書き込み
チェック情報として結合する。
時には、処理指令装置12からチェック情報書き込み指
令が発生されるもので、この指令はオア回路21の出力
信号の結合されるアンド回路31のゲートを制御し、ア
ンド回路31からの出力情報はオア回路25に書き込み
チェック情報として結合する。
すなわち、上記のように構成される装置にあっては、第
1および第2の記憶部11a、11bに対して例えばデ
ィスク等の外部記憶装置に記載された情報を、例えば多
数のレコード情報を含む1トラック分等の定められた単
位量毎に処理すべき情報として図示しない記憶装置から
書き込まれるもので、その単位情報量毎にその後尾に第
1図で説明したようなチェック情報が必要に応じて指定
区切りコードを介して同時に書き込まれている。
1および第2の記憶部11a、11bに対して例えばデ
ィスク等の外部記憶装置に記載された情報を、例えば多
数のレコード情報を含む1トラック分等の定められた単
位量毎に処理すべき情報として図示しない記憶装置から
書き込まれるもので、その単位情報量毎にその後尾に第
1図で説明したようなチェック情報が必要に応じて指定
区切りコードを介して同時に書き込まれている。
また、第1乃至第3の記憶部11a〜11cのそれぞれ
読み出しあるいは書き込みを行なう先頭アドレス番地が
、それぞれ対応するアドレスメモリ18a〜18cに記
憶されている。
読み出しあるいは書き込みを行なう先頭アドレス番地が
、それぞれ対応するアドレスメモリ18a〜18cに記
憶されている。
この状態で情報処理を行なう場合には、まず処理指令装
置12から読み出し指令12を発生し、同時に例えば第
1の記憶部11aを指定するライン■に信号を発生し、
さらにアドレスカウンタ15.2値反転回路15に対し
てシフト指令を発生し、アンド回路22aの出力により
アンド回路20aのゲートを開き、アドレスメモ’J
18 aの記憶内容をアドレスカウンタ13.2値反転
回路15にシフト記憶させ、第1の記憶部11aの読み
出しアドレスを指定するようにする。
置12から読み出し指令12を発生し、同時に例えば第
1の記憶部11aを指定するライン■に信号を発生し、
さらにアドレスカウンタ15.2値反転回路15に対し
てシフト指令を発生し、アンド回路22aの出力により
アンド回路20aのゲートを開き、アドレスメモ’J
18 aの記憶内容をアドレスカウンタ13.2値反転
回路15にシフト記憶させ、第1の記憶部11aの読み
出しアドレスを指定するようにする。
ここで、この読み出しは初期状態であるため、2値反転
回路15の各バイナリフリップフロップの内容はrol
に設定される。
回路15の各バイナリフリップフロップの内容はrol
に設定される。
さらに、アンド回路23aのゲートを開いて、記憶装置
11をバッファ24aに結合する。
11をバッファ24aに結合する。
そして、アドレスカウンタ13.2値反転回路15にカ
ウント指令を与え、アドレスカウンタ13のカウント歩
進に対応して第1の記憶部11aの読み出しアドレスが
シフトされ、その記憶情報が順次読み出されてバッファ
24aに書き込まれ、例えばルーコード情報が読み出さ
れた時にこの第1の記憶部11aの読み出しが停止され
る。
ウント指令を与え、アドレスカウンタ13のカウント歩
進に対応して第1の記憶部11aの読み出しアドレスが
シフトされ、その記憶情報が順次読み出されてバッファ
24aに書き込まれ、例えばルーコード情報が読み出さ
れた時にこの第1の記憶部11aの読み出しが停止され
る。
このような第1の記憶部11aからの読み出し情報は、
同時にゲートの開かれるアンド回路26を介してアンド
回路16 a t 16 b・・・部に供給される。
同時にゲートの開かれるアンド回路26を介してアンド
回路16 a t 16 b・・・部に供給される。
このアンド回路16a、16b・・・は、アドレスカウ
ンタ13のバイナリ計数値を構成するビット信号でゲー
ト制御されるものであり、アドレスカウンタ13の計数
歩進に伴ない、上記読み出しビット情報を第1図で説明
したように検出し、2値反転回路15を構成するバイナ
リフリップフロップを駆動するようになる。
ンタ13のバイナリ計数値を構成するビット信号でゲー
ト制御されるものであり、アドレスカウンタ13の計数
歩進に伴ない、上記読み出しビット情報を第1図で説明
したように検出し、2値反転回路15を構成するバイナ
リフリップフロップを駆動するようになる。
すなわち、主記憶装置11からの情報読み出しに対応し
て第1図に示したようなチェック情報を計数形成してい
るものである。
て第1図に示したようなチェック情報を計数形成してい
るものである。
そして、第1の記憶部11aからルーコードの情報が読
み出し終了された時にはアドレスカウンタ13は次のレ
コード情報の先頭アドレス位置を計数記憶し、2値反転
回路15には読み出されたルーコード情報分のチェック
情報が記憶保持されるようになる。
み出し終了された時にはアドレスカウンタ13は次のレ
コード情報の先頭アドレス位置を計数記憶し、2値反転
回路15には読み出されたルーコード情報分のチェック
情報が記憶保持されるようになる。
そして、この状態でアドレスカウンタ13.2値反転回
路15に処理指令装置12からシフト指令が与えられ、
アンド回路19aからゲート信号の与えられているアン
ド回路17aを介してアドレスメモリ18aにその時の
アドレスカウンタ13および2値反転回路15の記憶計
数内容をシフトシ記憶保持させる。
路15に処理指令装置12からシフト指令が与えられ、
アンド回路19aからゲート信号の与えられているアン
ド回路17aを介してアドレスメモリ18aにその時の
アドレスカウンタ13および2値反転回路15の記憶計
数内容をシフトシ記憶保持させる。
そして、次に処理指令装置12からは第2の記憶部11
bを指定するライン■に信号が発生され、主記憶装置1
1の第2の記憶部11bに選択読み出し指令を出すと共
に、アンド回路20bのゲートを開き、アドレスメモリ
18bの内容をアドレスカウンタ13.2値反転回路1
5にシフトシさらにアンド回路23bのゲートを開いて
、上記同様の読み出し動作を行ない、第2の記憶部11
bに記憶されていた先頭のルーコード情報をバッファ2
4bに書き込むようにし、その時のアドレスカウンタ1
3.2値反転回路15の内容を再びアドレスメモリ18
bにシフトし、記憶保持させるようにする。
bを指定するライン■に信号が発生され、主記憶装置1
1の第2の記憶部11bに選択読み出し指令を出すと共
に、アンド回路20bのゲートを開き、アドレスメモリ
18bの内容をアドレスカウンタ13.2値反転回路1
5にシフトシさらにアンド回路23bのゲートを開いて
、上記同様の読み出し動作を行ない、第2の記憶部11
bに記憶されていた先頭のルーコード情報をバッファ2
4bに書き込むようにし、その時のアドレスカウンタ1
3.2値反転回路15の内容を再びアドレスメモリ18
bにシフトし、記憶保持させるようにする。
このように第1および第2の記憶部11a。
11bからルーコードづつの情報が読み出され、バッフ
ァ24a 、24bに記憶されると、処理指令装置12
から情報処理装置24に処理指令が出され、処理回路2
4cでバッファ24a 、24bの情報を読み取り、適
宜情報処理を行なってその処理情報を出力するようにな
る。
ァ24a 、24bに記憶されると、処理指令装置12
から情報処理装置24に処理指令が出され、処理回路2
4cでバッファ24a 、24bの情報を読み取り、適
宜情報処理を行なってその処理情報を出力するようにな
る。
この時処理指令装置12から第3の記憶部11cを指定
するライン■に出力を発生し、アンド回路20cにゲー
ト信号を与え、アドレスカウンタ13.2値計数回路1
5にシフト指令を与えてアドレスメモリ18cの記憶内
容(最初であるので記憶内容はゼロ)をアドレスカウン
タ13.2値反転回路15にシフトする。
するライン■に出力を発生し、アンド回路20cにゲー
ト信号を与え、アドレスカウンタ13.2値計数回路1
5にシフト指令を与えてアドレスメモリ18cの記憶内
容(最初であるので記憶内容はゼロ)をアドレスカウン
タ13.2値反転回路15にシフトする。
そして、主記憶装置11に書き込み指令を与え、処理回
路24cで得られる処理情報をアドレスカウンタ13の
アドレスシフトに対応して第3の記憶部11cに書き込
むようになる。
路24cで得られる処理情報をアドレスカウンタ13の
アドレスシフトに対応して第3の記憶部11cに書き込
むようになる。
この時、処理指令装置12から書き込みW指令が発せら
れているため、アンド回路29のゲートが開かれ、第3
の記憶部11cに書き込まれる情報がアンド回路16
a t 16 b・・・にも供給され、2値反転回路1
5で前述したようにその書き込み情報のチェック情報を
計数作成するようになる。
れているため、アンド回路29のゲートが開かれ、第3
の記憶部11cに書き込まれる情報がアンド回路16
a t 16 b・・・にも供給され、2値反転回路1
5で前述したようにその書き込み情報のチェック情報を
計数作成するようになる。
そして、処理回路24cからの処理情報が出力し終ると
、処理指令装置12からアドレスカウンタ13.2値反
転回路15にシフト指令を与え、その時のアドレスカウ
ンタ13.2値反転回路15の内容をアドレスメモリ1
8cにシフト記憶させるようになる。
、処理指令装置12からアドレスカウンタ13.2値反
転回路15にシフト指令を与え、その時のアドレスカウ
ンタ13.2値反転回路15の内容をアドレスメモリ1
8cにシフト記憶させるようになる。
すなわち、処理指令装置12からの指令により、第1お
よび第2の記憶部11at11bの記憶情報を適宜読み
出して情報処理し、その処理情報を第3の記憶部11c
に書き込むようにするもので、この第1乃至第3の記憶
部11a〜11cに対する読み出しおよび書き込み時の
アドレスは、その記憶部11a〜11cの指定毎にアド
レスメモリ18a〜18cから読み出し、共通に設けた
アドレスカウンタ13を設定するもので、処理の進行に
伴ない円滑にアドレス指定動作が行なわれる。
よび第2の記憶部11at11bの記憶情報を適宜読み
出して情報処理し、その処理情報を第3の記憶部11c
に書き込むようにするもので、この第1乃至第3の記憶
部11a〜11cに対する読み出しおよび書き込み時の
アドレスは、その記憶部11a〜11cの指定毎にアド
レスメモリ18a〜18cから読み出し、共通に設けた
アドレスカウンタ13を設定するもので、処理の進行に
伴ない円滑にアドレス指定動作が行なわれる。
また、同時に主記憶装置11からの情報読み出しおよび
書き込みに際し、その情報が第1乃至第3の記憶部11
a〜11cにそれぞれ対応してその時のアドレスカウン
タ13のバイナリ計数値に対応してビット検知され、2
値反転回路15で第1図で説明したようなチェック情報
作成作業が行なわれる。
書き込みに際し、その情報が第1乃至第3の記憶部11
a〜11cにそれぞれ対応してその時のアドレスカウン
タ13のバイナリ計数値に対応してビット検知され、2
値反転回路15で第1図で説明したようなチェック情報
作成作業が行なわれる。
そして、このチェック情報作成作業は、各記憶部11a
、11c単位に継続されるものである。
、11c単位に継続されるものである。
このようにして情報処理が行なわれ、例えは第1の記憶
部11aに記憶された単位量の情報の最後のレコード情
報が読み出されると、これを処理指令装置12でコード
検知等の手段で検知し、比較回路27に比較指令を与え
、その最後のレコード情報につづく第1の記憶部11a
に記憶されたチェック情報と、それまで第1の記憶部1
1aからの読み出し情報により作成した2値反転回路1
5のチェック情報とを比較し、一致した時に処理指令装
置12に「OK」の信号を発生する。
部11aに記憶された単位量の情報の最後のレコード情
報が読み出されると、これを処理指令装置12でコード
検知等の手段で検知し、比較回路27に比較指令を与え
、その最後のレコード情報につづく第1の記憶部11a
に記憶されたチェック情報と、それまで第1の記憶部1
1aからの読み出し情報により作成した2値反転回路1
5のチェック情報とを比較し、一致した時に処理指令装
置12に「OK」の信号を発生する。
また不一致の場合には、それまで第1の記憶部11aか
ら読み出した信号に誤りのあるものであるため、その警
報を適宜発生するものである。
ら読み出した信号に誤りのあるものであるため、その警
報を適宜発生するものである。
そして、このようなチェック動作は第2の記憶部11b
に対しても同様にされる。
に対しても同様にされる。
また、第3の記憶部11c°に対する書き込み情報が、
例えばディスク等の外部記憶装置の書き込み単位量に達
した時には、処理指令装置12からチェック情報書き込
み指令を発し、アンド回路20cのゲートを開き、アド
レスメモリ18cに記憶されたそれまでの書き込み情報
にもとずき作成されたチェック情報を、アンド回路31
を介して主記憶装置11に結合し、第3の記憶部11c
に書き込まれた処理情報の末尾に縦続させるようにする
。
例えばディスク等の外部記憶装置の書き込み単位量に達
した時には、処理指令装置12からチェック情報書き込
み指令を発し、アンド回路20cのゲートを開き、アド
レスメモリ18cに記憶されたそれまでの書き込み情報
にもとずき作成されたチェック情報を、アンド回路31
を介して主記憶装置11に結合し、第3の記憶部11c
に書き込まれた処理情報の末尾に縦続させるようにする
。
尚、図示してはいないが、記憶装置11への新たな情報
の書き込み、あるいは読み出しに応じて、アドレスメモ
’) 18 a〜18cは必要に応じて、クリヤされる
ことは勿論である。
の書き込み、あるいは読み出しに応じて、アドレスメモ
’) 18 a〜18cは必要に応じて、クリヤされる
ことは勿論である。
以上のようにこの発明によれは、情報処理制御を行なう
ための記憶手段、この記憶手段に対するアドレス制御手
段を充分簡易化して情報処理装置の制御を行ない得るは
かりか、この情報処理制御のためのアドレスカウンタを
利用して効果的なチェック情報の作成作業を単位量の間
継続し、情報チェック動作も合せ行ない得るものであり
、情報チェックを伴なう情報処理を非常に効果的に行な
い得るようになるものである。
ための記憶手段、この記憶手段に対するアドレス制御手
段を充分簡易化して情報処理装置の制御を行ない得るは
かりか、この情報処理制御のためのアドレスカウンタを
利用して効果的なチェック情報の作成作業を単位量の間
継続し、情報チェック動作も合せ行ない得るものであり
、情報チェックを伴なう情報処理を非常に効果的に行な
い得るようになるものである。
尚、主記憶装置11の第1乃至第3の記憶部11a〜1
1cの分割設定手段は、さらに他に種種考えられるもの
であり、また処理指令装置12からの記憶部選択もチッ
プセレクト等の手段で適宜実施されるものである。
1cの分割設定手段は、さらに他に種種考えられるもの
であり、また処理指令装置12からの記憶部選択もチッ
プセレクト等の手段で適宜実施されるものである。
また、実施例では第1図における説明に対応して情報が
全てビット直列に伝送する場合を想定して示したが、こ
れはキャラクタ単位のビット並列情報の場合にも同様に
実施し得る。
全てビット直列に伝送する場合を想定して示したが、こ
れはキャラクタ単位のビット並列情報の場合にも同様に
実施し得る。
このビット並列の場合には、アドレスカウンタのバイナ
リ計数値に合わせてキャラクタ単位にビット合算するよ
うにしてチェック情報を作成してもよく、さらに上記キ
ャラクタ単位のビット合算に組み合せて各ビットを特定
される順位組み合せて検知するようにしてもよく、その
他種々のビット検知手段を組み合せ使用し得るものであ
る。
リ計数値に合わせてキャラクタ単位にビット合算するよ
うにしてチェック情報を作成してもよく、さらに上記キ
ャラクタ単位のビット合算に組み合せて各ビットを特定
される順位組み合せて検知するようにしてもよく、その
他種々のビット検知手段を組み合せ使用し得るものであ
る。
もちろん並列情報を直列情報に変換してもよい等、種々
考えられるものであり、其の他車発明の要旨を逸脱しな
い範囲で種々の応用、変更が可能である。
考えられるものであり、其の他車発明の要旨を逸脱しな
い範囲で種々の応用、変更が可能である。
第1図はこの発明の一実施例に係る情報チェック方式の
チェック情報作成態様を説明する図、第2図は情報チェ
ックを行なう情報処理装置を説明する構成図である。 11・・・・・・主記憶装置、11a〜11c・・・・
・・第1乃至第3の記憶部、12・・・・・・処理指令
装置、13・・・・・・アドレスカウンタ、15・・・
・・・2値反転回路、18a〜18c・・・・・・アド
レスメモリ、24・・・・・・情報処理装置、24a
、24b・・・・・・バッファ、24c・・・・・・処
理回路、27・・・・・・比較回路。
チェック情報作成態様を説明する図、第2図は情報チェ
ックを行なう情報処理装置を説明する構成図である。 11・・・・・・主記憶装置、11a〜11c・・・・
・・第1乃至第3の記憶部、12・・・・・・処理指令
装置、13・・・・・・アドレスカウンタ、15・・・
・・・2値反転回路、18a〜18c・・・・・・アド
レスメモリ、24・・・・・・情報処理装置、24a
、24b・・・・・・バッファ、24c・・・・・・処
理回路、27・・・・・・比較回路。
Claims (1)
- 1 情報処理に際して処理すべき情報を記憶する読み出
し記憶部および処理された情報を記憶する書き込み記憶
部が設定される主記憶装置と、この主記憶装置の読み出
しおよび書き込み記憶部に対して共通に設けられるアド
レスカウンタと、上記読み出し記憶部を指定して情報を
読み出し処理し書き込み記憶部を指定してその処理情報
を書き込ませる処理制御手段と、この処理制御手段によ
る読み出しおよび書き込みの記憶部指定に際し前記アド
レスカウンタに読み出しおよび書き込み番地を指定する
記憶部それぞれに対応して設けたアドレスメモリと、上
記アドレスカウンタのバイナリ計数値をあられす各ビッ
トに対応して設けられその各ビット出力線それぞれから
の出力信号と上記指定される記憶部に対する書き込みあ
るいは読み出しデータ情報による2値信号との論理積に
よって駆動されるチェック情報を作成する2値反転手段
と、この2値反転手段の出力信号と前記アドレスカウン
タの計数値とを組み合わせ上記指定されるアドレスメモ
リに記憶する手段とを具備し、主記憶装置を構成する複
数の記憶部に対して1組のアドレスカウンタおよびチェ
ツク情報作成用2値反転手段を共用することを特徴とす
る情報チェック方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51020738A JPS5849960B2 (ja) | 1976-02-27 | 1976-02-27 | 情報チエツク方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51020738A JPS5849960B2 (ja) | 1976-02-27 | 1976-02-27 | 情報チエツク方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS52104024A JPS52104024A (en) | 1977-09-01 |
JPS5849960B2 true JPS5849960B2 (ja) | 1983-11-08 |
Family
ID=12035526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51020738A Expired JPS5849960B2 (ja) | 1976-02-27 | 1976-02-27 | 情報チエツク方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5849960B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS615248U (ja) * | 1984-03-30 | 1986-01-13 | 池田物産株式会社 | 自動車用安息装置 |
JPS61111352U (ja) * | 1984-12-25 | 1986-07-14 |
-
1976
- 1976-02-27 JP JP51020738A patent/JPS5849960B2/ja not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS615248U (ja) * | 1984-03-30 | 1986-01-13 | 池田物産株式会社 | 自動車用安息装置 |
JPS61111352U (ja) * | 1984-12-25 | 1986-07-14 |
Also Published As
Publication number | Publication date |
---|---|
JPS52104024A (en) | 1977-09-01 |
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