JP3090240B2 - Ａｄ変換器試験装置 - Google Patents
Ａｄ変換器試験装置Info
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Description
【０００１】
【産業上の利用分野】この発明は例えばＡＤ変換器試験
装置に関する。
装置に関する。
【０００２】
【従来の技術】図４にＡＤ変換器を試験する場合の試験
装置の構成を示す。図中１はパターン発生器を示す。パ
ターン発生器１は被試験ＡＤ変換器２に与えるアナログ
信号ＡＬと、このアナログ信号ＡＬを正しくＡＤ変換し
た期待値パターン信号ＥＸＰＨ，ＥＸＰＬを発生する。
期待値パターン信号ＥＸＰＨ，ＥＸＰＬは被試験ＡＤ変
換器２のＡＤ変換出力信号ＡＤOUT と共に論理比較器３
に与えられ、論理比較器３において論理比較され期待値
と不一致が発生したとき不良と判定し、不良解析メモリ
４に不良を表わすデータを書込む。
装置の構成を示す。図中１はパターン発生器を示す。パ
ターン発生器１は被試験ＡＤ変換器２に与えるアナログ
信号ＡＬと、このアナログ信号ＡＬを正しくＡＤ変換し
た期待値パターン信号ＥＸＰＨ，ＥＸＰＬを発生する。
期待値パターン信号ＥＸＰＨ，ＥＸＰＬは被試験ＡＤ変
換器２のＡＤ変換出力信号ＡＤOUT と共に論理比較器３
に与えられ、論理比較器３において論理比較され期待値
と不一致が発生したとき不良と判定し、不良解析メモリ
４に不良を表わすデータを書込む。
【０００３】論理比較器３は期待値との不一致を表わす
不良表示信号ＦＭＦと、被試験ＡＤ変換器２のＡＤ変換
出力ＡＤOUT の各ビットの論理状態を表わすエラー論理
情報ＦＭＣとを出力する。不良表示信号ＦＭＦはＡＤ変
換出力ＡＤOUT が期待値と不一致になったとき、「１」
論理を出力し、この「１」論理を不良表示信号として第
１不良解析メモリ４に書込む。これと共にパターン発生
の順番を表わす番号も不良表示信号ＦＭＦと同一のアド
レスに書込む。このようにパターン発生の順番を表わす
番号（アドレスに相当する）を不良表示信号ＦＭＦと共
に第１不良解析メモリに書込むことにより、不良解析時
に不良発生の期待値パターンを特定することができる。
不良表示信号ＦＭＦと、被試験ＡＤ変換器２のＡＤ変換
出力ＡＤOUT の各ビットの論理状態を表わすエラー論理
情報ＦＭＣとを出力する。不良表示信号ＦＭＦはＡＤ変
換出力ＡＤOUT が期待値と不一致になったとき、「１」
論理を出力し、この「１」論理を不良表示信号として第
１不良解析メモリ４に書込む。これと共にパターン発生
の順番を表わす番号も不良表示信号ＦＭＦと同一のアド
レスに書込む。このようにパターン発生の順番を表わす
番号（アドレスに相当する）を不良表示信号ＦＭＦと共
に第１不良解析メモリに書込むことにより、不良解析時
に不良発生の期待値パターンを特定することができる。
【０００４】一方第２不良解析メモリ５には不良発生時
に被試験ＡＤ変換器２が出力したエラー論理情報ＦＭＣ
を書込む。このエラー論理情報を解析することにより、
どのビットの出力が「１」か「０」か何れで期待値と不
一致になったかを知ることができる。図５に論理比較器
３の具体的な構成を示す。図では被試験ＡＤ変換器２の
一つの出力端子のＡＤ変換出力ＡＤOUT を期待値と比較
する部分の構成を示す。図５において３Ａはアナログの
レベル比較部を示す。このレベル比較部３Ａに「１」論
理の基準電圧ＶOHと、「０」論理の基準電圧ＶOLとを与
え、入力信号ＡＤOUTの電圧がＶOHより高ければ「１」
論理と判定し、ＶOLより低ければ「０」論理と判定す
る。この判定結果はラッチ回路３Ｂ，３Ｃに入力され、
ストローブパルスＳＴＲＯＢＥにてラッチされる。ラッ
チ回路３Ｂと３Ｃのラッチ出力はそれぞれ正相出力端子
Ｑと、逆相の出力端子※Ｑとを有し、それぞれのラッチ
出力信号をＦＨ，ＦＺＨ，ＦＬ，ＦＺＬと呼ぶことにす
る。これらのラッチ出力信号ＦＨ，ＦＺＨ，ＦＬ，ＦＺ
Ｌはディジタル比較部３Ｄに入力される。このディジタ
ル比較部３Ｄにはラッチ出力信号ＦＨ，ＦＺＨ，ＦＬ，
ＦＺＬの外に期待値信号ＥＸＰＨ，※ＥＸＰＨ，ＥＸＰ
Ｌ，※ＥＸＰＬが入力され、これら期待値信号ＥＸＰ
Ｈ，※ＥＸＰＨ，ＥＸＰＬ，※ＥＸＰＬとラッチ出力信
号ＦＨ，ＦＺＨ，ＦＬ，ＦＺＬとがナンドゲート群で比
較され、その比較結果がオアゲートＯＲ1 とＯＲ 2 を通
じて取出され、不良表示信号ＦＭＦとエラー論理情報Ｆ
ＭＣとが出力される。
に被試験ＡＤ変換器２が出力したエラー論理情報ＦＭＣ
を書込む。このエラー論理情報を解析することにより、
どのビットの出力が「１」か「０」か何れで期待値と不
一致になったかを知ることができる。図５に論理比較器
３の具体的な構成を示す。図では被試験ＡＤ変換器２の
一つの出力端子のＡＤ変換出力ＡＤOUT を期待値と比較
する部分の構成を示す。図５において３Ａはアナログの
レベル比較部を示す。このレベル比較部３Ａに「１」論
理の基準電圧ＶOHと、「０」論理の基準電圧ＶOLとを与
え、入力信号ＡＤOUTの電圧がＶOHより高ければ「１」
論理と判定し、ＶOLより低ければ「０」論理と判定す
る。この判定結果はラッチ回路３Ｂ，３Ｃに入力され、
ストローブパルスＳＴＲＯＢＥにてラッチされる。ラッ
チ回路３Ｂと３Ｃのラッチ出力はそれぞれ正相出力端子
Ｑと、逆相の出力端子※Ｑとを有し、それぞれのラッチ
出力信号をＦＨ，ＦＺＨ，ＦＬ，ＦＺＬと呼ぶことにす
る。これらのラッチ出力信号ＦＨ，ＦＺＨ，ＦＬ，ＦＺ
Ｌはディジタル比較部３Ｄに入力される。このディジタ
ル比較部３Ｄにはラッチ出力信号ＦＨ，ＦＺＨ，ＦＬ，
ＦＺＬの外に期待値信号ＥＸＰＨ，※ＥＸＰＨ，ＥＸＰ
Ｌ，※ＥＸＰＬが入力され、これら期待値信号ＥＸＰ
Ｈ，※ＥＸＰＨ，ＥＸＰＬ，※ＥＸＰＬとラッチ出力信
号ＦＨ，ＦＺＨ，ＦＬ，ＦＺＬとがナンドゲート群で比
較され、その比較結果がオアゲートＯＲ1 とＯＲ 2 を通
じて取出され、不良表示信号ＦＭＦとエラー論理情報Ｆ
ＭＣとが出力される。
【０００５】図６にＡＤ変換出力ＡＤOUT の論理と期待
値との比較結果を表にして示す。ＡＤ変換出力ＡＤOUT
がＨ，Ｚ，Ｌ（ＺはＨとＬの中間で高インピーダンス状
態を指す）の順に変化するとき、ラッチ出力ＦＨは
「０」，「１」，「１」、ラッチ出力ＦＬは「１」，
「１」，「０」と変化する。このとき期待値ＥＸＰＨ＝
「０」、ＥＸＰＬ＝「１」つまりＬ論理のとき不良表示
信号ＦＭＦは「１」，「１」「０」の順に変化する。こ
れの意味するところは期待値がＬ論理のときはＡＤ変換
出力ＡＤOUT がＬ論理のときだけ不良表示信号ＦＭＦは
「０」論理（良：ＰＡＳＳ）となり、他は「１」論理
（不良：ＦＡＩＬ）となることを表わしている。またエ
ラー論理情報ＦＭＣは「０」，「１」，「１」の順に変
化する。期待値がＬ論理のとき、エラー論理情報ＦＭＣ
が「０」論理のときはＡＤ変換出力ＡＤOUT がＨ論理
（ＶOHより高い電圧）になっている状態でＦＡＩＬとな
ったことを意味し、他の「１」論理はＡＤ変換出力ＡＤ
OUT がＶOHより低い論理に位置していることを表わして
いる。
値との比較結果を表にして示す。ＡＤ変換出力ＡＤOUT
がＨ，Ｚ，Ｌ（ＺはＨとＬの中間で高インピーダンス状
態を指す）の順に変化するとき、ラッチ出力ＦＨは
「０」，「１」，「１」、ラッチ出力ＦＬは「１」，
「１」，「０」と変化する。このとき期待値ＥＸＰＨ＝
「０」、ＥＸＰＬ＝「１」つまりＬ論理のとき不良表示
信号ＦＭＦは「１」，「１」「０」の順に変化する。こ
れの意味するところは期待値がＬ論理のときはＡＤ変換
出力ＡＤOUT がＬ論理のときだけ不良表示信号ＦＭＦは
「０」論理（良：ＰＡＳＳ）となり、他は「１」論理
（不良：ＦＡＩＬ）となることを表わしている。またエ
ラー論理情報ＦＭＣは「０」，「１」，「１」の順に変
化する。期待値がＬ論理のとき、エラー論理情報ＦＭＣ
が「０」論理のときはＡＤ変換出力ＡＤOUT がＨ論理
（ＶOHより高い電圧）になっている状態でＦＡＩＬとな
ったことを意味し、他の「１」論理はＡＤ変換出力ＡＤ
OUT がＶOHより低い論理に位置していることを表わして
いる。
【０００６】従って不良表示信号ＦＭＦが「１」論理に
なる毎に、パターン発生の番号と共にエラー論理情報Ｆ
ＭＣを不良解析メモリに記憶しておくことによりパター
ン番号から期待値を知ることができるから、ＡＤ変換出
力ＡＤOUT がどの論理でＦＡＩＬとなったかを解析する
ことができる。期待値がＨ論理のとき、ＡＤ変換出力Ａ
ＤOUT がＨ，Ｚ，Ｌの順に変化すると、不良表示信号Ｆ
ＭＦは「０」，「１」，「１」の順に変化する。つまり
ＡＤ変換出力ＡＤOUT がＨ論理のときＰＡＳＳとなり、
ＡＤ変換出力ＡＤOUT がＺ，Ｌの状態では不良、ＦＡＩ
Ｌを表わす「１」論理を出力する。エラー論理情報ＦＭ
ＣはＡＤ変換出力ＡＤOUT がＨ，Ｚ，Ｌの順に変化する
とき「１」，「１」，「０」の順に変化する。つまりこ
のときはＡＤ変換出力ＡＤOUT がＶOLより高い電圧にあ
るときＦＭＣは「１」論理を出力し、ＶOLより低い電圧
のときＦＭＣは「０」論理となる。
なる毎に、パターン発生の番号と共にエラー論理情報Ｆ
ＭＣを不良解析メモリに記憶しておくことによりパター
ン番号から期待値を知ることができるから、ＡＤ変換出
力ＡＤOUT がどの論理でＦＡＩＬとなったかを解析する
ことができる。期待値がＨ論理のとき、ＡＤ変換出力Ａ
ＤOUT がＨ，Ｚ，Ｌの順に変化すると、不良表示信号Ｆ
ＭＦは「０」，「１」，「１」の順に変化する。つまり
ＡＤ変換出力ＡＤOUT がＨ論理のときＰＡＳＳとなり、
ＡＤ変換出力ＡＤOUT がＺ，Ｌの状態では不良、ＦＡＩ
Ｌを表わす「１」論理を出力する。エラー論理情報ＦＭ
ＣはＡＤ変換出力ＡＤOUT がＨ，Ｚ，Ｌの順に変化する
とき「１」，「１」，「０」の順に変化する。つまりこ
のときはＡＤ変換出力ＡＤOUT がＶOLより高い電圧にあ
るときＦＭＣは「１」論理を出力し、ＶOLより低い電圧
のときＦＭＣは「０」論理となる。
【０００７】期待値が高インピーダンスＺのときＡＤ変
換出力ＡＤOUT がＨ，Ｚ，Ｌの順に変化すると不良表示
信号ＦＭＦは「１」，「０」，「１」と変化する。つま
りＡＤ変換出力ＡＤOUT がＶOHとＶOLの間にあるときだ
けＰＡＳＳと判定し、それ以外ではＦＡＩＬと判定する
ことを意味している。このときエラー論理情報ＦＭＣは
「０」，「０」，「１」と変化し、このときはＡＤ変換
出力ＡＤOUT がＶOLより高いとき「０」論理を出力し、
ＶOLより低いとき「１」論理を出力する。
換出力ＡＤOUT がＨ，Ｚ，Ｌの順に変化すると不良表示
信号ＦＭＦは「１」，「０」，「１」と変化する。つま
りＡＤ変換出力ＡＤOUT がＶOHとＶOLの間にあるときだ
けＰＡＳＳと判定し、それ以外ではＦＡＩＬと判定する
ことを意味している。このときエラー論理情報ＦＭＣは
「０」，「０」，「１」と変化し、このときはＡＤ変換
出力ＡＤOUT がＶOLより高いとき「０」論理を出力し、
ＶOLより低いとき「１」論理を出力する。
【０００８】期待値がＸ（ドントケア）のときはＡＤ変
換出力ＡＤOUT がどの領域にあってもＰＡＳＳとなる。
以上の説明を要約して示すと、下記の表１のようにな
る。 表１ 期待値 “Ｌ” “Ｈ” “Ｚ” “Ｘ” Ｈ ＦＡＩＬ ＰＡＳＳ ＦＡＩＬ ＰＡＳＳ ＶOH────────・・────・・────・・───── Ｚ ＦＡＩＬ ＦＡＩＬ ＰＡＳＳ ＰＡＳＳ ＶOL────────・・────・・────・・───── Ｌ ＰＡＳＳ ＦＡＩＬ ＦＡＩＬ ＰＡＳＳ
換出力ＡＤOUT がどの領域にあってもＰＡＳＳとなる。
以上の説明を要約して示すと、下記の表１のようにな
る。 表１ 期待値 “Ｌ” “Ｈ” “Ｚ” “Ｘ” Ｈ ＦＡＩＬ ＰＡＳＳ ＦＡＩＬ ＰＡＳＳ ＶOH────────・・────・・────・・───── Ｚ ＦＡＩＬ ＦＡＩＬ ＰＡＳＳ ＰＡＳＳ ＶOL────────・・────・・────・・───── Ｌ ＰＡＳＳ ＦＡＩＬ ＦＡＩＬ ＰＡＳＳ
【０００９】
【発明が解決しようとする課題】被試験体がＡＤ変換器
の場合、連続的に変化するアナログ電圧をＡＤ変換する
ものであるから、ＡＤ変換出力ＡＤOUT の各ビットの論
理はサンプリングのタイミングのズレ等に応じて「１」
論理であるべきが「０」論理となったり、或はその逆に
なったりすることが多い。特に最下位桁（ＬＳＢ）のビ
ット及びこれに近いビットのＡＤ変換出力ＡＤOUT はビ
ット誤差により正確に期待値に合致しない場合が多い。
このため従来の試験装置によってＡＤ変換器を試験する
と不良の判定ばかり出されてしまう欠点がある。
の場合、連続的に変化するアナログ電圧をＡＤ変換する
ものであるから、ＡＤ変換出力ＡＤOUT の各ビットの論
理はサンプリングのタイミングのズレ等に応じて「１」
論理であるべきが「０」論理となったり、或はその逆に
なったりすることが多い。特に最下位桁（ＬＳＢ）のビ
ット及びこれに近いビットのＡＤ変換出力ＡＤOUT はビ
ット誤差により正確に期待値に合致しない場合が多い。
このため従来の試験装置によってＡＤ変換器を試験する
と不良の判定ばかり出されてしまう欠点がある。
【００１０】またＡＤ変換器の試験においては良否判定
試験を行なった後にＡＤ変換出力ＡＤOUT をメモリに取
込む作業を行なっている。つまりＡＤ変換出力ＡＤOUT
をメモリに取込み、このメモリに取込んだＡＤ変換出力
ＡＤOUT を例えば高速フーリエ変換装置に与えて周波数
分析し、不用な周波数スペクトルが発生していないか否
かを見る試験も合せて行なっている。
試験を行なった後にＡＤ変換出力ＡＤOUT をメモリに取
込む作業を行なっている。つまりＡＤ変換出力ＡＤOUT
をメモリに取込み、このメモリに取込んだＡＤ変換出力
ＡＤOUT を例えば高速フーリエ変換装置に与えて周波数
分析し、不用な周波数スペクトルが発生していないか否
かを見る試験も合せて行なっている。
【００１１】ＡＤ変換出力ＡＤOUT をメモリに取込むに
は、期待値をＨ論理に固定し、この状態でエラー論理情
報ＦＭＣを見ると、図６に示すようにＡＤ変換出力ＡＤ
OUTがＨ論理のとき、ＦＭＣ＝「１」、ＡＤ変換出力Ａ
ＤOUT がＬ論理のときＦＭＣ＝「０」となるからエラー
論理情報ＦＭＣを取出すことにより、ＡＤ変換出力ＡＤ
OUT を取出すことができる。
は、期待値をＨ論理に固定し、この状態でエラー論理情
報ＦＭＣを見ると、図６に示すようにＡＤ変換出力ＡＤ
OUTがＨ論理のとき、ＦＭＣ＝「１」、ＡＤ変換出力Ａ
ＤOUT がＬ論理のときＦＭＣ＝「０」となるからエラー
論理情報ＦＭＣを取出すことにより、ＡＤ変換出力ＡＤ
OUT を取出すことができる。
【００１２】然るにこの場合期待値をＨ論理に固定しな
ければならないから、良否判定試験とＡＤ変換出力ＡＤ
OUT の取込作業とを同時に実行することはできない。従
って従来は良否の判定作業と、ＡＤ変換出力ＡＤOUT の
メモリへの取込作業とを別々に実行しているため試験に
時間が掛る欠点がある。
ければならないから、良否判定試験とＡＤ変換出力ＡＤ
OUT の取込作業とを同時に実行することはできない。従
って従来は良否の判定作業と、ＡＤ変換出力ＡＤOUT の
メモリへの取込作業とを別々に実行しているため試験に
時間が掛る欠点がある。
【００１３】
【課題を解決するための手段】この発明ではＡＤ変換出
力ＡＤOUT の論理が期待値と一致しなくてもＡＤ変換出
力ＡＤOUT の論理がＨ論理か、Ｌ論理の何れか一方の状
態にあればＰＡＳＳと判定する論理比較手段を設けるも
のである。この論理比較手段によればＡＤ変換出力ＡＤ
OUT と期待値の論理が完全に一致しなくても、ＡＤ変換
出力ＡＤOUT がＨ論理か、Ｌ論理にあればＰＡＳＳと判
定し、Ｈ論理とＬ論理の中間の状態にあれば不良と判定
する。従って例えばＨ論理からＬ論理に移る動作、又は
Ｈ論理からＬ論理に移る動作が規定の時間以上掛るよう
な動作を検出することができ、この点でＡＤ変換器の不
良を検出することができる。
力ＡＤOUT の論理が期待値と一致しなくてもＡＤ変換出
力ＡＤOUT の論理がＨ論理か、Ｌ論理の何れか一方の状
態にあればＰＡＳＳと判定する論理比較手段を設けるも
のである。この論理比較手段によればＡＤ変換出力ＡＤ
OUT と期待値の論理が完全に一致しなくても、ＡＤ変換
出力ＡＤOUT がＨ論理か、Ｌ論理にあればＰＡＳＳと判
定し、Ｈ論理とＬ論理の中間の状態にあれば不良と判定
する。従って例えばＨ論理からＬ論理に移る動作、又は
Ｈ論理からＬ論理に移る動作が規定の時間以上掛るよう
な動作を検出することができ、この点でＡＤ変換器の不
良を検出することができる。
【００１４】またこの発明による論理比較手段で動作さ
せる場合、エラー論理情報はＡＤ変換出力ＡＤOUT の論
理と一致して取出すことができる。よって良否判定作業
と、ＡＤ変換出力ＡＤOUT の論理波形の取込作業とを一
度に平行して実行することができる。この結果試験に要
する時間を短かくするとができる利点も得られる。
せる場合、エラー論理情報はＡＤ変換出力ＡＤOUT の論
理と一致して取出すことができる。よって良否判定作業
と、ＡＤ変換出力ＡＤOUT の論理波形の取込作業とを一
度に平行して実行することができる。この結果試験に要
する時間を短かくするとができる利点も得られる。
【００１５】
【実施例】図１にこの発明の一実施例を示す。図１にお
いて、図５と対応する部分には同一符号を付して示す。
この発明ではディジタル比較部３Ｄにモード切替手段１
０及び１１を設け、これらモード切替手段１０及び１１
において入力端子Ａを選択するときは、従来と全く同じ
モードで試験を行なうことができるが、入力端子Ｂを選
択すると、この発明で提案する論理比較手段として動作
する。
いて、図５と対応する部分には同一符号を付して示す。
この発明ではディジタル比較部３Ｄにモード切替手段１
０及び１１を設け、これらモード切替手段１０及び１１
において入力端子Ａを選択するときは、従来と全く同じ
モードで試験を行なうことができるが、入力端子Ｂを選
択すると、この発明で提案する論理比較手段として動作
する。
【００１６】つまりモード切替手段１０及び１１は入力
端子Ｓに与える論理値に応じて選択する入力端子が切替
られる。例えば入力端子ＳにＨ論理を与えると入力端子
Ａを選択し、入力端子ＳにＬ論理を与えると入力端子Ｂ
を選択する。モード切替手段１０が入力端子Ａを選択す
ると、図５に示した従来の装置と同様にラッチ出力ＦＺ
ＨとＦＺＬのノアゲート出力をナンドゲート群の一つの
入力端子に与える状態に切替られる。またモード切替手
段１０が入力端子Ｂを選択すると、この状態ではラッチ
出力ＦＨとＦＬをナンドゲートした出力をナンドゲート
群の一つの入力端子に与える状態に切替られる。この切
替によってオアゲートＯＲ1 から出力される不良表示信
号ＦＭＦはＡＤ変換出力ＡＤOUT がＨ論理か、Ｌ論理の
何れか一方の状態にあれば、期待値と論理が合致しなく
てもＦＭＦ＝「０」を出力し、ＰＡＳＳと判定する。
端子Ｓに与える論理値に応じて選択する入力端子が切替
られる。例えば入力端子ＳにＨ論理を与えると入力端子
Ａを選択し、入力端子ＳにＬ論理を与えると入力端子Ｂ
を選択する。モード切替手段１０が入力端子Ａを選択す
ると、図５に示した従来の装置と同様にラッチ出力ＦＺ
ＨとＦＺＬのノアゲート出力をナンドゲート群の一つの
入力端子に与える状態に切替られる。またモード切替手
段１０が入力端子Ｂを選択すると、この状態ではラッチ
出力ＦＨとＦＬをナンドゲートした出力をナンドゲート
群の一つの入力端子に与える状態に切替られる。この切
替によってオアゲートＯＲ1 から出力される不良表示信
号ＦＭＦはＡＤ変換出力ＡＤOUT がＨ論理か、Ｌ論理の
何れか一方の状態にあれば、期待値と論理が合致しなく
てもＦＭＦ＝「０」を出力し、ＰＡＳＳと判定する。
【００１７】一方モード切替手段１１は入力端子Ａにオ
アゲートＯＲ2 の出力端子を接続し、入力端子Ｂに期待
値※ＥＸＰＨと※ＥＸＰＬのナンドゲート１２の出力を
取出すと共に、このナンドゲート１２の出力とオアゲー
トＯＲ2 の出力を排他的論理和回路１３で排他的論理を
とり、この排他的論理和をモード切替手段１１の入力端
子Ｂに与える構造としたものである。
アゲートＯＲ2 の出力端子を接続し、入力端子Ｂに期待
値※ＥＸＰＨと※ＥＸＰＬのナンドゲート１２の出力を
取出すと共に、このナンドゲート１２の出力とオアゲー
トＯＲ2 の出力を排他的論理和回路１３で排他的論理を
とり、この排他的論理和をモード切替手段１１の入力端
子Ｂに与える構造としたものである。
【００１８】この発明の構成によれば図２に示すように
期待値をＺとし、モード切替手段１０と１１を入力端子
Ｂを選択するモードＢに切替ることによりＡＤ変換出力
ＡＤ OUT がＨ論理にあっても、Ｌ論理にあっても不良表
示信号ＦＭＦは「０」論理となりＰＡＳＳと判定する。
これに対し、ＡＤ変換出力ＡＤOUT がＺ領域に存在する
場合には不良表示信号ＦＭＦは「１」論理となり、不良
を表わす信号として出力される。
期待値をＺとし、モード切替手段１０と１１を入力端子
Ｂを選択するモードＢに切替ることによりＡＤ変換出力
ＡＤ OUT がＨ論理にあっても、Ｌ論理にあっても不良表
示信号ＦＭＦは「０」論理となりＰＡＳＳと判定する。
これに対し、ＡＤ変換出力ＡＤOUT がＺ領域に存在する
場合には不良表示信号ＦＭＦは「１」論理となり、不良
を表わす信号として出力される。
【００１９】従って図３に示すようにＡＤ変換出力ＡＤ
OUT がストローブパルスＳＴＲＯＢＥのタイミングにお
いてＨ論理かＬ論理に存在すればＰＡＳＳと判定される
が、論理の反転動作に時間が掛り、ストローブパルスＳ
ＴＲＯＢＥのタイミングにおいてＡＤ変換出力ＡＤOUT
が高インピーダンス領域Ｚに存在する場合はＦＡＩＬと
判定される。
OUT がストローブパルスＳＴＲＯＢＥのタイミングにお
いてＨ論理かＬ論理に存在すればＰＡＳＳと判定される
が、論理の反転動作に時間が掛り、ストローブパルスＳ
ＴＲＯＢＥのタイミングにおいてＡＤ変換出力ＡＤOUT
が高インピーダンス領域Ｚに存在する場合はＦＡＩＬと
判定される。
【００２０】一方この状態（期待値がＺでモードＢ）に
おいて、エラー論理情報ＦＭＣはＡＤ変換出力ＡＤOUT
がＨ論理のとき図２に示すようにＦＭＣ＝「１」、ＡＤ
変換出力ＡＤOUT がＬ論理のときＦＭＣ＝「０」とな
る。よってこのエラー論理情報ＦＭＣをメモリに取込む
ことにより、実質的にＡＤ変換出力ＡＤOUT を取込んだ
と等価となる。
おいて、エラー論理情報ＦＭＣはＡＤ変換出力ＡＤOUT
がＨ論理のとき図２に示すようにＦＭＣ＝「１」、ＡＤ
変換出力ＡＤOUT がＬ論理のときＦＭＣ＝「０」とな
る。よってこのエラー論理情報ＦＭＣをメモリに取込む
ことにより、実質的にＡＤ変換出力ＡＤOUT を取込んだ
と等価となる。
【００２１】
【発明の効果】以上説明したように、この発明によれば
従来と同等の試験の外に、ＡＤ変換出力ＡＤOUT の各ビ
ットの信号の論理がＨ論理か、Ｌ論理の何れの論理に存
在すればＰＡＳＳと判定し、高インピーダンス領域に存
在する場合は不良と判定する試験を行なうことができ
る。よってＡＤ変換出力ＡＤOUT の論理反転が遅れるよ
うな不良現象を検出することができる。
従来と同等の試験の外に、ＡＤ変換出力ＡＤOUT の各ビ
ットの信号の論理がＨ論理か、Ｌ論理の何れの論理に存
在すればＰＡＳＳと判定し、高インピーダンス領域に存
在する場合は不良と判定する試験を行なうことができ
る。よってＡＤ変換出力ＡＤOUT の論理反転が遅れるよ
うな不良現象を検出することができる。
【００２２】またこの試験と平行してＡＤ変換出力ＡＤ
OUT と等価な信号（ＦＭＣ）取出すことができるから、
良否判定作業と、ＡＤ変換出力ＡＤOUT の信号の取込作
業を同時に実行することができる。従って試験時間を短
縮することができる利点が得られる。
OUT と等価な信号（ＦＭＣ）取出すことができるから、
良否判定作業と、ＡＤ変換出力ＡＤOUT の信号の取込作
業を同時に実行することができる。従って試験時間を短
縮することができる利点が得られる。
【図１】この発明の一実施例を示す接続図。
【図２】この発明の動作を説明するための図。
【図３】この発明の動作を説明するための波形図。
【図４】ＡＤ変換器を試験する場合の試験装置全体の概
略の構成を説明するためのブロック図。
略の構成を説明するためのブロック図。
【図５】従来の技術を説明するための接続図。
【図６】従来の技術の動作を説明するための図。
１ パターン発生器 ２ 被試験ＡＤ変換器 ３ 論理比較器 ４ 第１不良解析メモリ ５ 第２不良解析メモリ １０，１１ モード切替手段
Claims (1)
- 【請求項１】 被試験ＡＤ変換器にアナログ信号を与
え、そのＡＤ変換出力を論理比較器において期待値と論
理比較し、ＡＤ変換出力が期待値と不一致が発生したと
き、不良と判定するＡＤ変換器試験装置において、 ＡＤ変換出力が期待値の論理に関係なくＨ論理又はＬ論
理の何れかに存在する場合を良と判定し、Ｈ論理とＬ論
理の中間に存在する場合を不良と判定する論理判定手段
を設けたことを特徴とするＡＤ変換器試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04326903A JP3090240B2 (ja) | 1992-12-07 | 1992-12-07 | Ａｄ変換器試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04326903A JP3090240B2 (ja) | 1992-12-07 | 1992-12-07 | Ａｄ変換器試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177758A JPH06177758A (ja) | 1994-06-24 |
| JP3090240B2 true JP3090240B2 (ja) | 2000-09-18 |
Family
ID=18193040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04326903A Expired - Lifetime JP3090240B2 (ja) | 1992-12-07 | 1992-12-07 | Ａｄ変換器試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090240B2 (ja) |
-
1992
- 1992-12-07 JP JP04326903A patent/JP3090240B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177758A (ja) | 1994-06-24 |
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