JP3472972B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は例えば半導体メモ
リのようなＩＣ（半導体集積回路素子）の動作を試験す
るＩＣ試験装置に関する。 【０００２】 【従来の技術】図２にＩＣ試験装置の概略の構成を示
す。図中１はパターン発生器を示す。このパターン発生
器１は試験パターン信号と期待値とを出力する。２は被
試験ＩＣ、３は論理比較器、４は不良解析メモリを示
す。被試験ＩＣ２にはパターン発生器１から試験パター
ン信号が与えられ、その応答出力信号を論理比較器３に
入力する。論理比較器３では被試験ＩＣ２から出力され
る応答出力信号とパターン発生器１から出力される期待
値とを論理比較し、応答出力信号が期待値と一致してい
るか否かを監視する。 【０００３】被試験ＩＣ２が例えばメモリである場合、
被試験ＩＣ２に与える試験パターン信号にはアドレス信
号が付加され、そのアドレス信号に従って被試験ＩＣ２
をアクセスし、そのアクセスしたアドレスに試験パター
ン信号を書き込み、その読出出力を応答出力信号として
論理比較器３に与え、期待値と比較している。従って被
試験ＩＣの応答出力信号と、期待値とが不一致を発生す
る毎に、その不一致が発生したアドレスを不良解析メモ
リ４に与え、この不良発生アドレスに例えばＨ論理を書
き込み、不良が発生したアドレスとして記憶させる。試
験終了後に、不良解析メモリ４の記憶を読み出し、不良
原因の解析等に利用されている。 【０００４】図３は論理比較器３の内部構成を示す。論
理比較器３は被試験ＩＣ２の各端子毎に、レベル比較回
路３Ａと、論理比較回路３Ｂとを具備して構成される。
レベル比較回路３Ａは被試験ＩＣ２が出力するＨ論理及
びＬ論理のレベルが所定のレベルに達しているか否かを
判定する。被試験ＩＣ２の出力がＨ論理であるべき時点
（図４に示すＴ3 の領域）で出力信号のレベルが設定し
た電圧ＨＶより低い電圧を出力している場合には、正し
いＨ論理レベルに達していないと判定してその場合はＨ
論理の不良を表わすフェイル信号を出力する。 【０００５】また、被試験ＩＣ２の出力信号かＬ論理で
あるべき時点（図４に示すＴ0 又はＴ5 の領域）で出力
信号のレベルが設定した電圧ＬＶより高い電圧を出力し
ていたとすると、正規のＬ論理レベルの電圧を出力して
いないと判定してこの場合もＨ論理のフェイル信号を出
力する。このフェイル信号は論理比較回路３Ｂに入力さ
れる。 【０００６】論理比較回路３Ｂではレベル比較回路３Ａ
から出力されるレベル比較出力をパターン発生器１から
出力される期待値Ｅｎと論理比較する。論理比較の結
果、期待値Ｅｎと不一致であることを検出すると、各論
理比較回路３ＢはＨ論理のフェイル信号Ｆ１，Ｆ２，Ｆ
３…Ｆn を出力し、不良解析メモリ４に書き込む。各論
理比較回路３Ｂは比較モードレジスタ６に設定したモー
ド設定状態によって、比較モードが決定される。つま
り、比較モードとしては被試験ＩＣ２の応答出力信号が
Ｈ論理側及びＬ論理側で正常な論理値と電圧を出力して
いるか否かを試験する論理比較モードと、被試験ＩＣ２
の出力端子が高インピーダンス状態に制御されているこ
とを検出するモード（以下このモードをＨｉｚ検出モー
ドと称する）とに切替られる。 【０００７】図５にレベル比較回路３Ａと論理比較回路
３Ｂの具体的な回路構成を示す。レベル比較回路３Ａは
被試験ＩＣ２の応答出力信号のＨ論理が正規のＨ論理レ
ベルＨＶを越えているか否かを判定する電圧比較器ＣＯ
Ｍ１と、被試験ＩＣ２の応答出力信号のＬ論理が正規の
Ｌ論理レベルＬＶより低い電圧になっているかを判定す
る電圧比較器ＣＯＭ２とによって構成される。 【０００８】これら２つの電圧比較器ＣＯＭ１とＣＯＭ
２は図４に示したタイミング領域Ｔ 0 又はＴ3 において
タイミング発生器５（図３）からストローブパルスＳＴ
が与えられ、このストローブパルスＳＴによって被試験
ＩＣ２の出力がＬ論理であったか、Ｈ論理であったかを
取込む。この取込の際に被試験ＩＣ２の出力の論理Ｌが
正規のＬ論理電圧ＶＬより低い電圧であるか、又は、正
規のＨ論理電圧ＨＶを越えているかを判定し、正常に各
論理値の値を満していればＬ論理を出力する。 【０００９】一方、論理比較回路３ＢはナンドゲートＮ
ＡＤ１とＮＡＤ２でレベル比較器ＣＯＭ１とＣＯＭ２か
ら出力されるレベル比較結果と入力端子ＪＩに与えられ
る期待値Ｅｎとの論理比較動作を行なう。期待値Ｅｎが
Ｈ論理であればナンドゲートＮＡＤ１の比較動作が有効
となり、期待値ＥｎがＬ論理であればナンドゲートＮＡ
Ｄ２の比較動作が有効として取扱われる。 【００１０】ナンドゲートＮＡＤ３はＨｉｚ検出モード
で動作するゲートを示す。つまり、Ｈｉｚモードでは被
試験ＩＣ２の出力電圧が正規のＨ論理電圧ＨＶと、Ｌ論
理電圧ＬＶとの中間に存在する状態を検出する。被試験
ＩＣ２の出力端子の電圧がＨ論理電圧ＨＶとＬ論理電圧
ＬＶの中間の電圧であった場合（図４に示すタイミング
試験Ｔ1 又はＴ4 の状態）にストローブパルスＳＴを与
えると、電圧比較器ＣＯＭ１とＣＯＭ２は共にＨ論理を
出力する。この２つのＨ論理信号をナンドゲートＮＡＤ
３に与えることにより、その出力にＬ論理信号を得る。
被試験ＩＣ２の出力端子の状態がＨｉｚモードの状態に
なければナンドゲートＮＡＤ３はＨ論理を出力する。 【００１１】ノアゲートＮＯＲ１とＮＯＲ２及びアンド
ゲートＡＮＤ１は比較モードレジスタ６に設定された制
御データによって開閉制御されて比較モードの切替を行
なう。つまり、比較モードレジスタ６にＬ論理を設定す
ると、アンドゲートＡＮＤ１は閉の状態に制御され、ノ
アゲートＮＯＲ１とＮＯＲ２が開の状態に制御される。
よって、この場合はナンドゲートＮＡＤ１とＮＡＤ２の
論理比較結果がオアゲートＯＲに出力される。 【００１２】比較モードレジスタ６にＨ論理を設定する
と、ノアゲートＮＯＲ１とＮＯＲ２の出力はＬ論理に固
定され、実質的にノアゲートＮＯＲ１とＮＯＲ２は閉の
状態に制御される。これに対しアンドゲートＡＮＤ１は
開に制御され、ナンドゲートＮＡＤ３のＨｉｚ検出結果
をオアゲートＯＲに通過させる。比較モードが論理比較
モードであってもＨｉｚ検出モードであっても、オアゲ
ートＯＲからＨ論理信号から出力されると、そのＨ論理
信号はフェイル信号として不良解析メモリ４に書込まれ
る。 【００１３】 【発明が解決しようとする課題】従来は図３に示したよ
うに、被試験ＩＣ２の端子の数に対応して設けられた論
理比較回路３Ｂに対して、比較モードレジスタ６は１個
しか設けられていなかった。このため、被試験ＩＣ２の
各出力端子から出力される応答出力信号の論理比較を行
なう試験と、Ｈｉｚモードにあるか否かを試験するＨｉ
ｚ検出モードの試験は別の試験として行なわなくてはな
らなかった。このため、両方の試験を行なうものとする
と試験に要する時間が長くなり、多量のＩＣを試験する
場合に障害になっている。 【００１４】この発明の目的は論理比較試験と、Ｈｉｚ
検出モード試験とを各端子ピン毎に独立して実施できる
ように構成し、論理比較試験とＨｉｚ検出モード試験の
双方を行なう場合でも、試験に要する時間を短かくする
ことができるＩＣ試験装置を提供しようとするものであ
る。 【００１５】 【課題を解決するための手段】この発明では比較モード
レジスタを具備し、比較モードレジスタに設定した設定
データに従って、論理比較器の比較モードを設定するこ
とができるＩＣ試験装置において、被試験ＩＣの各端子
毎に設けられる論理比較回路に対し、各別に比較モード
レジスタを設けた構成としたものである。 【００１６】この発明の構成によれば、各端子毎に設け
た論理比較回路に対して比較モードレジスタを設けたか
ら、各端子別に比較モードを設定することができる。従
って一度の試験で論理比較とＨｉｚモードの試験の双方
を各端子毎に実行することができる。よって短時間に論
理比較結果とＨｉｚ検出モードの結果を得ることがで
き、試験の効率を向上させることができる利点が得られ
る。 【００１７】 【発明の実施の形態】図１にこの発明の一実施例を示
す。図１に示す各符号は図２乃至図４と対応する部分に
は同一符号を付して示している。この発明では論理比較
器３を構成する各論理比較回路３Ｂに、比較モードレジ
スタ６を設けた構成を特徴とするものである。各比較モ
ードレジスタ６には別々に任意の比較モードを設定でき
るように制御線７を接続する。従って、各端子別に論理
比較モードとＨｉｚ検出モードとを設定することができ
る。また試験中でも比較モードを各端子別に論理比較モ
ードからＨｉｚ検出モードへ、またその逆の切替も自由
に行なうことができる。よって１回の試験で論理比較モ
ードとＨｉｚ検出モードの試験を混在して実行すること
ができるから短時間に論理比較モードの試験結果とＨｉ
ｚ検出モードの試験結果を得ることができる。 【００１８】 【発明の効果】以上説明したように、この発明によれば
被試験ＩＣ２の各端子別に論理比較モードとＨｉｚ検出
モードの試験を一度に混在させて実行することができ
る。よって双方の試験を行なう必要があるＩＣを短時間
に試験することができる利点が得られ、多量のＩＣを試
験する場合にその効果は頗る大である。
リのようなＩＣ（半導体集積回路素子）の動作を試験す
るＩＣ試験装置に関する。 【０００２】 【従来の技術】図２にＩＣ試験装置の概略の構成を示
す。図中１はパターン発生器を示す。このパターン発生
器１は試験パターン信号と期待値とを出力する。２は被
試験ＩＣ、３は論理比較器、４は不良解析メモリを示
す。被試験ＩＣ２にはパターン発生器１から試験パター
ン信号が与えられ、その応答出力信号を論理比較器３に
入力する。論理比較器３では被試験ＩＣ２から出力され
る応答出力信号とパターン発生器１から出力される期待
値とを論理比較し、応答出力信号が期待値と一致してい
るか否かを監視する。 【０００３】被試験ＩＣ２が例えばメモリである場合、
被試験ＩＣ２に与える試験パターン信号にはアドレス信
号が付加され、そのアドレス信号に従って被試験ＩＣ２
をアクセスし、そのアクセスしたアドレスに試験パター
ン信号を書き込み、その読出出力を応答出力信号として
論理比較器３に与え、期待値と比較している。従って被
試験ＩＣの応答出力信号と、期待値とが不一致を発生す
る毎に、その不一致が発生したアドレスを不良解析メモ
リ４に与え、この不良発生アドレスに例えばＨ論理を書
き込み、不良が発生したアドレスとして記憶させる。試
験終了後に、不良解析メモリ４の記憶を読み出し、不良
原因の解析等に利用されている。 【０００４】図３は論理比較器３の内部構成を示す。論
理比較器３は被試験ＩＣ２の各端子毎に、レベル比較回
路３Ａと、論理比較回路３Ｂとを具備して構成される。
レベル比較回路３Ａは被試験ＩＣ２が出力するＨ論理及
びＬ論理のレベルが所定のレベルに達しているか否かを
判定する。被試験ＩＣ２の出力がＨ論理であるべき時点
（図４に示すＴ3 の領域）で出力信号のレベルが設定し
た電圧ＨＶより低い電圧を出力している場合には、正し
いＨ論理レベルに達していないと判定してその場合はＨ
論理の不良を表わすフェイル信号を出力する。 【０００５】また、被試験ＩＣ２の出力信号かＬ論理で
あるべき時点（図４に示すＴ0 又はＴ5 の領域）で出力
信号のレベルが設定した電圧ＬＶより高い電圧を出力し
ていたとすると、正規のＬ論理レベルの電圧を出力して
いないと判定してこの場合もＨ論理のフェイル信号を出
力する。このフェイル信号は論理比較回路３Ｂに入力さ
れる。 【０００６】論理比較回路３Ｂではレベル比較回路３Ａ
から出力されるレベル比較出力をパターン発生器１から
出力される期待値Ｅｎと論理比較する。論理比較の結
果、期待値Ｅｎと不一致であることを検出すると、各論
理比較回路３ＢはＨ論理のフェイル信号Ｆ１，Ｆ２，Ｆ
３…Ｆn を出力し、不良解析メモリ４に書き込む。各論
理比較回路３Ｂは比較モードレジスタ６に設定したモー
ド設定状態によって、比較モードが決定される。つま
り、比較モードとしては被試験ＩＣ２の応答出力信号が
Ｈ論理側及びＬ論理側で正常な論理値と電圧を出力して
いるか否かを試験する論理比較モードと、被試験ＩＣ２
の出力端子が高インピーダンス状態に制御されているこ
とを検出するモード（以下このモードをＨｉｚ検出モー
ドと称する）とに切替られる。 【０００７】図５にレベル比較回路３Ａと論理比較回路
３Ｂの具体的な回路構成を示す。レベル比較回路３Ａは
被試験ＩＣ２の応答出力信号のＨ論理が正規のＨ論理レ
ベルＨＶを越えているか否かを判定する電圧比較器ＣＯ
Ｍ１と、被試験ＩＣ２の応答出力信号のＬ論理が正規の
Ｌ論理レベルＬＶより低い電圧になっているかを判定す
る電圧比較器ＣＯＭ２とによって構成される。 【０００８】これら２つの電圧比較器ＣＯＭ１とＣＯＭ
２は図４に示したタイミング領域Ｔ 0 又はＴ3 において
タイミング発生器５（図３）からストローブパルスＳＴ
が与えられ、このストローブパルスＳＴによって被試験
ＩＣ２の出力がＬ論理であったか、Ｈ論理であったかを
取込む。この取込の際に被試験ＩＣ２の出力の論理Ｌが
正規のＬ論理電圧ＶＬより低い電圧であるか、又は、正
規のＨ論理電圧ＨＶを越えているかを判定し、正常に各
論理値の値を満していればＬ論理を出力する。 【０００９】一方、論理比較回路３ＢはナンドゲートＮ
ＡＤ１とＮＡＤ２でレベル比較器ＣＯＭ１とＣＯＭ２か
ら出力されるレベル比較結果と入力端子ＪＩに与えられ
る期待値Ｅｎとの論理比較動作を行なう。期待値Ｅｎが
Ｈ論理であればナンドゲートＮＡＤ１の比較動作が有効
となり、期待値ＥｎがＬ論理であればナンドゲートＮＡ
Ｄ２の比較動作が有効として取扱われる。 【００１０】ナンドゲートＮＡＤ３はＨｉｚ検出モード
で動作するゲートを示す。つまり、Ｈｉｚモードでは被
試験ＩＣ２の出力電圧が正規のＨ論理電圧ＨＶと、Ｌ論
理電圧ＬＶとの中間に存在する状態を検出する。被試験
ＩＣ２の出力端子の電圧がＨ論理電圧ＨＶとＬ論理電圧
ＬＶの中間の電圧であった場合（図４に示すタイミング
試験Ｔ1 又はＴ4 の状態）にストローブパルスＳＴを与
えると、電圧比較器ＣＯＭ１とＣＯＭ２は共にＨ論理を
出力する。この２つのＨ論理信号をナンドゲートＮＡＤ
３に与えることにより、その出力にＬ論理信号を得る。
被試験ＩＣ２の出力端子の状態がＨｉｚモードの状態に
なければナンドゲートＮＡＤ３はＨ論理を出力する。 【００１１】ノアゲートＮＯＲ１とＮＯＲ２及びアンド
ゲートＡＮＤ１は比較モードレジスタ６に設定された制
御データによって開閉制御されて比較モードの切替を行
なう。つまり、比較モードレジスタ６にＬ論理を設定す
ると、アンドゲートＡＮＤ１は閉の状態に制御され、ノ
アゲートＮＯＲ１とＮＯＲ２が開の状態に制御される。
よって、この場合はナンドゲートＮＡＤ１とＮＡＤ２の
論理比較結果がオアゲートＯＲに出力される。 【００１２】比較モードレジスタ６にＨ論理を設定する
と、ノアゲートＮＯＲ１とＮＯＲ２の出力はＬ論理に固
定され、実質的にノアゲートＮＯＲ１とＮＯＲ２は閉の
状態に制御される。これに対しアンドゲートＡＮＤ１は
開に制御され、ナンドゲートＮＡＤ３のＨｉｚ検出結果
をオアゲートＯＲに通過させる。比較モードが論理比較
モードであってもＨｉｚ検出モードであっても、オアゲ
ートＯＲからＨ論理信号から出力されると、そのＨ論理
信号はフェイル信号として不良解析メモリ４に書込まれ
る。 【００１３】 【発明が解決しようとする課題】従来は図３に示したよ
うに、被試験ＩＣ２の端子の数に対応して設けられた論
理比較回路３Ｂに対して、比較モードレジスタ６は１個
しか設けられていなかった。このため、被試験ＩＣ２の
各出力端子から出力される応答出力信号の論理比較を行
なう試験と、Ｈｉｚモードにあるか否かを試験するＨｉ
ｚ検出モードの試験は別の試験として行なわなくてはな
らなかった。このため、両方の試験を行なうものとする
と試験に要する時間が長くなり、多量のＩＣを試験する
場合に障害になっている。 【００１４】この発明の目的は論理比較試験と、Ｈｉｚ
検出モード試験とを各端子ピン毎に独立して実施できる
ように構成し、論理比較試験とＨｉｚ検出モード試験の
双方を行なう場合でも、試験に要する時間を短かくする
ことができるＩＣ試験装置を提供しようとするものであ
る。 【００１５】 【課題を解決するための手段】この発明では比較モード
レジスタを具備し、比較モードレジスタに設定した設定
データに従って、論理比較器の比較モードを設定するこ
とができるＩＣ試験装置において、被試験ＩＣの各端子
毎に設けられる論理比較回路に対し、各別に比較モード
レジスタを設けた構成としたものである。 【００１６】この発明の構成によれば、各端子毎に設け
た論理比較回路に対して比較モードレジスタを設けたか
ら、各端子別に比較モードを設定することができる。従
って一度の試験で論理比較とＨｉｚモードの試験の双方
を各端子毎に実行することができる。よって短時間に論
理比較結果とＨｉｚ検出モードの結果を得ることがで
き、試験の効率を向上させることができる利点が得られ
る。 【００１７】 【発明の実施の形態】図１にこの発明の一実施例を示
す。図１に示す各符号は図２乃至図４と対応する部分に
は同一符号を付して示している。この発明では論理比較
器３を構成する各論理比較回路３Ｂに、比較モードレジ
スタ６を設けた構成を特徴とするものである。各比較モ
ードレジスタ６には別々に任意の比較モードを設定でき
るように制御線７を接続する。従って、各端子別に論理
比較モードとＨｉｚ検出モードとを設定することができ
る。また試験中でも比較モードを各端子別に論理比較モ
ードからＨｉｚ検出モードへ、またその逆の切替も自由
に行なうことができる。よって１回の試験で論理比較モ
ードとＨｉｚ検出モードの試験を混在して実行すること
ができるから短時間に論理比較モードの試験結果とＨｉ
ｚ検出モードの試験結果を得ることができる。 【００１８】 【発明の効果】以上説明したように、この発明によれば
被試験ＩＣ２の各端子別に論理比較モードとＨｉｚ検出
モードの試験を一度に混在させて実行することができ
る。よって双方の試験を行なう必要があるＩＣを短時間
に試験することができる利点が得られ、多量のＩＣを試
験する場合にその効果は頗る大である。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図。
【図２】ＩＣ試験装置の概要を説明するためのブロック
図。 【図３】図２に示したＩＣ試験装置に用いられる論理比
較器の内部構成を説明するためのブロック図。 【図４】ＩＣ試験装置における論理比較モード時のタイ
ミング領域と、Ｈｉｚ検出モード時のタイミング領域を
説明するための波形図。 【図５】従来の論理比較回路の具体的な構成及びその動
作を説明するための接続図。 【符号の説明】 １ パターン発生器 ２ 被試験ＩＣ ３ 論理比較器 ３Ａ レベル比較回路 ３Ｂ 論理比較回路 ４ 不良解析メモリ ５ タイミング発生器 ６ 比較モードレジスタ
図。 【図３】図２に示したＩＣ試験装置に用いられる論理比
較器の内部構成を説明するためのブロック図。 【図４】ＩＣ試験装置における論理比較モード時のタイ
ミング領域と、Ｈｉｚ検出モード時のタイミング領域を
説明するための波形図。 【図５】従来の論理比較回路の具体的な構成及びその動
作を説明するための接続図。 【符号の説明】 １ パターン発生器 ２ 被試験ＩＣ ３ 論理比較器 ３Ａ レベル比較回路 ３Ｂ 論理比較回路 ４ 不良解析メモリ ５ タイミング発生器 ６ 比較モードレジスタ
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 被試験ＩＣに試験パターン信号を与え、
その応答出力信号と期待値とを論理比較器において論理
比較し、期待値との不一致を検出して不良個所を検出す
る構成としたＩＣ試験装置において、 上記論理比較器の比較モードを期待値との論理比較を実
行する論理比較モードと、被試験ＩＣの出力端子が高イ
ンピーダンス状態にあることを検出する高インピーダン
ス検出モードとに切替る比較モードレジスタを各論理比
較回路毎に設けたことを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09084696A JP3472972B2 (ja) | 1996-04-12 | 1996-04-12 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09084696A JP3472972B2 (ja) | 1996-04-12 | 1996-04-12 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09281187A JPH09281187A (ja) | 1997-10-31 |
| JP3472972B2 true JP3472972B2 (ja) | 2003-12-02 |
Family
ID=14009958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09084696A Expired - Fee Related JP3472972B2 (ja) | 1996-04-12 | 1996-04-12 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3472972B2 (ja) |
-
1996
- 1996-04-12 JP JP09084696A patent/JP3472972B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09281187A (ja) | 1997-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030805 |
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