JP3223924B2 - Ｉｃ試験装置用論理比較器 - Google Patents
Ｉｃ試験装置用論理比較器Info
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Description
【０００１】
【産業上の利用分野】この発明は例えばメモリのような
ＩＣを試験する場合に用いるＩＣ試験用論理比較器に関
する。
ＩＣを試験する場合に用いるＩＣ試験用論理比較器に関
する。
【０００２】
【従来の技術】ＩＣ試験装置では被試験ＩＣに試験パタ
ーン信号を与えると共に、その応答出力信号を論理比較
器に与え、論理比較器において応答出力信号と期待値パ
ターン信号とを比較し、不一致が検出される毎に不良解
析メモリに不良を表わす例えばＨ論理のデータを書き込
み、不良解析データとして保存している。
ーン信号を与えると共に、その応答出力信号を論理比較
器に与え、論理比較器において応答出力信号と期待値パ
ターン信号とを比較し、不一致が検出される毎に不良解
析メモリに不良を表わす例えばＨ論理のデータを書き込
み、不良解析データとして保存している。
【０００３】従来より論理比較器にはノーマルコンパレ
ート方式と、倍速コンパレート方式とが存在する。ノー
マルコンパレート方式は１テストサイクル内で１回の論
理比較動作を行なう回路構造とされ、倍速コンパレート
方式は１テストサイクル内で２回の論理比較動作を行な
う回路構造とされる。倍速コンパレート方式を採ること
により１テストサイクル内に２回の論理比較を行なうこ
とができるから、短時間に多点の論理比較結果を得るこ
とができ、試験に要する時間を短かくすることができる
利点が得られる。
ート方式と、倍速コンパレート方式とが存在する。ノー
マルコンパレート方式は１テストサイクル内で１回の論
理比較動作を行なう回路構造とされ、倍速コンパレート
方式は１テストサイクル内で２回の論理比較動作を行な
う回路構造とされる。倍速コンパレート方式を採ること
により１テストサイクル内に２回の論理比較を行なうこ
とができるから、短時間に多点の論理比較結果を得るこ
とができ、試験に要する時間を短かくすることができる
利点が得られる。
【０００４】図６に従来の倍速コンパレート方式を採る
論理比較器の回路構造を示す。図中１は被試験ＩＣを示
す。この被試験ＩＣ１にはパターン発生器２から試験パ
ターン信号が与えられ、その応答出力信号が論理比較器
３に取込まれる。論理比較器３にはパターン発生器２か
らデコーダを通じて期待値パターン信号ＥＸＰＨ１、Ｅ
ＸＰＬ１及びＥＸＰＨ２、ＥＸＰＬ２が与えられて論理
比較が行なわれる。
論理比較器の回路構造を示す。図中１は被試験ＩＣを示
す。この被試験ＩＣ１にはパターン発生器２から試験パ
ターン信号が与えられ、その応答出力信号が論理比較器
３に取込まれる。論理比較器３にはパターン発生器２か
らデコーダを通じて期待値パターン信号ＥＸＰＨ１、Ｅ
ＸＰＬ１及びＥＸＰＨ２、ＥＸＰＬ２が与えられて論理
比較が行なわれる。
【０００５】論理比較器３はブロック３Ａと３Ｂとによ
って構成される。ブロック３Ａと３Ｂはそれぞれ単体で
はノーマルコンパレート方式で動作する論理比較器とし
て動作し、２つのブロック３Ａと３Ｂが協動することに
よって倍速コンパレート方式の論理比較動作が実行され
る。ブロック３Ａと３Ｂの前段にアナログコンパレータ
４Ｈ，４Ｌが設けられる。このアナログコンパレータ４
Ｈ，４Ｌは被試験ＩＣ１が出力する論理信号のＨ論理レ
ベルとＬ論理レベルが正規の電圧範囲に入っているか否
かを比較判定するために設けられている。つまりアナロ
グコンパレータ４Ｈには比較電圧ＨＲＥＦが与えられ、
図７Ａに示す被試験ＩＣ１が出力する論理信号ＤOUT の
電圧がこの比較電圧ＨＲＥＦ以上に達するとＬ論理を出
力する。またアナログコンパレータ４Ｌには比較電圧Ｌ
ＲＥＦが与えられ被試験ＩＣ１が出力する論理信号の電
圧がこの比較電圧ＨＲＥＦ以下に下がるとＬ論理を出力
する。結局これらアナログコンパレータ４Ｈと４Ｌは被
試験ＩＣ１が正規のレベルを持つ論理信号を出力してい
るとき、Ｌ論理を出力する。従ってアナログコンパレー
タ４ＨをＨ論理用アナログコンパレータ、４ＬをＬ論理
用アナログコンパレータと称することにする。
って構成される。ブロック３Ａと３Ｂはそれぞれ単体で
はノーマルコンパレート方式で動作する論理比較器とし
て動作し、２つのブロック３Ａと３Ｂが協動することに
よって倍速コンパレート方式の論理比較動作が実行され
る。ブロック３Ａと３Ｂの前段にアナログコンパレータ
４Ｈ，４Ｌが設けられる。このアナログコンパレータ４
Ｈ，４Ｌは被試験ＩＣ１が出力する論理信号のＨ論理レ
ベルとＬ論理レベルが正規の電圧範囲に入っているか否
かを比較判定するために設けられている。つまりアナロ
グコンパレータ４Ｈには比較電圧ＨＲＥＦが与えられ、
図７Ａに示す被試験ＩＣ１が出力する論理信号ＤOUT の
電圧がこの比較電圧ＨＲＥＦ以上に達するとＬ論理を出
力する。またアナログコンパレータ４Ｌには比較電圧Ｌ
ＲＥＦが与えられ被試験ＩＣ１が出力する論理信号の電
圧がこの比較電圧ＨＲＥＦ以下に下がるとＬ論理を出力
する。結局これらアナログコンパレータ４Ｈと４Ｌは被
試験ＩＣ１が正規のレベルを持つ論理信号を出力してい
るとき、Ｌ論理を出力する。従ってアナログコンパレー
タ４ＨをＨ論理用アナログコンパレータ、４ＬをＬ論理
用アナログコンパレータと称することにする。
【０００６】Ｈ論理用アナログコンパレータ４Ｈ及びＬ
論理用アナログコンパレータ４Ｌの比較出力はブロック
３Ａと３Ｂに入力される。ブロック３Ａと３Ｂは同一構
造であるからここではブロック３Ａの構造についてのみ
説明する。Ｈ論理用及びＬ論理用アナログコンパレータ
４Ｈと４Ｌの各出力はストローブ回路５Ｈ，５Ｌに与え
られストローブパルスＳＴＲＢ１でサンプリングされて
第１ラッチ回路６Ｈ及び第２ラッチ回路６Ｌに取込まれ
る。これら第１及び第２ラッチ回路６Ｈ，６Ｌはそれぞ
れＤ型フリップフロップによって構成され、正相出力端
子Ｑ1 にストローブ回路５Ｈと５Ｌでサンプリングした
論理値を出力する。
論理用アナログコンパレータ４Ｌの比較出力はブロック
３Ａと３Ｂに入力される。ブロック３Ａと３Ｂは同一構
造であるからここではブロック３Ａの構造についてのみ
説明する。Ｈ論理用及びＬ論理用アナログコンパレータ
４Ｈと４Ｌの各出力はストローブ回路５Ｈ，５Ｌに与え
られストローブパルスＳＴＲＢ１でサンプリングされて
第１ラッチ回路６Ｈ及び第２ラッチ回路６Ｌに取込まれ
る。これら第１及び第２ラッチ回路６Ｈ，６Ｌはそれぞ
れＤ型フリップフロップによって構成され、正相出力端
子Ｑ1 にストローブ回路５Ｈと５Ｌでサンプリングした
論理値を出力する。
【０００７】第１及び第２ラッチ回路６Ｈと６Ｌに取込
まれた被試験ＩＣ１の論理データはゲートＨとＬの各一
方の入力端子に与えられる。ゲートＨとＬの各他方の入
力端子には図８に示す期待値信号ＥＸＰＨ１，ＥＸＰＬ
１，ＥＸＰＨ２，ＥＸＰＬ２が与えられる。期待値信号
ＥＸＰＨ１〜ＥＸＰＬ２はゲートＨとＬを開閉制御する
信号として与えられる。つまりストローブパルスＳＴＲ
Ｂ１がＬ論理であるべきタイミングで与えられる場合は
期待値はＬであるからゲートＬを開に制御する。またス
トローブパルスＳＴＲＢ１がＨ論理レベルであるべきタ
イミングで与えられる場合は、ゲートＨを開に制御す
る。これらゲートＨ及びＬが開に制御されたとき、第１
及び第２ラッチ回路６Ｈ又は６ＬからＬ論理が与えられ
る正常と判定される。これに対しゲートＨ及びＬに第１
及び第２ラッチ回路６Ｈ及び６ＬからＨ論理が入力され
るとゲートＨ又はＬはＨ論理を出力し、これがオアゲー
トＯＲ1 を通じて出力されることにより不良と判定さ
れ、不良解析メモリ７Ａに記録される。
まれた被試験ＩＣ１の論理データはゲートＨとＬの各一
方の入力端子に与えられる。ゲートＨとＬの各他方の入
力端子には図８に示す期待値信号ＥＸＰＨ１，ＥＸＰＬ
１，ＥＸＰＨ２，ＥＸＰＬ２が与えられる。期待値信号
ＥＸＰＨ１〜ＥＸＰＬ２はゲートＨとＬを開閉制御する
信号として与えられる。つまりストローブパルスＳＴＲ
Ｂ１がＬ論理であるべきタイミングで与えられる場合は
期待値はＬであるからゲートＬを開に制御する。またス
トローブパルスＳＴＲＢ１がＨ論理レベルであるべきタ
イミングで与えられる場合は、ゲートＨを開に制御す
る。これらゲートＨ及びＬが開に制御されたとき、第１
及び第２ラッチ回路６Ｈ又は６ＬからＬ論理が与えられ
る正常と判定される。これに対しゲートＨ及びＬに第１
及び第２ラッチ回路６Ｈ及び６ＬからＨ論理が入力され
るとゲートＨ又はＬはＨ論理を出力し、これがオアゲー
トＯＲ1 を通じて出力されることにより不良と判定さ
れ、不良解析メモリ７Ａに記録される。
【０００８】一方ラッチ回路６Ｈと６Ｌの各反転出力端
子Ｑ2 に出力される逆相出力信号をオアゲートＯＲ3 で
取出し、このオアゲートＯＲ3 の出力をゲートＺに与え
る。ゲートＺに与える期待値信号は被試験ＩＣ１が出力
する信号ＤOUT が、Ｈ論理とＬ論理の中間を横切ってい
るタイミングでストローブパルスＳＴＲＢ１を与え、そ
のストローブパルスＳＴＲＢ１によってサンプリング
し、ラッチして論理値をゲートＺで取出す。
子Ｑ2 に出力される逆相出力信号をオアゲートＯＲ3 で
取出し、このオアゲートＯＲ3 の出力をゲートＺに与え
る。ゲートＺに与える期待値信号は被試験ＩＣ１が出力
する信号ＤOUT が、Ｈ論理とＬ論理の中間を横切ってい
るタイミングでストローブパルスＳＴＲＢ１を与え、そ
のストローブパルスＳＴＲＢ１によってサンプリング
し、ラッチして論理値をゲートＺで取出す。
【０００９】ブロック３ＡではストローブパルスＳＴＲ
Ｂ１でのみ比較動作が行なわれ、１テストサイクル内で
１ポイントしか論理比較動作を行なうことができない。
このため従来は同一構造のブロック３Ｂを付設し、ブロ
ック３Ｂ側にストローブパルスＳＴＲＢ２を与え、図７
Ｄに示すようにストローブパルスＳＴＲＢ１とＳＴＲＢ
２によって１テストサイクル中に出力される出力信号Ｄ
OUT の例えば前半と後半の論理が予定した期待値と一致
しているか否かを判定している。
Ｂ１でのみ比較動作が行なわれ、１テストサイクル内で
１ポイントしか論理比較動作を行なうことができない。
このため従来は同一構造のブロック３Ｂを付設し、ブロ
ック３Ｂ側にストローブパルスＳＴＲＢ２を与え、図７
Ｄに示すようにストローブパルスＳＴＲＢ１とＳＴＲＢ
２によって１テストサイクル中に出力される出力信号Ｄ
OUT の例えば前半と後半の論理が予定した期待値と一致
しているか否かを判定している。
【００１０】
【発明が解決しようとする課題】従来の倍速コンパレー
ト方式を採る論理比較器はブロック３Ａに加えてブロッ
ク３Ｂを必要とし、回路規模が大きくなる欠点がある。
特にＩＣ試験装置では論理比較器３は被試験ＩＣ１の端
子の数だけは用意しなければならない。被試験ＩＣ１の
端子数は多いもので数１００ピンに及ぶものがある。こ
のためにＩＣ試験装置としてはその多ピンのＩＣを試験
できるように作らなければならないから回路規模が大き
い論理比較器３を多数用意しなければならないことはコ
ストの上昇と、小形化の障害は無論のこと、部品数の増
加に伴なって故障の発生率が上昇し信頼性の低下が持た
らされる。
ト方式を採る論理比較器はブロック３Ａに加えてブロッ
ク３Ｂを必要とし、回路規模が大きくなる欠点がある。
特にＩＣ試験装置では論理比較器３は被試験ＩＣ１の端
子の数だけは用意しなければならない。被試験ＩＣ１の
端子数は多いもので数１００ピンに及ぶものがある。こ
のためにＩＣ試験装置としてはその多ピンのＩＣを試験
できるように作らなければならないから回路規模が大き
い論理比較器３を多数用意しなければならないことはコ
ストの上昇と、小形化の障害は無論のこと、部品数の増
加に伴なって故障の発生率が上昇し信頼性の低下が持た
らされる。
【００１１】この発明の目的は倍速コンパレート方式を
採りながら回路規模が小さく、従ってコストの上昇を抑
えることができ、部品数が少ないため、故障の発生率も
低減させることができるＩＣ試験装置用論理比較器を提
供しようとするものである。
採りながら回路規模が小さく、従ってコストの上昇を抑
えることができ、部品数が少ないため、故障の発生率も
低減させることができるＩＣ試験装置用論理比較器を提
供しようとするものである。
【００１２】
【課題を解決するための手段】この発明ではＨ論理用ア
ナログコンパレータとＬ論理用アナログコンパレータの
出力を別々にストローブ回路を通じて二つのラッチ回路
にラッチさせる。二つのラッチ回路は正相ラッチ出力と
逆相ラッチ出力とを出力し、この正相ラッチ出力と、逆
相ラッチ出力とをそれぞれ別々にゲート手段で期待値信
号と比較する。各ゲート手段の全ての出力をオアゲート
して取出すときノーマルモードで動作させることができ
る。また各正相ラッチ出力と逆相ラッチ出力をそれぞれ
ゲート手段で期待値と比較した結果を別々に取出す切替
手段を設けることにより、倍速コンパレート方式で動作
させることができる。
ナログコンパレータとＬ論理用アナログコンパレータの
出力を別々にストローブ回路を通じて二つのラッチ回路
にラッチさせる。二つのラッチ回路は正相ラッチ出力と
逆相ラッチ出力とを出力し、この正相ラッチ出力と、逆
相ラッチ出力とをそれぞれ別々にゲート手段で期待値信
号と比較する。各ゲート手段の全ての出力をオアゲート
して取出すときノーマルモードで動作させることができ
る。また各正相ラッチ出力と逆相ラッチ出力をそれぞれ
ゲート手段で期待値と比較した結果を別々に取出す切替
手段を設けることにより、倍速コンパレート方式で動作
させることができる。
【００１３】従ってこの発明によれば従来の一つのブロ
ック分の回路規模でノーマルモードと倍速コンパレート
方式で動作することができるＩＣ試験装置用論理比較器
を提供することができる。
ック分の回路規模でノーマルモードと倍速コンパレート
方式で動作することができるＩＣ試験装置用論理比較器
を提供することができる。
【００１４】
【実施例】図１はこの発明によるＩＣ試験装置用論理比
較器の構成を示す。図６と対応する部分には同一符号を
付してます。アナログコンパレータ４Ｈと４Ｌの後段に
ストローブ回路５Ｈと５Ｌを設ける構造は従来の技術で
説明した内容と同じであるが、この発明ではストローブ
回路５Ｈと５Ｌにそれぞれ別々にストローブパルスＳＴ
ＲＢ１とＳＴＲＢ２を与える。これらストローブパルス
ＳＴＲＢ１とＳＴＲＢ２によってサンプリングしたサン
プルは第１及び第２ラッチ回路６Ｈと６Ｌにそれぞれ取
込まれる。
較器の構成を示す。図６と対応する部分には同一符号を
付してます。アナログコンパレータ４Ｈと４Ｌの後段に
ストローブ回路５Ｈと５Ｌを設ける構造は従来の技術で
説明した内容と同じであるが、この発明ではストローブ
回路５Ｈと５Ｌにそれぞれ別々にストローブパルスＳＴ
ＲＢ１とＳＴＲＢ２を与える。これらストローブパルス
ＳＴＲＢ１とＳＴＲＢ２によってサンプリングしたサン
プルは第１及び第２ラッチ回路６Ｈと６Ｌにそれぞれ取
込まれる。
【００１５】第１及び第２ラッチ回路６Ｈと６Ｌはそれ
ぞれＤ型フリップフロップによって構成することができ
る。Ｄ型フリップフロップの正相出力端子Ｑ1 と逆相出
力端子Ｑ2 にそれぞれアンドゲートから成る第１ゲート
群９Ｈと第２ゲート群９Ｌとをそれぞれ接続する。各ゲ
ート群９Ｈ及び第２ゲート群９Ｌの各他方の入力端子に
は期待値パターン信号ＥＸＰＨ，ＥＸＰＨＩ及びＥＸＰ
Ｌ，ＥＸＰＬＩを与える。
ぞれＤ型フリップフロップによって構成することができ
る。Ｄ型フリップフロップの正相出力端子Ｑ1 と逆相出
力端子Ｑ2 にそれぞれアンドゲートから成る第１ゲート
群９Ｈと第２ゲート群９Ｌとをそれぞれ接続する。各ゲ
ート群９Ｈ及び第２ゲート群９Ｌの各他方の入力端子に
は期待値パターン信号ＥＸＰＨ，ＥＸＰＨＩ及びＥＸＰ
Ｌ，ＥＸＰＬＩを与える。
【００１６】第１ゲート群９Ｈの出力を論理和ゲートＯ
Ｒ1 で論理和して取出す。また第２ゲート群９Ｌの出力
を論理和ゲートＯＲ2 で論理和して取出す論値和回路Ｏ
Ｒ1とＯＲ2 から出力される信号を切替手段８で更に論
理和して取出すことによりノーマルモードで動作させる
ことができる。また切替手段８において、ゲート８Ａを
閉に制御し、ゲート８Ｂを開に制御することにより論理
和ゲートＯＲ1 とＯＲ 2 で取出した信号を不良解析メモ
リ７Ａと７Ｂを別々に記憶することができ、倍速コンパ
レート方式で動作させることができる。
Ｒ1 で論理和して取出す。また第２ゲート群９Ｌの出力
を論理和ゲートＯＲ2 で論理和して取出す論値和回路Ｏ
Ｒ1とＯＲ2 から出力される信号を切替手段８で更に論
理和して取出すことによりノーマルモードで動作させる
ことができる。また切替手段８において、ゲート８Ａを
閉に制御し、ゲート８Ｂを開に制御することにより論理
和ゲートＯＲ1 とＯＲ 2 で取出した信号を不良解析メモ
リ７Ａと７Ｂを別々に記憶することができ、倍速コンパ
レート方式で動作させることができる。
【００１７】つまりノーマルモードでは図２に示すよう
にストローブパルスＳＴＲＢ１とＳＴＲＢ２を同一タイ
ミング位置に合せ、ストローブ回路５Ｈと５Ｌに与え
る。図２の例ではＨ論理とＬ論理の間に存在する高イン
ピーダンス領域Ｚの位置にストローブパルスＳＴＲＢ１
とＳＴＲＢ２を設定した場合を示す。Ｈ論理用アナログ
コンパレータ４ＨはＺ領域ではＨ論理を出力している。
またＬ論理用アナログコンパレータ４ＬもＺ領域でＨ論
理を出力している。従って二つの第１及び第２のラッチ
回路６Ｈと６Ｌは共にＨ論理を取込む。
にストローブパルスＳＴＲＢ１とＳＴＲＢ２を同一タイ
ミング位置に合せ、ストローブ回路５Ｈと５Ｌに与え
る。図２の例ではＨ論理とＬ論理の間に存在する高イン
ピーダンス領域Ｚの位置にストローブパルスＳＴＲＢ１
とＳＴＲＢ２を設定した場合を示す。Ｈ論理用アナログ
コンパレータ４ＨはＺ領域ではＨ論理を出力している。
またＬ論理用アナログコンパレータ４ＬもＺ領域でＨ論
理を出力している。従って二つの第１及び第２のラッチ
回路６Ｈと６Ｌは共にＨ論理を取込む。
【００１８】ここでノーマルモード時の期待値パターン
は図３に示すようにゲート／Ｈと／Ｌを開いて出力にＬ
論理が出力されたとき正常と判定する。従って上述した
ように二つの第１及び第２ラッチ回路６Ｈと６ＬにＨ論
理を取込んでいるから、その逆相出力端子Ｑ2 にはＬ論
理が出力される。この結果第１ゲート群９Ｈと第２ゲー
ト群９Ｌの双方のゲート回路／Ｈと／Ｌが期待値パター
ン信号によって開かれてもゲート回路／Ｈと／Ｌは第１
及び第２ラッチ回路６Ｈと６ＬからＬ論理が与えられる
ため不良解析メモリ７ＡにはＬ論理が与えられ正常であ
ることが記憶される。
は図３に示すようにゲート／Ｈと／Ｌを開いて出力にＬ
論理が出力されたとき正常と判定する。従って上述した
ように二つの第１及び第２ラッチ回路６Ｈと６ＬにＨ論
理を取込んでいるから、その逆相出力端子Ｑ2 にはＬ論
理が出力される。この結果第１ゲート群９Ｈと第２ゲー
ト群９Ｌの双方のゲート回路／Ｈと／Ｌが期待値パター
ン信号によって開かれてもゲート回路／Ｈと／Ｌは第１
及び第２ラッチ回路６Ｈと６ＬからＬ論理が与えられる
ため不良解析メモリ７ＡにはＬ論理が与えられ正常であ
ることが記憶される。
【００１９】図２においてストローブパルスＳＴＲＢ１
とＳＴＲＢ２をＺ領域より前半部分（信号ＤOUT がＬ論
理の領域）に設定し、このとき期待値パターン信号をＨ
とした場合には図３に示すようにゲート回路Ｈが開かれ
る。このときラッチ回路６ＨはＨ論理用アナログコンパ
レータ４ＨからＨ論理を持込んでいるから、ゲート回路
ＨはＨ論理を出力する。つまりこの場合は期待値と被試
験ＩＣ１の出力とが不一致であることを表わしている。
とＳＴＲＢ２をＺ領域より前半部分（信号ＤOUT がＬ論
理の領域）に設定し、このとき期待値パターン信号をＨ
とした場合には図３に示すようにゲート回路Ｈが開かれ
る。このときラッチ回路６ＨはＨ論理用アナログコンパ
レータ４ＨからＨ論理を持込んでいるから、ゲート回路
ＨはＨ論理を出力する。つまりこの場合は期待値と被試
験ＩＣ１の出力とが不一致であることを表わしている。
【００２０】期待値パターン信号をＨとしたまま、スト
ローブパルスＳＴＲＢ１とＳＴＲＢ２をＺ領域より後半
部（信号ＤOUT がＨ論理になっている領域）に移すと、
ラッチ回路６Ｈは図２Ｂから明らかなようにＬ論理を読
込むこととなる。この結果ゲート回路Ｈは、Ｌ論理を出
力し、被試験ＩＣ１の応答出力信号と期待値パターン信
号とが一致したことを表わす。
ローブパルスＳＴＲＢ１とＳＴＲＢ２をＺ領域より後半
部（信号ＤOUT がＨ論理になっている領域）に移すと、
ラッチ回路６Ｈは図２Ｂから明らかなようにＬ論理を読
込むこととなる。この結果ゲート回路Ｈは、Ｌ論理を出
力し、被試験ＩＣ１の応答出力信号と期待値パターン信
号とが一致したことを表わす。
【００２１】期待値パターンＸはドントケアである。こ
の場合はゲート回路Ｈ，／Ｈ，Ｌ，／Ｌは何れも何れも
開かれない。よってストローブパルスＳＴＲＢ１とＳＴ
ＲＢ２は常にＬ論理を出力し、不良信号は発信しない。
図４に倍速コンパレータ方式の動作を示す。この例では
高インピーダンスＺの状態を判定する機能を省略し、信
号ＤOUT がＨ論理かＬ論理かのみを判定するように構成
している。倍速コンパレート方式の場合、ストローブパ
ルスＳＴＲＢ１とＳＴＲＢ２は異なるタイミング位置に
設定される。図示の例ではストローブパルスＳＴＲＢ１
を前半部分に、ストローブパルスＳＴＲＢ２を後半部分
に設定した場合を示す。
の場合はゲート回路Ｈ，／Ｈ，Ｌ，／Ｌは何れも何れも
開かれない。よってストローブパルスＳＴＲＢ１とＳＴ
ＲＢ２は常にＬ論理を出力し、不良信号は発信しない。
図４に倍速コンパレータ方式の動作を示す。この例では
高インピーダンスＺの状態を判定する機能を省略し、信
号ＤOUT がＨ論理かＬ論理かのみを判定するように構成
している。倍速コンパレート方式の場合、ストローブパ
ルスＳＴＲＢ１とＳＴＲＢ２は異なるタイミング位置に
設定される。図示の例ではストローブパルスＳＴＲＢ１
を前半部分に、ストローブパルスＳＴＲＢ２を後半部分
に設定した場合を示す。
【００２２】また切替手段８はゲート８Ａを閉じ、ゲー
ト８Ｂを開の状態に制御する。図４の信号ＤOUT とスト
ローブパルスタイミング位置の関係において図５に示す
期待値パターンとしてＬＨが与えられると、ゲート回路
／Ｈと／Ｌが開に制御されて第１及び第２ラッチ回路６
Ｈと６Ｌの逆相出力端子Ｑ2 の論理を出力する。このと
き逆相出力端子Ｑ2 は第１及び第２ラッチ回路６Ｈ，６
Ｌ共にＬ論理を出力しているから不良解析メモリ７Ａと
７ＢにはＬ論理が与えられ正常であることが記憶され
る。
ト８Ｂを開の状態に制御する。図４の信号ＤOUT とスト
ローブパルスタイミング位置の関係において図５に示す
期待値パターンとしてＬＨが与えられると、ゲート回路
／Ｈと／Ｌが開に制御されて第１及び第２ラッチ回路６
Ｈと６Ｌの逆相出力端子Ｑ2 の論理を出力する。このと
き逆相出力端子Ｑ2 は第１及び第２ラッチ回路６Ｈ，６
Ｌ共にＬ論理を出力しているから不良解析メモリ７Ａと
７ＢにはＬ論理が与えられ正常であることが記憶され
る。
【００２３】期待値パターンの前半と後半の論理でＬＨ
以外の場合、例えばＨＸの場合は、図５より明らかなよ
うにゲート回路Ｈだけが開かれる。ゲート回路Ｈにはス
トローブパルスＳＴＲＢ１によって打抜かれたＨ論理が
ラッチ回路６Ｈの正相出力端子Ｑ1 から与えられている
から、不良解析メモリ７ＡにはＨ論理が与えられ、信号
ＤOUT と期待値パターンとが不一致であることを表わす
Ｈ論理が記憶される。期待値パターンがＬＨ以外の場合
は論理和ゲートＯＲ1 又はＯＲ2 の何れか一方からＨ論
理が出力され不一致であることが判定される。
以外の場合、例えばＨＸの場合は、図５より明らかなよ
うにゲート回路Ｈだけが開かれる。ゲート回路Ｈにはス
トローブパルスＳＴＲＢ１によって打抜かれたＨ論理が
ラッチ回路６Ｈの正相出力端子Ｑ1 から与えられている
から、不良解析メモリ７ＡにはＨ論理が与えられ、信号
ＤOUT と期待値パターンとが不一致であることを表わす
Ｈ論理が記憶される。期待値パターンがＬＨ以外の場合
は論理和ゲートＯＲ1 又はＯＲ2 の何れか一方からＨ論
理が出力され不一致であることが判定される。
【００２４】
【発明の効果】以上説明したように、この発明によれば
従来の約半分の回路規模で倍速コンパレータ方式で動作
する論理比較器を構成することができる。この結果ＩＣ
試験装置の回路規模を小さくすることができ、またコス
トダウンも期待できる利点が得られる。
従来の約半分の回路規模で倍速コンパレータ方式で動作
する論理比較器を構成することができる。この結果ＩＣ
試験装置の回路規模を小さくすることができ、またコス
トダウンも期待できる利点が得られる。
【図１】この発明の一実施例を説明するための接続図。
【図２】この発明による論理比較器のノーマルモードに
おける動作を説明するための波形図。
おける動作を説明するための波形図。
【図３】ノーマルモードにおける期待値パターンとゲー
ト手段の開閉制御信号の関係を説明するための図。
ト手段の開閉制御信号の関係を説明するための図。
【図４】この発明による論理比較器の倍速コンパレート
方式の動作を説明するための波形図。
方式の動作を説明するための波形図。
【図５】倍速コンパレート方式の場合の期待値パターン
とゲート手段の開閉制御信号の関係を説明するための
図。
とゲート手段の開閉制御信号の関係を説明するための
図。
【図６】従来の技術を説明するための接続図。
【図７】従来技術の動作を説明するための波形図。
【図８】従来の技術における期待値パターンと期待値パ
ターン信号の関係を説明するための図。
ターン信号の関係を説明するための図。
１ 被試験ＩＣ ２ パターン発生器 ３ 論理比較器 ４Ｈ，４Ｌ アナログコンパレータ ５Ｈ，５Ｌ ストローブ回路 ６Ｈ 第１ラッチ回路 ６Ｌ 第２ラッチ回路 ７Ａ，７Ｂ 不良解析メモリ ８ 切替手段 ９Ｈ 第１ゲート群 ９Ｌ 第２ゲート群
Claims (1)
- 【請求項１】 Ａ．被試験ＩＣから出力される論理信号
のＨ論理レベルと、Ｌ論理レベルが規程の電圧値になっ
ているか否かを判定するＨ論理用アナログコンパレータ
及びＬ論理用アナログコンパレータと、 Ｂ．これらＨ論理用アナログコンパレータ及びＬ論理用
アナログコンパレータから出力される各比較結果を所望
のタイミングでラッチし、上記Ｈ論理レベルの比較結果
及び比較結果の逆の論理を出力する第１ラッチ回路及び
Ｌ論理レベルの比較結果及びこの比較結果の逆の論理を
出力する第２ラッチ回路と、 Ｃ．第１ラッチ回路のラッチ出力がそれぞれ一方の入力
端子に与えられ、他方の入力端子にＨ論理に対応する期
待値が与えられる第１ゲート群と、 Ｄ．上記第２ラッチ回路のラッチ出力がそれぞれ一方の
入力端子に与えられ、他方の入力端子にＬ論理に対応す
る期待値が与えられる第２ゲート群と、 Ｅ．第１ゲート群と第２ゲート群の各ゲート出力の全て
を論理和してノーマルモードの論理比較結果を出力する
状態と、第１ゲート群及び第２ゲート群の各出力を別々
に出力する倍速モードの論理比較結果を出力する状態に
切替る切替回路と、によって構成したＩＣ試験装置用論
理比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02678692A JP3223924B2 (ja) | 1992-02-13 | 1992-02-13 | Ｉｃ試験装置用論理比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02678692A JP3223924B2 (ja) | 1992-02-13 | 1992-02-13 | Ｉｃ試験装置用論理比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05223891A JPH05223891A (ja) | 1993-09-03 |
| JP3223924B2 true JP3223924B2 (ja) | 2001-10-29 |
Family
ID=12203002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02678692A Expired - Fee Related JP3223924B2 (ja) | 1992-02-13 | 1992-02-13 | Ｉｃ試験装置用論理比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223924B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100476448C (zh) | 2003-11-20 | 2009-04-08 | 爱德万测试株式会社 | 时序比较器、数据取样装置、以及测试装置 |
-
1992
- 1992-02-13 JP JP02678692A patent/JP3223924B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05223891A (ja) | 1993-09-03 |
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