KR102670596B1 - 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법, 그리고 이를 구현하기 위한 반도체 테스트 장치 - Google Patents

반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법, 그리고 이를 구현하기 위한 반도체 테스트 장치 Download PDF

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Abstract

본 개시의 일 실시예에 따른 반도체 테스트 장치에 의해 수행되는 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법은, 반도체 디바이스에 테스트 신호를 인가하여 수신되는 테스트 결과로부터 생성되는 페일(Fail) 데이터를 페일 메모리(Fail Memory)에 저장하는 단계, 상기 페일 메모리에 저장된 페일 데이터를 복제하여 버퍼 메모리(Buffer Memory)에 저장하는 단계, 및 상기 버퍼 메모리에 저장된 페일 데이터를 이용하여 상기 반도체 디바이스의 결함을 추출하는 리던던시 분석(Redundancy Analysis, RA)을 수행하는 단계를 포함하고, 상기 페일 메모리(Fail Memory)에 저장하는 단계는, 상기 페일 데이터를 상기 페일 메모리의 어드레스에 인터리브(interleave) 방식으로 저장하되, 상기 어드레스의 최하위 비트(LSB)를 버스트 어드레스(Burst Address)로 설정하는, 단계를 포함하고, 상기 버퍼 메모리(Buffer Memory)에 저장하는 단계는, 상기 페일 메모리에서 설정된 상기 버스트 어드레스를 기준으로 상기 버퍼 메모리를 복수의 버스트 어드레스 영역으로 분할하는 단계, 및 상기 분할된 버스트 어드레스 영역 각각으로 상기 페일 메모리에 저장된 페일 데이터를 복제하여 저장하는 단계를 포함한다.

Description

반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법, 그리고 이를 구현하기 위한 반도체 테스트 장치{METHOD FOR CONFIGURING ADDRESS OF BUFFER MEMORY FOR SEMICONDUCTOR TEST, AND SEMICONDUCTOR TEST APPARATUS IMPLEMENTING THE SAME METHOD}
본 개시는 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법, 그리고 이를 구현하기 위한 반도체 테스트 장치에 관한 것으로서, 보다 자세하게는, 반도체 테스트 시 버퍼 메모리의 데이터를 스캔하기 위한 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법, 그리고 이를 구현하기 위한 반도체 테스트 장치에 관한 것이다.
반도체 테스트 장치는 자동 테스트 장치(Automatic Test Equipment, ATE)로도 지칭되며, 반도체 디바이스에 전기적 패턴 신호를 인가하고 그에 대한 응답을 분석하여 반도체 디바이스의 양품 여부를 검증하는 장치이다.
반도체 테스트 장치는 내부 하드웨어 구성요소로서 전원공급장치, 계측기, 알고리즘 패턴 발생기(Algorithmic Pattern Generator, ALPG), 타이밍 생성기(Timing Generator, TG), 드라이버 및 비교기가 내장된 핀 일렉트로닉스(Pin Electronics, PE), 및 이들을 제어하기 위한 중앙처리장치인 CPU 등을 포함한다.
반도체 디바이스 테스트 장치는 반도체 디바이스에 대해 테스트를 실시한 후 테스트 결과로부터 생성되는 페일(Fail) 데이터를 페일 메모리(Fail Memory, FM)에 순차적으로 저장하고, 페일 메모리(FM)에 저장된 페일 데이터를 버퍼 메모리(Buffer Memory, BM)로 복제하여, 페일 데이터에 대한 리던던시 분석 작업(Redundancy Analysis, RA)을 수행하게 된다.
리던던시 분석 작업(RA)는 반도체 디바이스에 대한 테스트를 실시한 후 페일 데이터를 이용하여 반도체 디바이스의 셀 중 어느 부분에서 결함이 발생했는지 분석하고, 그 결과를 바탕으로 결함 셀을 리던던시 셀로 대체하기 위한 효율적인 로직을 도출하는 작업이다.
이러한 리던던시 분석 작업의 수행 시, 버퍼 메모리(BM)의 어드레스에 액세스하여 페일 발생 개수를 카운트하고, 페일이 발생한 어드레스를 스캔하는 동작을 하게 된다.
종래에는 페일 메모리(FM)에 페일 데이터를 저장 시, 고속으로 데이터를 쓰기(WRITE) 위해, 여러 개의 DDR 메모리에 나누어 저장하는 인터리브(interleave) 방식으로 데이터를 저장하고, 버스트 어드레스(Burst Address)를 페일 메모리의 어드레스의 최하위 비트(LSB)에 설정하는 방식을 사용하였다.
그러나, 페일 메모리(FM)의 데이터를 버퍼 메모리(BM)로 그대로 복제 시, 버스트 어드레스가 최하위 비트(LSB)에 설정되어 있기 때문에, 버퍼 메모리에 액세스 시 어드레스의 불연속으로 인해 유효 데이터의 손실 구간이 발생하는 문제점이 있다. 또한, 한 번의 액세스로는 유효 데이터를 최대로 확보하지 못하므로 버퍼 메모리(BM)의 액세스 횟수를 증가시키고, 이로 인해 반도체 테스트 장치의 성능을 저하시키는 문제점이 있다.
따라서, 반도체 디바이스의 테스트 실시 후 페일 데이터를 분석하기 위해 버퍼 메모리(BM)에 액세스 시 유효 데이터를 최대로 확보할 수 있도록 버퍼 메모리(BM)의 어드레스가 연속성을 가지도록 구성하는 기술이 요구된다.
대한민국 등록특허공보 제10-2312957호 (2021.10.15 공고)
본 개시가 해결하고자 하는 기술적 과제는, 반도체 디바이스의 테스트 결과를 분석하는 과정에서 버퍼 메모리에 액세스 시 유효 데이터의 손실 구간이 발생하지 않도록 어드레스를 구성할 수 있는 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법, 그리고 이를 구현하기 위한 반도체 테스트 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 다른 기술적 과제는, 반도체 디바이스의 테스트 결과를 분석하는 과정에서 버퍼 메모리의 어드레스가 연속성을 가지도록 구성할 수 있는 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법, 그리고 이를 구현하기 위한 반도체 테스트 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 기술적 과제는, 반도체 디바이스의 테스트 결과를 분석하는 과정에서 버퍼 메모리에 적은 횟수의 액세스 만으로 유효 데이터를 최대로 확보할 수 있는 버퍼 메모리의 어드레스 구성 방법, 그리고 이를 구현하기 위한 반도체 테스트 장치를 제공하는 것이다.
본 개시의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 개시의 기술분야에서의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한, 본 개시의 일 실시예에 따른 반도체 테스트 장치에 의해 수행되는 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법은, 반도체 디바이스에 테스트 신호를 인가하여 수신되는 테스트 결과로부터 생성되는 페일(Fail) 데이터를 페일 메모리(Fail Memory)에 저장하는 단계, 상기 페일 메모리에 저장된 페일 데이터를 복제하여 버퍼 메모리(Buffer Memory)에 저장하는 단계, 및 상기 버퍼 메모리에 저장된 페일 데이터를 이용하여 상기 반도체 디바이스의 결함을 추출하는 리던던시 분석(Redundancy Analysis, RA)을 수행하는 단계를 포함하고, 상기 페일 메모리(Fail Memory)에 저장하는 단계는, 상기 페일 데이터를 상기 페일 메모리의 어드레스에 인터리브(interleave) 방식으로 저장하되, 상기 어드레스의 최하위 비트(LSB)를 버스트 어드레스(Burst Address)로 설정하는, 단계를 포함하고, 상기 버퍼 메모리(Buffer Memory)에 저장하는 단계는, 상기 페일 메모리에서 설정된 상기 버스트 어드레스를 기준으로 상기 버퍼 메모리를 복수의 버스트 어드레스 영역으로 분할하는 단계, 및 상기 분할된 버스트 어드레스 영역 각각으로 상기 페일 메모리에 저장된 페일 데이터를 복제하여 저장하는 단계를 포함한다.
일 실시예로서, 상기 페일 메모리에서 설정된 상기 버스트 어드레스를 기준으로 상기 버퍼 메모리를 복수의 버스트 어드레스 영역으로 분할하는 단계는, 상기 페일 메모리의 어드레스의 최하위 비트를 연속된 2비트의 버스트 어드레스로 설정하는 경우, 상기 버퍼 메모리를 상기 2비트의 버스트 어드레스에 대응하는 4개의 버스트 어드레스 영역으로 분할하는 단계를 포함할 수 있다.
일 실시예로서, 상기 분할된 버스트 어드레스 영역 각각으로 상기 페일 메모리에 저장된 페일 데이터를 복제하여 저장하는 단계는, 상기 페일 메모리에 저장된 페일 데이터를 복제하여 상기 버퍼 메모리에 저장 시, 상기 버스트 어드레스 영역 안에서 연속적인 어드레스가 되도록 정렬 처리를 수행하는 단계를 포함할 수 있다.
일 실시예로서, 상기 버스트 어드레스 영역 안에서 연속적인 어드레스가 되도록 정렬 처리를 수행하는 단계는, 상기 버스트 어드레스 영역에 할당된 어드레스의 X 방향 및 Y 방향 중 상기 X 방향에 대해 연속적인 어드레스가 되도록 정렬 처리를 수행하는 단계를 포함할 수 있다.
일 실시예로서, 상기 반도체 디바이스의 결함을 추출하는 리던던시 분석(Redundancy Analysis, RA)을 수행하는 단계는, 상기 버스트 어드레스 영역에 액세스하여 어드레스를 스캔하는 단계, 및 상기 스캔 결과로부터 상기 반도체 디바이스에 대한 페일 발생 개수와 페일 발생 어드레스를 추출하는 단계를 포함할 수 있다.
일 실시예로서, 상기 버스트 어드레스 영역에 액세스하여 어드레스를 스캔하는 단계는, 상기 버스트 어드레스 영역에 1회 액세스 시 4개의 어드레스를 스캔하는 단계를 포함할 수 있다.
일 실시예로서, 상기 4개의 어드레스는 8개의 DRAM 어드레스로 구성되고, 상기 각각의 DRAM 어드레스는 16비트 채널로 구성될 수 있다.
상기 기술적 과제를 해결하기 위한, 본 개시의 일 실시예에 따른 반도체 테스트 장치는, 반도체 디바이스에 테스트 신호를 인가하여 수신되는 테스트 결과로부터 생성되는 페일(Fail) 데이터가 저장되는 페일 메모리(Fail Memory), 상기 페일 메모리에 저장된 페일 데이터가 복제되어 저장되는 버퍼 메모리(Buffer Memory), 상기 페일 데이터를 상기 페일 메모리의 어드레스에 인터리브(interleave) 방식으로 저장하되, 상기 어드레스의 최하위 비트(LSB)를 버스트 어드레스(Burst address)로 설정하고, 상기 페일 메모리에서 설정된 상기 버스트 어드레스를 기준으로 상기 버퍼 메모리를 복수의 버스트 어드레스 영역으로 분할하고, 상기 분할된 버스트 어드레스 영역 각각으로 상기 페일 메모리에 저장된 페일 데이터를 복제하여 저장하는 메모리 제어 모듈, 및 상기 버퍼 메모리에 저장된 페일 데이터를 이용하여 상기 반도체 디바이스의 결함을 추출하는 리던던시 분석(Redundancy Analysis, RA)을 수행하는 테스트 분석 모듈을 포함한다.
일 실시예로서, 상기 메모리 제어 모듈은, 상기 페일 메모리에 저장된 페일 데이터를 복제하여 상기 버퍼 메모리에 저장 시, 상기 버스트 어드레스 영역 안에서 연속적인 어드레스가 되도록 정렬 처리를 수행할 수 있다.
일 실시예로서, 상기 메모리 제어 모듈은, 상기 버스트 어드레스 영역에 할당된 어드레스의 X 방향 및 Y 방향 중 상기 X 방향에 대해 연속적인 어드레스가 되도록 정렬 처리를 수행할 수 있다.
일 실시예로서, 상기 테스트 분석 모듈은, 상기 버스트 어드레스 영역에 액세스하여 어드레스를 스캔하고, 상기 스캔 결과로부터 상기 반도체 디바이스에 대한 페일 발생 개수와 페일 발생 어드레스를 추출할 수 있다.
일 실시예로서, 타이밍 신호를 생성하는 타이밍 생성기(Timing Generator), 및 상기 타이밍 신호를 이용하여 상기 반도체 디바이스의 전기적 테스트를 위한 상기 테스트 신호를 생성하고, 상기 테스트 신호를 상기 반도체 디바이스에 인가하는 핀 일렉트로닉스(Pin Electronics)를 더 포함할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 테스트 장치의 구성을 도시한 블록도이다.
도 2 내지 도 4는 본 개시의 다른 실시예에 따른 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법을 설명하기 위한 순서도이다.
도 5는 본 개시의 몇몇 실시예에 따른 페일 메모리의 데이터를 버퍼 메모리로 복제 시 어드레스를 매핑(mapping)하는 예이다.
도 6은 본 개시의 몇몇 실시예에 따른 페일 메모리의 데이터를 버퍼 메모리로 복제 시 복수의 버스트 어드레스 영역에 나누어 저장하는 예이다.
도 7은 본 개시의 몇몇 실시예에 따른 버스트 어드레스 영역에 액세스 시 유효한 어드레스 구간을 도시한 예이다.
도 8은 본 개시의 몇몇 실시예에 따른 버스트 어드레스 영역의 DRAM 어드레스 및 채널 구성을 도시한 예이다.
도 9는 본 개시의 몇몇 실시예에 따른 버스트 어드레스 영역에 액세스 시 X방향 또는 Y방향으로 어드레스를 스캔하는 예이다.
도 10은 본 개시의 몇몇 실시예에 따른 버스트 어드레스 영역에 액세스 시 어드레스의 연속성 여부에 따른 차이를 보여주는 예이다.
이하, 첨부된 도면을 참조하여 본 개시의 바람직한 실시 예들을 상세히 설명한다. 본 개시의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 개시의 기술적 사상은 이하의 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 이하의 실시예들은 본 개시의 기술적 사상을 완전하도록 하고, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 본 개시의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 개시의 기술적 사상은 청구항의 범주에 의해 정의될 뿐이다.
각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 개시를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
명세서에서 사용되는 "포함한다 (comprises)" 및/또는 "포함하는 (comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 개시의 몇몇 실시예들에 대하여 첨부된 도면에 따라 상세하게 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 테스트 장치의 구성을 도시한 블록도이다. 도 1을 참조하면, 반도체 테스트 장치(1)는 ALPG(Algorithmic Pattern Generator)(11), 타이밍 생성기(12), 핀 일렉트로닉스(Pin Electronics)(13), 페일 메모리(Fail Memory, FM)(14), 버퍼 메모리(Buffer Memory, BM)(15), 메모리 제어 모듈(16), 및 테스트 분석 모듈(17)을 포함한다.
ALPG(11)는 메모리에 저장된 데이터를 이용하여 순차적으로 로직 데이터를 생성한다. 로직 데이터는 반도체 디바이스(DUT)(100)에 인가될 어드레스, 데이터, 제어신호 등을 포함할 수 있다. 로직 데이터들은 "0", "1" 로 표현되는 펄스 데이터의 형태로 클럭 신호와 함께 타이밍 생성기(12)에 제공된다.
타이밍 생성기(12)는 ALPG(11)로부터 복수의 채널을 통해 입력되는 펄스 데이터를 기초로 타이밍 신호를 생성한다. 생성된 타이밍 신호는 핀 일렉트로닉스(13)에 전달된다.
핀 일렉트로닉스(13)는 타이밍 신호를 이용하여 반도체 디바이스(100)의 전기적 테스트를 위한 테스트 신호를 생성하고, 생성된 테스트 신호를 상기 반도체 디바이스(100)에 인가한다. 핀 일렉트로닉스(13)는 타이밍 신호와 패턴 신호를 입력받고, 타이밍 신호를 기초로 패턴 신호를 변조하여 테스트 신호를 생성하는 DCL(Driver Comparator Logic, 미도시)를 포함할 수 있다.
페일 메모리(FM)(14)는 반도체 디바이스(100)에 테스트 신호를 인가하여 수신되는 테스트 결과로부터 생성되는 페일(Fail) 데이터가 저장된다. 버퍼 메모리(BM)(15)는 페일 메모리(FM)(14)에 저장된 페일 데이터가 복제되어 저장된다.
메모리 제어 모듈(16)은 페일 데이터를 페일 메모리(FM)(14)의 어드레스에 저장하되, 지연 시간 없이 페일 데이터를 고속으로 쓰기(WRITE) 위해, 페일 데이터를 복수의 DRAM에 나눠 저장하는 인터리브(interleave) 방식으로 페일 데이터를 저장하도록 제어한다. 이때, 메모리 제어 모듈(16)은 인터리브 방식으로 페일 데이터를 저장하기 위해, 페일 데이터를 복수의 페일 메모리 방향으로 분산 제어하며, 페일 메모리를 유효하게 고속으로 쓰기 위해 유저 패턴에서 설정된 버스트 어드레스 비트(Burst Address Bit)를 페일 메모리(FM)(14)의 어드레스의 최하위 비트(LSB)로 정렬하여 DRAM의 버스트 어드레스(Burst Address)로 사용한다.
메모리 제어 모듈(16)은 페일 메모리(FM)(14)에서 어드레스의 LSB에 설정된 버스트 어드레스를 기준으로 버퍼 메모리(BM)(15)를 복수의 버스트 어드레스 영역으로 분할하도록 제어한다. 메모리 제어 모듈(16)은 분할된 버스트 어드레스 영역 각각으로 페일 메모리(FM)(14)에 저장된 페일 데이터를 복제하여 저장할 수 있다.
테스트 분석 모듈(17)은 버퍼 메모리(BM)(15)에 저장된 페일 데이터를 이용하여 반도체 디바이스(100)의 결함을 추출하는 리던던시 분석(Redundancy Analysis, RA)을 수행한다.
테스트 분석 모듈(17) 리던던시 분석을 통해 반도체 디바이스(100)의 양품 여부를 판단하고, 양품 여부 판단 결과에 따라 페일(Fail)인 반도체 디바이스(100)의 셀을 복구하는 리페어(Repair) 작업을 수행할 수 있다.
상기와 같은 본 개시의 실시예에 따른 반도체 테스트 장치(1)에 의하면, 반도체 디바이스의 테스트 결과를 분석하는 과정에서 버퍼 메모리에 액세스 시 유효 데이터의 손실 구간이 발생하지 않도록 어드레스를 구성할 수 있다.
도 2 내지 도 4는 본 개시의 다른 실시예에 따른 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법을 설명하기 위한 순서도이다.
본 발명의 실시예에 따른 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법은 도 1의 반도체 테스트 장치(1)에 의하여 실행될 수 있다. 본 개시의 실시예에 따른 방법에 포함되는 일부 동작의 수행 주체에 대한 기재가 생략될 수 있으며, 그러한 경우 그 주체는 상기 반도체 테스트 장치(1)임을 유의한다.
도 2를 참조하면, 먼저, 동작 S21에서, 반도체 테스트 장치(1)는 반도체 디바이스(100)에 테스트 신호를 인가하여 수신되는 테스트 결과로부터 생성되는 페일 데이터를 페일 메모리(FM)(14)에 저장한다.
일 실시예로서, 도 3을 참조하면, 동작 S21은, 페일 데이터를 페일 메모리(FM)(14)의 어드레스에 인터리브 방식으로 저장하는 동작 S211과, 어스레스의 최하위 비트(LSB)를 버스트 어드레스(Burst Address)로 설정하는 동작 S212를 포함할 수 있다.
예로서, 도 5의 예에서, 반도체 테스트 장치(1)는 반도체 디바이스(100)의 테스트 결과로부터 생성되는 페일 데이터(51)를 페일 메모리(FM)의 어드레스(54)에 입력 시, 지연 시간을 최소화하여 고속으로 쓰기(WRITE) 위해, 복수의 메모리에 나눠 입력하는 인터리브 방식으로 페일 데이터를 저장할 수 있다. 이때, 페일 데이터를 유효하게 고속으로 쓰기 위해 유저 패턴에서 설정된 버스트 어드레스 비트를 페일 메모리(FM)의 어드레스의 최하위 비트(LSB)로 정렬하여 DRAM의 버스트 어드레스(Burst Address)(53)로 사용할 수 있다. 이때, 버스트 어드레스(53)는 예컨대, 2비트의 연속적인 어드레스(Y8, Y9)로 구성될 수 있다.
다음으로, 동작 S22에서, 반도체 테스트 장치(1)는 페일 메모리(FM)(14)에 저장된 페일 데이터를 복제하여 버퍼 메모리(BM)(15)에 저장한다.
일 실시예로서, 도 4를 참조하면, 동작 S22는, 페일 메모리(FM)(14)에서 설정된 버스트 어드레스를 기준으로 버퍼 메모리(BM)(15)를 복수의 버스트 어드레스 영역으로 분할하는 동작 S221, 및 분할된 버스트 어드레스 영역 각각으로 페일 메모리(FM)(14)에 저장된 페일 데이터를 복제하여 저장하는 동작 S222를 포함할 수 있다.
예로서, 동작 S221을 수행함에 있어, 도 5의 예와 같이, 페일 메모리의 어드레스(54)의 LSB에 설정되는 버스트 어드레스(53)가 2비트의 연속적인 어드레스(Y9, Y8)로 구성되는 경우, 버스트 어드레스(53)의 비트 값은 0x0, 0x1, 1x0, 1x1과 같이 4개의 값을 가질 수 있다.
이때, 도 6의 예와 같이, 반도체 테스트 장치(1)는 버스트 어드레스(53)의 비트 값 별로 버퍼 메모리(BM)의 어드레스를 분할하여 4개의 버스트 어드레스 영역(150, 151, 152, 153)을 생성할 수 있다. 즉, 페일 메모리(FM)의 어드레스(54)의 LSB에 설정되는 버스트 어드레스(53)가 2비트 크기를 가지는 경우, 버퍼 메모리(BM)의 어드레스를 2비트의 값에 대응하는 4개의 버스트 어드레스 영역으로 분할할 수 있다. 이와 같이 페일 메모리(FM)의 어드레스에 설정된 버스트 어드레스(53)가 연속된 몇 개의 비트로 구성되는지에 따라, 버퍼 메모리(BM)의 어드레스를 몇 개의 버스트 어드레스 영역으로 분할할 지가 결정될 수 있다.
또한, 동작 S222를 수행함에 있어, 반도체 테스트 장치(1)는 동작 S221에서 분할된 각각의 버스트 어드레스 영역(150, 151, 152, 153)으로 페일 메모리(FM)의 페일 데이터를 복제하여 저장할 수 있다.
일 실시예로서, 반도체 테스트 장치(1)는 페일 메모리(FM)에 저장된 페일 데이터를 복제하여 복수의 버스트 어드레스 영역(150, 151, 152, 153)에 저장 시, 각각의 버스트 어드레스 영역 안에서 연속적인 어드레스가 되도록 정렬 처리를 수행할 수 있다.
도 5의 예를 참조하면, 반도체 테스트 장치(1)는 페일 메모리(FM)의 어드레스(54)의 최하위 비트(LSB)에 설정된 2비트의 버스트 어드레스(Y9, Y8)를 버퍼 메모리(BM)의 어드레스(55)로 매핑 시, 어드레스의 불연속 구간이 발생하지 않도록 하기 위해 동일한 LSB의 위치로 매핑하지 않고, 예컨대 어드레스(55)의 최상위 비트(MSB)로 매핑할 수 있다.
이에 따라, 버퍼 메모리(BM)에 액세스 시, 각각의 버스트 어드레스 영역(150, 151, 152, 153) 안에서 어드레스가 연속성을 가질 수 있다. 또한, 연속성을 가지는 어드레스(55)로 인해, 버퍼 메모리(BM)에 액세스 시 적은 횟수의 액세스 만으로 유효 데이터를 최대로 확보할 수 있게 되어 반도체 테스트 장치의 성능을 향상시킬 수 있다.
마지막으로, 동작 S23에서, 반도체 테스트 장치(1)는 버퍼 메모리(BM)(15)에 저장된 페일 데이터를 이용하여 반도체 디바이스(100)의 결함을 추출하는 리던던시 분석(Redundancy Analysis, RA)을 수행한다.
일 실시예로서, 동작 S23은, 각각의 버스트 어드레스 영역(150, 151, 152, 153)에 액세스하여 어드레스를 스캔하는 동작과, 스캔 결과로부터 반도체 디바이스(100)에 대한 페일 발생 개수와 페일 발생 어드레스를 추출하는 동작을 포함할 수 있다.
상기와 같은 본 실시예에 따른 방법에 의하면, 반도체 디바이스의 테스트 결과를 분석하는 과정에서 버퍼 메모리에 액세스 시 유효 데이터의 손실 구간이 발생하지 않도록 어드레스를 구성할 수 있다. 또한, 버퍼 메모리에 적은 횟수의 액세스 만으로 유효 데이터를 최대로 확보할 수 있도록 연속성 있는 어드레스를 구성할 수 있다.
도 7은 본 개시의 몇몇 실시예에 따른 버스트 어드레스 영역에 액세스 시 유효한 어드레스 구간을 도시한 예이다. 본 개시의 실시예에 따른 반도체 테스트 장치(1)는 버퍼 메모리(BM)(15)에 저장된 페일 데이터를 이용하여 반도체 디바이스(100)의 결합을 추출하는 리던던시 분석(RA)을 수행하기 위해, 각각의 버스트 어드레스 영역(150, 151, 152, 153)에 액세스하여 어드레스를 스캔할 수 있다.
종래 기술에서는, 버퍼 메모리(15)에서 페일 메모리(FM)와 동일하게 LSB에 설정된 버스트 어드레스(y9, y8)로 인해 어드레스의 불연속 구간이 발생되고, 이로 인해 버퍼 메모리(15)에 액세스하여 어드레스를 스캔 시, 4개의 어드레스 중 1개의 어드레스(71)의 데이터만을 유효 데이터로 확보할 수 있었다.
반면, 본 개시의 실시예에 따른 반도체 테스트 장치(1)는 2비트의 버스트 어드레스(y9, y8)의 비트 값을 이용하여 버퍼 메모리(BM)을 4개의 버스트 어드레스 영역(150, 151, 152, 153)으로 분할하고, 각 버스트 어드레스 영역 안에서 어드레스가 연속성을 가질 수 있도록 정렬 처리를 수행할 수 있다.
이에 따라, 본 개시의 실시예에 의하면, 도시된 예와 같이, 4개의 버스트 어드레스 영역(150, 151, 152, 153) 중 버스트 어드레스(y9, y8)의 비트 값이 (0x0)인 경우에 해당하는 버스트 어드레스 영역 0(150)에 액세스하여 어드레스를 스캔 시, X 방향으로 연속성이 있는 4개의 어드레스(72)의 데이터를 모두 유효 데이터로 확보할 수 있다.
도 8를 참조하면, 도 7에서 설명한 버스트 어드레스 영역 0(150)는 4개의 어드레스(81)를 포함하고, 4개의 어드레스(81)는 8개의 DRAM 어드레스(82)로 구성될 수 있다, 이때, 8개의 DRAM 어드레스(82) 각각은 16비트의 채널(ch 00~ch 15, 또는 ch 16~ch 32)로 구성될 수 있다.
즉, 본 개시의 실시예에 의하면, 버스트 어드레스 영역 0(15)에 한번의 액세스 만으로, 8개의 DRAM 어드레스(82)의 전체 데이터를 유효 데이터로 확보할 수 있다.
일 실시예로서, 도 9를 참조하면, 반도체 테스트 장치(1)는 분할된 각 버스트 어드레스 영역에 액세스 시, 어드레스의 스캔 방향을 X 방향(91) 또는 Y 방향(92)으로 설정할 수 있다.
예로서, 도 10의 예에서, 어드레스의 스캔 방향이 X 방향으로 설정된 경우, 버스트 어드레스 영역(1010)에 액세스하여 (XSA, YSA)를 시작점으로 X 방향으로 어드레스를 스캔할 수 있다.
이때, 종래 기술과 같이, X 방향으로 어드레스가 연속성이 없는 경우(1011)에는 1번의 액세스로 1개의 어드레스만을 스캔할 수 있으므로, 8개의 어드레스를 스캔하기 위해 액세스 횟수를 8번으로 늘려야 하고, 이로 인해 성능 저하가 발생하게 된다.
그러나, 본 개시의 실시예와 같이, X 방향으로 어드레스가 연속성이 있는 경우(1012)에는 1번의 액세스로 4개의 어드레스를 스캔할 수 있으므로, 8개의 어드레스를 스캔하기 위해 2번의 액세스만을 수행하면 된다.
상기와 같이 본 개시의 실시예에 의하면, 반도체 디바이스의 테스트 결과를 분석하는 과정에서 버퍼 메모리의 어드레스가 연속성을 가지도록 구성함에 의해, 버퍼 메모리에 적은 횟수의 액세스 만으로 유효 데이터를 최대로 확보할 수 있다. 이를 통해 반도체 테스트 장치의 성능 또한 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로도 실시될 수 있다는 것을 이해할 수 있다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명에 의해 정의되는 기술적 사상의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 반도체 테스트 장치에 의해 수행되는 방법에 있어서,
    반도체 디바이스에 테스트 신호를 인가하여 수신되는 테스트 결과로부터 생성되는 페일(Fail) 데이터를 페일 메모리(Fail Memory)에 저장하는 단계;
    상기 페일 메모리에 저장된 페일 데이터를 복제하여 버퍼 메모리(Buffer Memory)에 저장하는 단계; 및
    상기 버퍼 메모리에 저장된 페일 데이터를 이용하여 상기 반도체 디바이스의 결함을 추출하는 리던던시 분석(Redundancy Analysis, RA)을 수행하는 단계를 포함하고,
    상기 페일 메모리(Fail Memory)에 저장하는 단계는,
    상기 페일 데이터를 상기 페일 메모리의 어드레스에 인터리브(interleave) 방식으로 저장하되, 상기 어드레스의 최하위 비트(LSB)를 버스트 어드레스(Burst Address)로 설정하는, 단계를 포함하고,
    상기 버퍼 메모리(Buffer Memory)에 저장하는 단계는,
    상기 페일 메모리에서 설정된 상기 버스트 어드레스를 기준으로 상기 버퍼 메모리를 복수의 버스트 어드레스 영역으로 분할하는 단계; 및
    상기 분할된 버스트 어드레스 영역 각각으로 상기 페일 메모리에 저장된 페일 데이터를 복제하여 저장하는 단계를 포함하는,
    반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법.
  2. 제1 항에 있어서,
    상기 페일 메모리에서 설정된 상기 버스트 어드레스를 기준으로 상기 버퍼 메모리를 복수의 버스트 어드레스 영역으로 분할하는 단계는,
    상기 페일 메모리의 어드레스의 최하위 비트를 연속된 2비트의 버스트 어드레스로 설정하는 경우, 상기 버퍼 메모리를 상기 2비트의 버스트 어드레스에 대응하는 4개의 버스트 어드레스 영역으로 분할하는 단계를 포함하는,
    반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법.
  3. 제1 항에 있어서,
    상기 분할된 버스트 어드레스 영역 각각으로 상기 페일 메모리에 저장된 페일 데이터를 복제하여 저장하는 단계는,
    상기 페일 메모리에 저장된 페일 데이터를 복제하여 상기 버퍼 메모리에 저장 시, 상기 버스트 어드레스 영역 안에서 연속적인 어드레스가 되도록 정렬 처리를 수행하는 단계를 포함하는,
    반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법.
  4. 제3 항에 있어서,
    상기 버스트 어드레스 영역 안에서 연속적인 어드레스가 되도록 정렬 처리를 수행하는 단계는,
    상기 버스트 어드레스 영역에 할당된 어드레스의 X 방향 및 Y 방향 중 상기 X 방향에 대해 연속적인 어드레스가 되도록 정렬 처리를 수행하는 단계를 포함하는,
    반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법.
  5. 제1 항에 있어서,
    상기 반도체 디바이스의 결함을 추출하는 리던던시 분석(Redundancy Analysis, RA)을 수행하는 단계는,
    상기 버스트 어드레스 영역에 액세스하여 어드레스를 스캔하는 단계; 및
    상기 스캔 결과로부터 상기 반도체 디바이스에 대한 페일 발생 개수와 페일 발생 어드레스를 추출하는 단계를 포함하는,
    반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법.
  6. 제5 항에 있어서,
    상기 버스트 어드레스 영역에 액세스하여 어드레스를 스캔하는 단계는,
    상기 버스트 어드레스 영역에 1회 액세스 시 4개의 X 방향 어드레스 영역을 스캔하는 단계를 포함하되,
    상기 4개의 X 방향 어드레스 영역 각각은 X 방향에 대하여 연속적으로 정렬된 어드레스 영역인,
    반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법.
  7. 제6 항에 있어서,
    상기 4개의 X 방향 어드레스 영역 각각은 2개의 DRAM 어드레스 영역으로 구성되고, 상기 각각의 DRAM 어드레스 영역은 복수의 채널로 구성되는,
    반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법.
  8. 반도체 디바이스에 테스트 신호를 인가하여 수신되는 테스트 결과로부터 생성되는 페일(Fail) 데이터가 저장되는 페일 메모리(Fail Memory);
    상기 페일 메모리에 저장된 페일 데이터가 복제되어 저장되는 버퍼 메모리(Buffer Memory);
    상기 페일 데이터를 상기 페일 메모리의 어드레스에 인터리브(interleave) 방식으로 저장하되, 상기 어드레스의 최하위 비트(LSB)를 버스트 어드레스(Burst address)로 설정하고,
    상기 페일 메모리에서 설정된 상기 버스트 어드레스를 기준으로 상기 버퍼 메모리를 복수의 버스트 어드레스 영역으로 분할하고, 상기 분할된 버스트 어드레스 영역 각각으로 상기 페일 메모리에 저장된 페일 데이터를 복제하여 저장하는 메모리 제어 모듈; 및
    상기 버퍼 메모리에 저장된 페일 데이터를 이용하여 상기 반도체 디바이스의 결함을 추출하는 리던던시 분석(Redundancy Analysis, RA)을 수행하는 테스트 분석 모듈을 포함하는,
    반도체 테스트 장치.
  9. 제8 항에 있어서,
    상기 메모리 제어 모듈은,
    상기 페일 메모리에 저장된 페일 데이터를 복제하여 상기 버퍼 메모리에 저장 시, 상기 버스트 어드레스 영역 안에서 연속적인 어드레스가 되도록 정렬 처리를 수행하는,
    반도체 테스트 장치.
  10. 제9 항에 있어서,
    상기 메모리 제어 모듈은,
    상기 버스트 어드레스 영역에 할당된 어드레스의 X 방향 및 Y 방향 중 상기 X 방향에 대해 연속적인 어드레스가 되도록 정렬 처리를 수행하는,
    반도체 테스트 장치.
  11. 제8 항에 있어서,
    상기 테스트 분석 모듈은,
    상기 버스트 어드레스 영역에 액세스하여 어드레스를 스캔하고,
    상기 스캔 결과로부터 상기 반도체 디바이스에 대한 페일 발생 개수와 페일 발생 어드레스를 추출하는,
    반도체 테스트 장치.
  12. 제8 항에 있어서,
    타이밍 신호를 생성하는 타이밍 생성기(Timing Generator); 및
    상기 타이밍 신호를 이용하여 상기 반도체 디바이스의 전기적 테스트를 위한 상기 테스트 신호를 생성하고, 상기 테스트 신호를 상기 반도체 디바이스에 인가하는 핀 일렉트로닉스(Pin Electronics)를 더 포함하는,
    반도체 테스트 장치.
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