JP2000285698A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JP2000285698A JP2000285698A JP11095040A JP9504099A JP2000285698A JP 2000285698 A JP2000285698 A JP 2000285698A JP 11095040 A JP11095040 A JP 11095040A JP 9504099 A JP9504099 A JP 9504099A JP 2000285698 A JP2000285698 A JP 2000285698A
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Abstract
(57)【要約】
【課題】 不良解析メモリに多ビットメモリを使用して
構成の簡素化を図る。 【解決手段】 半導体メモリ試験装置は、被試験メモリ
３から読み出した読み出しデータと期待値パターン信号
とを比較して被試験メモリ３の不良セルを検出する論理
比較器４と、被試験メモリ３と同一アドレスがアクセス
されて論理比較器４で検出された不良検出信号を被試験
メモリ３の不良セルの位置情報とともに記憶する不良解
析メモリ７とを備え、同一被試験メモリ３に対して内容
の異なるテストを重ねて行う。不良解析メモリ７を複数
のデータ入出力端子を持つ多ビットメモリで構成し、論
理比較器４で不一致が検出されると前回のテストで不良
解析メモリ７に記憶させた信号に今回のテストで検出さ
れた不一致検出信号を加える。また今回のテストで論理
比較器４で一致が検出されると前回のテストで不良解析
メモリ７に記憶させた信号に今回のテストで検出された
一致検出信号を加えて、これらの信号を多ビットメモリ
に記憶させる制御回路６を設ける。
構成の簡素化を図る。 【解決手段】 半導体メモリ試験装置は、被試験メモリ
３から読み出した読み出しデータと期待値パターン信号
とを比較して被試験メモリ３の不良セルを検出する論理
比較器４と、被試験メモリ３と同一アドレスがアクセス
されて論理比較器４で検出された不良検出信号を被試験
メモリ３の不良セルの位置情報とともに記憶する不良解
析メモリ７とを備え、同一被試験メモリ３に対して内容
の異なるテストを重ねて行う。不良解析メモリ７を複数
のデータ入出力端子を持つ多ビットメモリで構成し、論
理比較器４で不一致が検出されると前回のテストで不良
解析メモリ７に記憶させた信号に今回のテストで検出さ
れた不一致検出信号を加える。また今回のテストで論理
比較器４で一致が検出されると前回のテストで不良解析
メモリ７に記憶させた信号に今回のテストで検出された
一致検出信号を加えて、これらの信号を多ビットメモリ
に記憶させる制御回路６を設ける。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ試験装置に係
り、特に不良解析メモリを多ビットメモリで構成したも
のに関する。
り、特に不良解析メモリを多ビットメモリで構成したも
のに関する。
【０００２】
【従来の技術】図４に従来のメモリ試験装置の構成を示
す。パターン発生器１から試験パターンと、期待値パタ
ーンとが出力される。試験パターンは波形生成器２を介
して被試験メモリ３に与えられる。試験パターンにはア
ドレス信号が付加されおり、そのアドレス信号によって
被試験メモリ３がアクセスされて試験パターンの書込み
と読み出しが行なわれる。被試験メモリ３から読み出さ
れた読出しデータは論理比較器４に与えられ、この論理
比較器４において、パターン発生器１から出力された期
待値パターンと比較される。論理比較器４の出力側に不
良解析メモリ５が設けられる。この不良解析メモリ５は
被試験メモリ３と同等のアドレス空間を有し、被試験メ
モリ３と同じアドレス信号でアクセスされる。論理比較
器４で不一致が検出されると、不良解析メモリ５には不
一致が発生したアドレスに不良の発生を表わす“１”が
書込まれる。このように構成することにより、試験終了
後に不良解析メモリ５を読出し、“１”が書込まれたア
ドレスを読出すことにより、不良セルの位置を知ること
ができる。
す。パターン発生器１から試験パターンと、期待値パタ
ーンとが出力される。試験パターンは波形生成器２を介
して被試験メモリ３に与えられる。試験パターンにはア
ドレス信号が付加されおり、そのアドレス信号によって
被試験メモリ３がアクセスされて試験パターンの書込み
と読み出しが行なわれる。被試験メモリ３から読み出さ
れた読出しデータは論理比較器４に与えられ、この論理
比較器４において、パターン発生器１から出力された期
待値パターンと比較される。論理比較器４の出力側に不
良解析メモリ５が設けられる。この不良解析メモリ５は
被試験メモリ３と同等のアドレス空間を有し、被試験メ
モリ３と同じアドレス信号でアクセスされる。論理比較
器４で不一致が検出されると、不良解析メモリ５には不
一致が発生したアドレスに不良の発生を表わす“１”が
書込まれる。このように構成することにより、試験終了
後に不良解析メモリ５を読出し、“１”が書込まれたア
ドレスを読出すことにより、不良セルの位置を知ること
ができる。
【０００３】ところで、被試験メモリ３のビット幅は、
２、４、８、１６、３２ビットと、入出力端子が多ビッ
トである場合が多い。このような多ビットの入出力端子
を有するメモリを多ビットメモリといい、メモリ試験で
被試験メモリとなるうちの大半がこの多ビットメモリで
ある。なお被試験メモリ３のビット幅が１ビットの場合
でも、同時に複数の１ビットメモリをテスト（いわゆる
多個取り）する場合がある。このような多ビットメモリ
ないし１ビットメモリの多個取りのテストをするには、
不良解析メモリ５も多ビット構成とする必要がある。従
来は、図４に示すように、不良解析メモリ５として１ビ
ットメモリ５１〜５ｎを必要なビット数だけ用意して構
成していた。
２、４、８、１６、３２ビットと、入出力端子が多ビッ
トである場合が多い。このような多ビットの入出力端子
を有するメモリを多ビットメモリといい、メモリ試験で
被試験メモリとなるうちの大半がこの多ビットメモリで
ある。なお被試験メモリ３のビット幅が１ビットの場合
でも、同時に複数の１ビットメモリをテスト（いわゆる
多個取り）する場合がある。このような多ビットメモリ
ないし１ビットメモリの多個取りのテストをするには、
不良解析メモリ５も多ビット構成とする必要がある。従
来は、図４に示すように、不良解析メモリ５として１ビ
ットメモリ５１〜５ｎを必要なビット数だけ用意して構
成していた。
【０００４】
【発明が解決しようとする課題】しかし、不良解析メモ
リとして１ビットメモリを個別に複数用意して構成する
と、多ビットメモリを使用する場合に比して、構成が複
雑化する。かといって、多ビットメモリをそのまま使用
すると、次のような不具合が生じる。
リとして１ビットメモリを個別に複数用意して構成する
と、多ビットメモリを使用する場合に比して、構成が複
雑化する。かといって、多ビットメモリをそのまま使用
すると、次のような不具合が生じる。
【０００５】多ビットメモリまたは多数の１ビットメモ
リをテストするとき、テスト前にメモリを初期化して全
セルを“０”にする。論理比較器４で不一致が検出され
ると、不良解析メモリ５には不一致が発生したアドレス
に不良の発生を表わす“１”が書込まれる。論理比較器
４で一致が検出されると、不良解析メモリ５には一致が
発生したアドレスはメモリ内の値を保持するという制御
方式を採用している。したがって検出結果が不良と良と
では不良解析メモリ５に加えるデータが異るので、不良
解析メモリ５へデータを加えるビットチャネル毎にデー
タ設定する必要がある。
リをテストするとき、テスト前にメモリを初期化して全
セルを“０”にする。論理比較器４で不一致が検出され
ると、不良解析メモリ５には不一致が発生したアドレス
に不良の発生を表わす“１”が書込まれる。論理比較器
４で一致が検出されると、不良解析メモリ５には一致が
発生したアドレスはメモリ内の値を保持するという制御
方式を採用している。したがって検出結果が不良と良と
では不良解析メモリ５に加えるデータが異るので、不良
解析メモリ５へデータを加えるビットチャネル毎にデー
タ設定する必要がある。
【０００６】ところが、不良解析メモリ５に多ビットメ
モリを使うと、その構造上ビットチャネル毎の設定がで
きないので、不一致が検出されたとき“１”を書き込
み、一致が検出されたとき初期値の“０”を保持すると
いうことができない。すなわち、一のビットに“１”を
書き込むと、残りのビットも“１”が書き込まれてしま
うという問題があった。
モリを使うと、その構造上ビットチャネル毎の設定がで
きないので、不一致が検出されたとき“１”を書き込
み、一致が検出されたとき初期値の“０”を保持すると
いうことができない。すなわち、一のビットに“１”を
書き込むと、残りのビットも“１”が書き込まれてしま
うという問題があった。
【０００７】本発明の課題は、ビットチャネルの設定が
実質的に可能となるような制御方式を採用することによ
って、上述した従来技術の問題点を解消して、不良解析
メモリに多ビットメモリを使用することができるメモリ
試験装置を提供することにある。
実質的に可能となるような制御方式を採用することによ
って、上述した従来技術の問題点を解消して、不良解析
メモリに多ビットメモリを使用することができるメモリ
試験装置を提供することにある。
【０００８】
【課題を解決するための手段】第１の発明は、実質的に
ｎ個のデータ入出力端子を持つ被試験メモリに対して内
容の異なるテストを重ねて行うメモリ試験装置におい
て、前記被試験メモリからｎ個のチャネルを介して読み
出した読出しデータと期待値パターンとを比較して被試
験メモリの不良セルを検出する論理比較器と、前記被試
験メモリと同一アドレスがアクセスされて上記論理比較
器により検出された不良検出信号を、被試験メモリの不
良セルの位置情報とともにｎ個のチャネルを介して記憶
するメモリであって、前記被試験メモリに対応して、複
数のデータ入出力端子を持つ多ビットメモリで構成され
た不良解析メモリとを備える。ｎ個のデータ入出力端子
を持つ被試験メモリには、多ビットメモリの他に１ビッ
トメモリを多個取りする場合も含まれる。
ｎ個のデータ入出力端子を持つ被試験メモリに対して内
容の異なるテストを重ねて行うメモリ試験装置におい
て、前記被試験メモリからｎ個のチャネルを介して読み
出した読出しデータと期待値パターンとを比較して被試
験メモリの不良セルを検出する論理比較器と、前記被試
験メモリと同一アドレスがアクセスされて上記論理比較
器により検出された不良検出信号を、被試験メモリの不
良セルの位置情報とともにｎ個のチャネルを介して記憶
するメモリであって、前記被試験メモリに対応して、複
数のデータ入出力端子を持つ多ビットメモリで構成され
た不良解析メモリとを備える。ｎ個のデータ入出力端子
を持つ被試験メモリには、多ビットメモリの他に１ビッ
トメモリを多個取りする場合も含まれる。
【０００９】さらに今回のテストで前記論理比較器によ
り不良検出信号が検出されると、該不良検出信号に前回
のテストで検出された検出信号を加え、今回のテストで
前記論理比較器により良検出信号が検出されると、該良
検出信号に前回のテストで検出された検出信号を加え、
これらの加えた信号を前記ｎ個のチャネルを介して前記
不良解析メモリを構成する多ビットメモリに記憶させる
制御回路を設けたことを特徴とするメモリ試験装置であ
る。本発明によれば、不良解析メモリと論理比較器との
間に制御回路を設けて、検出結果に応じて不良解析メモ
リに加えるデータ入力の制御方式を変更したので、不良
解析メモリにチャネル毎に独自の設定ができない多ビッ
トメモリを使用しても、検出結果に応じた正しい書き込
みができるようになる。したがって不良解析メモリとし
てｎ個の１ビットメモリを用いるものに比べて、構造の
簡素化が図れる。
り不良検出信号が検出されると、該不良検出信号に前回
のテストで検出された検出信号を加え、今回のテストで
前記論理比較器により良検出信号が検出されると、該良
検出信号に前回のテストで検出された検出信号を加え、
これらの加えた信号を前記ｎ個のチャネルを介して前記
不良解析メモリを構成する多ビットメモリに記憶させる
制御回路を設けたことを特徴とするメモリ試験装置であ
る。本発明によれば、不良解析メモリと論理比較器との
間に制御回路を設けて、検出結果に応じて不良解析メモ
リに加えるデータ入力の制御方式を変更したので、不良
解析メモリにチャネル毎に独自の設定ができない多ビッ
トメモリを使用しても、検出結果に応じた正しい書き込
みができるようになる。したがって不良解析メモリとし
てｎ個の１ビットメモリを用いるものに比べて、構造の
簡素化が図れる。
【００１０】第２の発明は、第１の発明において、前記
制御回路が、前回のテストで前記不良解析メモリに記憶
させた検出信号を一時的に記憶するラッチ回路と、前記
ラッチ回路の出力と今回のテストで前記論理比較器によ
り検出された検出信号とのオアをとり、そのオア出力を
前記不良解析メモリに記憶させるゲート回路とを備えて
いるメモリ試験装置である。本発明によれば、制御回路
をラッチ回路とゲート回路とを備えた簡単な回路で構成
したので、一層構造の簡素化が図れる。
制御回路が、前回のテストで前記不良解析メモリに記憶
させた検出信号を一時的に記憶するラッチ回路と、前記
ラッチ回路の出力と今回のテストで前記論理比較器によ
り検出された検出信号とのオアをとり、そのオア出力を
前記不良解析メモリに記憶させるゲート回路とを備えて
いるメモリ試験装置である。本発明によれば、制御回路
をラッチ回路とゲート回路とを備えた簡単な回路で構成
したので、一層構造の簡素化が図れる。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を説明
する。図１に実施形態によるメモリ試験装置の構成を示
す。
する。図１に実施形態によるメモリ試験装置の構成を示
す。
【００１２】パターン発生器１から試験パターンと期待
値パターンとが出力される。試験パターンは波形生成器
２に与えられ、この波形生成器２で実波形に変換され試
験パターン信号として、ｎビット、たとえば４ビットメ
モリからなる被試験メモリ３に与えられる。試験パター
ンデータにはアドレス信号が付加されおり、そのアドレ
ス信号によって被試験メモリ３がアクセスされて試験パ
ターン信号の書込みと読出しが行なわれる。被試験メモ
リ３から読出されたデータは論理比較器４に与えられ、
この論理比較器４において、パターン発生器１から出力
された期待値パターンと比較される。
値パターンとが出力される。試験パターンは波形生成器
２に与えられ、この波形生成器２で実波形に変換され試
験パターン信号として、ｎビット、たとえば４ビットメ
モリからなる被試験メモリ３に与えられる。試験パター
ンデータにはアドレス信号が付加されおり、そのアドレ
ス信号によって被試験メモリ３がアクセスされて試験パ
ターン信号の書込みと読出しが行なわれる。被試験メモ
リ３から読出されたデータは論理比較器４に与えられ、
この論理比較器４において、パターン発生器１から出力
された期待値パターンと比較される。
【００１３】論理比較器４の出力側に多ビットメモリ、
例えば４つのデータ入出力端子７１…７４を有する４ビ
ットメモリで構成された不良解析メモリ７が設けられ
る。不良解析メモリ７は被試験メモリ３と同等のアドレ
ス空間を有し、被試験メモリ３と同じアドレス信号でア
クセスされる。論理比較器４と不良解析メモリ７との間
に不良解析メモリ７のビットチャネルを制御する制御回
路６が設けられる。この制御回路６はメモリのビット数
に合わせて１〜４チャネルで構成される。各チャネル回
路６１〜６４は、ラッチ出力と検出信号（不良検出信号
／良検出信号）とのオアを取るゲート回路１１と、ゲー
ト回路出力と外部入力信号Ｄinとのいずれかを選択する
マルチプレクサ１２と、マルチプレクサ１２の出力を波
形成形して不良解析メモリ７に書き込むドライバ１３
と、不良解析メモリ７から読み出されたデータを波形成
形するドライバ１４と、ドライバ１４の出力を一時的に
記憶して、前回のテスト結果として前記ゲート回路１１
の一方の入力に加えるラッチ回路１５とから構成され
る。なお、前記ドライバ１４の出力は分岐されて、制御
回路６の外部にＤout 信号として出力されるようになっ
ている。
例えば４つのデータ入出力端子７１…７４を有する４ビ
ットメモリで構成された不良解析メモリ７が設けられ
る。不良解析メモリ７は被試験メモリ３と同等のアドレ
ス空間を有し、被試験メモリ３と同じアドレス信号でア
クセスされる。論理比較器４と不良解析メモリ７との間
に不良解析メモリ７のビットチャネルを制御する制御回
路６が設けられる。この制御回路６はメモリのビット数
に合わせて１〜４チャネルで構成される。各チャネル回
路６１〜６４は、ラッチ出力と検出信号（不良検出信号
／良検出信号）とのオアを取るゲート回路１１と、ゲー
ト回路出力と外部入力信号Ｄinとのいずれかを選択する
マルチプレクサ１２と、マルチプレクサ１２の出力を波
形成形して不良解析メモリ７に書き込むドライバ１３
と、不良解析メモリ７から読み出されたデータを波形成
形するドライバ１４と、ドライバ１４の出力を一時的に
記憶して、前回のテスト結果として前記ゲート回路１１
の一方の入力に加えるラッチ回路１５とから構成され
る。なお、前記ドライバ１４の出力は分岐されて、制御
回路６の外部にＤout 信号として出力されるようになっ
ている。
【００１４】図２は、上述した図１の制御回路６の機能
を説明するタイミングチャートである。ラッチ回路１５
は、メモリアドレスがアクセスされている前半のタイミ
ングで、多ビットメモリからなる不良解析メモリ７から
前回のテスト結果を読み出して、次の読出しタイミング
まで一時的に記憶する。メモリアドレスがアクセスされ
ている後半のタイミングでラッチ出力と今回のテスト結
果のオアを取った結果（検出信号）をメモリ７に書き込
む。
を説明するタイミングチャートである。ラッチ回路１５
は、メモリアドレスがアクセスされている前半のタイミ
ングで、多ビットメモリからなる不良解析メモリ７から
前回のテスト結果を読み出して、次の読出しタイミング
まで一時的に記憶する。メモリアドレスがアクセスされ
ている後半のタイミングでラッチ出力と今回のテスト結
果のオアを取った結果（検出信号）をメモリ７に書き込
む。
【００１５】次に、実施形態の不良解析メモリへの書込
み制御について、従来例と比較した図３を用いて説明す
る。ここでは特定のセルについて、３回の異なるテスト
を重ねて行った結果、テスト１では良検出（Ｐａｓｓ＝
“０”）、テスト２では不良検出（Ｆａｉｌ＝
“１”）、テスト３では良検出（Ｐａｓｓ＝“０”）が
それぞれなされた場合を例示してある。
み制御について、従来例と比較した図３を用いて説明す
る。ここでは特定のセルについて、３回の異なるテスト
を重ねて行った結果、テスト１では良検出（Ｐａｓｓ＝
“０”）、テスト２では不良検出（Ｆａｉｌ＝
“１”）、テスト３では良検出（Ｐａｓｓ＝“０”）が
それぞれなされた場合を例示してある。
【００１６】テスト前にメモリを初期化して全セルを
“０”にする。不良解析メモリとして１ビットメモリを
複数個用いた従来例では、テスト１ではメモリの内容は
そのまま、テスト２では不一致が発生したアドレスに不
良の発生を表わす“１”が書込まれ、テスト３ではメモ
リの内容はそのままとする。これに対して、不良解析メ
モリ７として多ビットメモリを１個用いた実施の形態で
は、テスト１では前回のテスト（初回なのでなし）の結
果に今回のテスト１の結果である“０”を加え、テスト
２ではテスト１の結果に“１”を加え、テスト３ではテ
スト２の結果に“０”を加える。この実施の形態からわ
かるように、いずれのテストにおいても、前回のテスト
結果に今回のテスト結果を加えたものを不良解析メモリ
に書き込むというチャネルに共通の制御方式を採用して
いる。したがって、チャネルの個別設定ができない多ビ
ットメモリを使用しても、良品を不良としたり、不良を
良品とするような解析をするというような不具合はな
い。
“０”にする。不良解析メモリとして１ビットメモリを
複数個用いた従来例では、テスト１ではメモリの内容は
そのまま、テスト２では不一致が発生したアドレスに不
良の発生を表わす“１”が書込まれ、テスト３ではメモ
リの内容はそのままとする。これに対して、不良解析メ
モリ７として多ビットメモリを１個用いた実施の形態で
は、テスト１では前回のテスト（初回なのでなし）の結
果に今回のテスト１の結果である“０”を加え、テスト
２ではテスト１の結果に“１”を加え、テスト３ではテ
スト２の結果に“０”を加える。この実施の形態からわ
かるように、いずれのテストにおいても、前回のテスト
結果に今回のテスト結果を加えたものを不良解析メモリ
に書き込むというチャネルに共通の制御方式を採用して
いる。したがって、チャネルの個別設定ができない多ビ
ットメモリを使用しても、良品を不良としたり、不良を
良品とするような解析をするというような不具合はな
い。
【００１７】なお、試験終了後に不良解析メモリ７を読
出し、“１”が書込まれたアドレスを読出すことによ
り、不良セルの位置を知ることができる。
出し、“１”が書込まれたアドレスを読出すことによ
り、不良セルの位置を知ることができる。
【００１８】上述した実施の形態によれば不良解析メモ
リに多ビットメモリを使用したので、１ビットメモリを
複数個使用するものに比べて、回路を簡素化することが
できる。また、新規に追加される制御回路は、既存のＬ
ＳＩの中に組込むことができるので、簡素化の障害とは
ならない、。
リに多ビットメモリを使用したので、１ビットメモリを
複数個使用するものに比べて、回路を簡素化することが
できる。また、新規に追加される制御回路は、既存のＬ
ＳＩの中に組込むことができるので、簡素化の障害とは
ならない、。
【００１９】また、不良解析メモリに高速アクセス可能
なＳＳＲＡＭ（同期型ＳＲＡＭ）を使用してデータの保
護を図ろうとする場合、ＳＳＲＡＭには多ビットメモリ
しかないので、従来のものでは採用できなかったが、本
発明では採用することができ、高速アクセスが可能なゆ
えに従来のメモリよりさらに少ない数のメモリで構成で
きる。
なＳＳＲＡＭ（同期型ＳＲＡＭ）を使用してデータの保
護を図ろうとする場合、ＳＳＲＡＭには多ビットメモリ
しかないので、従来のものでは採用できなかったが、本
発明では採用することができ、高速アクセスが可能なゆ
えに従来のメモリよりさらに少ない数のメモリで構成で
きる。
【００２０】ここで従来例と本発明とのメモリ必要数を
比較した具体例を説明する。例えば、メモリ試験装置で
１Ｍワードの４チャネルで２００ＭＨｚ動作をねらう場
合において、従来のものでは１Ｍ×１ビット（１５ｎ
ｓ）の１ビットメモリを使用する場合、 インタリーブは４ ４チャネルにするためのメモリは１個単位で増設 以上からメモリは１６個必要となる。
比較した具体例を説明する。例えば、メモリ試験装置で
１Ｍワードの４チャネルで２００ＭＨｚ動作をねらう場
合において、従来のものでは１Ｍ×１ビット（１５ｎ
ｓ）の１ビットメモリを使用する場合、 インタリーブは４ ４チャネルにするためのメモリは１個単位で増設 以上からメモリは１６個必要となる。
【００２１】これに対して、本発明のものでは１Ｍ×４
ビット（１５ｎｓ）の多ビットメモリを使用する場合、 インタリーブは８ ４チャネルにするためのメモリは４個単位で増設 以上からメモリは８個必要となる。これから本発明の方
が構成の簡素化が図れることが明らかである。
ビット（１５ｎｓ）の多ビットメモリを使用する場合、 インタリーブは８ ４チャネルにするためのメモリは４個単位で増設 以上からメモリは８個必要となる。これから本発明の方
が構成の簡素化が図れることが明らかである。
【００２２】
【発明の効果】本発明によれば、制御回路を設けてチャ
ネルを共通設定できるようにしたので、不良解析メモリ
に多ビットメモリを使用することができる。したがっ
て、不良解析メモリとして多数のメモリを用いるものに
比べて、構造の簡素化が図れる。
ネルを共通設定できるようにしたので、不良解析メモリ
に多ビットメモリを使用することができる。したがっ
て、不良解析メモリとして多数のメモリを用いるものに
比べて、構造の簡素化が図れる。
【００２３】また、本発明によれば、制御回路をラッチ
回路とゲート回路からなる簡単な回路で構成したので、
一層構造の簡素化が図れる。
回路とゲート回路からなる簡単な回路で構成したので、
一層構造の簡素化が図れる。
【図１】実施の形態によるメモリ試験装置の構成図であ
る。
る。
【図２】図１の要部のタイミングチャートである。
【図３】実施形態と従来例の不良解析メモリに対する書
込み制御内容の比較説明図である。
込み制御内容の比較説明図である。
【図４】従来例によるメモリ試験装置の構成図である。
３ 被試験メモリ ４ 論理比較器 ６ 制御回路 ７ 不良解析メモリ １１ ゲート回路 １５ ラッチ回路 ７１〜７４ データ入出力端子
Claims (2)
- 【請求項１】実質的にｎ個のデータ入出力端子を持つ被
試験メモリに対して内容の異なるテストを重ねて行うメ
モリ試験装置において、 前記被試験メモリからｎ個のチャネルを介して読み出し
た読出しデータと期待値パターンとを比較して被試験メ
モリの不良セルを検出する論理比較器と、 前記被試験メモリと同一アドレスがアクセスされて上記
論理比較器により検出された不良検出信号を、被試験メ
モリの不良セルの位置情報とともにｎ個のチャネルを介
して記憶するメモリであって、前記被試験メモリに対応
して、複数のデータ入出力端子を持つ多ビットメモリで
構成された不良解析メモリと、 今回のテストで前記論理比較器により不良検出信号が検
出されると、該不良検出信号に前回のテストで検出され
た検出信号を加え、今回のテストで前記論理比較器によ
り良検出信号が検出されると、該良検出信号に前回のテ
ストで検出された検出信号を加え、これらの加えた信号
を前記ｎ個のチャネルを介して前記不良解析メモリを構
成する多ビットメモリに記憶させる制御回路を設けたこ
とを特徴とするメモリ試験装置。 - 【請求項２】前記制御回路が、前回のテストで前記不良
解析メモリに記憶させた検出信号を一時的に記憶するラ
ッチ回路と、前記ラッチ回路の出力と今回のテストで前
記論理比較器により検出された検出信号とのオアをと
り、そのオア出力を前記不良解析メモリに記憶させるゲ
ート回路とを備えている請求項１に記載のメモリ試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11095040A JP2000285698A (ja) | 1999-04-01 | 1999-04-01 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11095040A JP2000285698A (ja) | 1999-04-01 | 1999-04-01 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285698A true JP2000285698A (ja) | 2000-10-13 |
Family
ID=14126971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11095040A Withdrawn JP2000285698A (ja) | 1999-04-01 | 1999-04-01 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000285698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210295939A1 (en) * | 2018-08-08 | 2021-09-23 | Numascale As | A digital circuit testing and analysis module, system and method thereof |
-
1999
- 1999-04-01 JP JP11095040A patent/JP2000285698A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210295939A1 (en) * | 2018-08-08 | 2021-09-23 | Numascale As | A digital circuit testing and analysis module, system and method thereof |
| US11688482B2 (en) * | 2018-08-08 | 2023-06-27 | Numascale As | Digital circuit testing and analysis module, system and method thereof |
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