JPS6039186B2 - 半導体素子 - Google Patents

Description

【発明の詳細な説明】 本発明は論理機能を実現するために論理素子を搭載した
半導体素子の構造に関する。

半導体素子とは基板上にＩＣ類を搭載したもの及びゲー
ト類を搭載したもの（瓜１等）（ＩＣチップ，瓜１チッ
プと呼ばれるもの）の両方を指す。従来技術の論理素子
を搭載した基板の論理構造を第１図に示す。

従来技術は、単に論理機能を実現することだけが考慮さ
れている。第１図で、１０１，１０３は入力端子であり
、これに外部から論理値が与えられ、論理Ａで論理操作
を行い、論理Ｂにその結果を引き渡す。

論理Ｂでは、それを受けとり同様に論理操作を行い出力
端子である２０１，２０２にその結果を出力する。論理
Ａ及び論理Ｂの機能を検査する場合、予め準備された検
査データを１０１，１０２の入力端子に与え、その結果
得られる２０１，２０２の出力端子の値と予め準備され
た期待値とを比較し、良，不良を判定する。

全論理機能を検査するためには、１個の検査データでは
足りないので、複数個の検査データを順次入力端子に与
え以上のことを繰り返す。上記のような従来例において
は第１に次のような問題がある。

第１図において、論理Ａ，論理Ｂが複雑になると入力端
子から検査データを与え、出力端子で実際の値と期待値
とを比較するだけでは、全機能を検査する検査データを
作成することが困難になってきた。すなわち、論理Ａの
あるポイントの“０”縮退形固定故障を検出する検査デ
ータは、そのポイントを“１”にする条件とそのポイン
トの論理値を出力端子まで導く条件の両方を満足する入
力端子の論理値であるが、論理Ａ，論理Ｂが複雑になる
と、これを満足する入力端子の論理値を求めることが困
難となる。これを緩和するため第２図に示すように論理
Ａの出力も出力端子に出し、期待値と比較するポイント
を増加する方法も取られているが、これは、出力端子が
増加するという問題がある。次に第１図の論理構造では
検査する場合、検査データを格納しておく部分と、検査
データを１個ずつ与えるという制御と、出力端子の値と
期待値とを比較する部分を持つテスタが別に必要である
。

従って検査する場合は複雑なテスタが必要になる。本発
明は被検査論理回路に検査データを与えて検査する場合
、実際の動作と期待値とを比較するポイントを増加する
ことにより、検査データの作成を容易にすることを目的
とする。

また、簡単なテスタで検査できるようにすることを目的
とする。論理機能を持つ論理素子搭載基板と同一基板上
に検査データを記憶しておくことと、検査データを与え
た場合の実際の動作と期待値とを比較する論理回路を同
一基板上に置くことが本発明の要点である。

第３図に本発明の実施例を示す。

第３図に於て、制御回路３は記憶素子４に検査データを
書き込み及び読み出しのための制御回路である。

１０１，１０２は、通常の論理機能を働かせるための入
力と、検査データを入力するための両方に使用される。

１０３は、記憶素子のアドレスをカウントするパルスが
入力される。１１０４は記憶素子の読み出し及び書き込
みをコントロール信号線である。

１０５は通常の論理動作及び検査動作をコント。

−ルする信号である。記憶素子４は検査データを記憶し
ておくものである。制御回路５は、論理Ａに与えるデー
タとして、入力端子１０１，１０２のものか、記憶素子
のものかの切り換えを制御することと、記憶素子に記憶
されている期待値を、次の比較回路６で比較できるよう
に準備することである。比較回路６は、被検査回路の任
意のポイント、本例ではＰ，Ｑ，２０１，２０２の論理
値と制御回路５より渡される期待値とを比較し、一致不
一致を出力端子２０３に出力するものである。通常の論
理動作では、１０１，１０２から信号が入り、制御回路
５を通り論理Ａに渡される。

以降は、論理Ａ，論理Ｂで論理操作を行い、その結果を
２０１，２０２に出力する。但し入力端子１０５は通常
の論理動作であるという信号でなければならない。この
信号で制御回路３及び比較回路６は不動作となる。制御
回路５は、記憶素子４の出力ではなく、１０１，１０２
の論理値を選択して出力する。次に検査する場合の動作
を説明する。

１０１，１０２に検査するための入力データまたは期待
値を入力し、１０５を検査動作のコントロール信号、１
０４に書き込み信号を与える。

そこで１０３にアドレスをカウントする信号を与えると
検査入力データまたは期待値は記憶素子に書き込まれる
。これを順次繰り返すことにより、検査入力データ及び
期待値を予め記憶素子に記憶させておく。実際検査する
場合は、１０４に読み出し信号、１０５に検査動作のコ
ントロール信号を入力し、１０３にアドレスをカウント
する信号を入力する。

その結果、記憶素子４より、検査入力データまたは期待
値が読み出され、制御回路５に渡される。制御回路５は
、検査入力データであれば論理Ａに、期待値であれば比
較回路６に渡せるように準備し１テストシーケンス単位
に論理Ａ及び比較回路に与える。比較回路６では、各ポ
イントごとに期待値と実際の動作の論理値とを比較し「
不一致であれば、２０３ピン不一致の信号を出力する。
なお、上記の説明においては簡単のため出力はＰ，Ｑ，
２０１，２０２の各２本しか番号を付していないが、一
般にこれらはもっと多い数であり、全体のピン数は第２
図に示した例に比べて少ないものとなっている。

また、論理ブロックは実施例では２つに分割できるが、
これ以上に分割できる論理をもった基板でも同様に任意
の論理ブロックの出力を試験することができる。以上の
ような本発明によれば任意のポイントで期待値と実際の
論理値を比較できるので、論理機能の検査データが作成
しやすくなり、かつこれが少ないピン数で実現できる。

また、検査データ及び比較回路を内蔵しているので、簡
単な制御信号により検査できる。

【図面の簡単な説明】

第１図、第２図は、従来技術の論理構造を示す図、第３
図は本発明の実施例を示す図である。 亀；論理Ａ、１０１〜１０５；入力端子、２；論理Ｂ、
２０１〜２０３：出力端子、３：制御回路、４：記憶素
子、５：制御回路、６：比較回路。ナー図 才２図 才３図

Claims (1)

【特許請求の範囲】
1. １ 複数の論理素子を含む論理回路と、試験データを貯
   蔵しこれを該論理回路に与える手段と、その出力を期待
   値と比較する手段とが同一の基板上に搭載され、かつ前
   記出力は前記論理回路の少なくとも１つの中間点からの
   出力を含むことを特徴とする半導体素子。