JPH0926460A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH0926460A JPH0926460A JP7177197A JP17719795A JPH0926460A JP H0926460 A JPH0926460 A JP H0926460A JP 7177197 A JP7177197 A JP 7177197A JP 17719795 A JP17719795 A JP 17719795A JP H0926460 A JPH0926460 A JP H0926460A
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Abstract
(57)【要約】
【課題】 不良解析を高速で行なうことができる半導体
試験装置を提供する。 【解決手段】 アドレス入力切換回路２は、パターン発
生器３１から出力されたアドレスを２つのメモリＭ１，
Ｍ２のうちの一方のメモリに与えるとともに、アドレス
発生器１から出力されたアドレスを他方のメモリに与え
る。不良データ入力切換回路３は、比較器３５から出力
された不良ビットデータを一方のメモリに与える。した
がって、一方のメモリへの不良ビットデータの書込と、
他方のメモリからの不良ビットデータの読出とをパラレ
ルに行なうことができる。
試験装置を提供する。 【解決手段】 アドレス入力切換回路２は、パターン発
生器３１から出力されたアドレスを２つのメモリＭ１，
Ｍ２のうちの一方のメモリに与えるとともに、アドレス
発生器１から出力されたアドレスを他方のメモリに与え
る。不良データ入力切換回路３は、比較器３５から出力
された不良ビットデータを一方のメモリに与える。した
がって、一方のメモリへの不良ビットデータの書込と、
他方のメモリからの不良ビットデータの読出とをパラレ
ルに行なうことができる。
Description
【０００１】
【発明の属する技術分野】この発明の半導体試験装置に
関し、特に、複数の半導体記憶装置を連続的に試験する
ための半導体試験装置に関する。
関し、特に、複数の半導体記憶装置を連続的に試験する
ための半導体試験装置に関する。
【０００２】
【従来の技術】図６は従来の半導体試験装置（以後、テ
スタと記述する）を示すブロック図である。テスト実施
時において、パターン発生器３１から出力されたテスト
パターン（アドレス、入力データ）はドライバ３２を介
してウェハ３３上の測定チップ（たとえばＤＲＡＭ）Ｄ
ＵＴに与えられる。チップＤＵＴの出力データはコンパ
レータ３４によって「Ｈ」レベルであるか「Ｌ」レベル
であるか判定され、その判定結果が比較器３５の一方入
力ノードに与えられる。
スタと記述する）を示すブロック図である。テスト実施
時において、パターン発生器３１から出力されたテスト
パターン（アドレス、入力データ）はドライバ３２を介
してウェハ３３上の測定チップ（たとえばＤＲＡＭ）Ｄ
ＵＴに与えられる。チップＤＵＴの出力データはコンパ
レータ３４によって「Ｈ」レベルであるか「Ｌ」レベル
であるか判定され、その判定結果が比較器３５の一方入
力ノードに与えられる。
【０００３】これと並行して、パターン発生器３１から
チップＤＵＴの出力データの期待値が比較器３５の他方
入力ノードに与えられる。比較器３５は、その期待値と
コンパレータ３４の出力と比較し、その比較結果に基づ
いてそのアドレスのデータがパス（正常）であるかフェ
イル（不良）であるかを判定する。比較器３５は、たと
えばパスの場合は「Ｌ」レベルの信号を出力し、フェイ
ルの場合は「Ｈ」レベルの信号を出力する。比較器３５
の出力は不良ビットデータと呼ばれる。
チップＤＵＴの出力データの期待値が比較器３５の他方
入力ノードに与えられる。比較器３５は、その期待値と
コンパレータ３４の出力と比較し、その比較結果に基づ
いてそのアドレスのデータがパス（正常）であるかフェ
イル（不良）であるかを判定する。比較器３５は、たと
えばパスの場合は「Ｌ」レベルの信号を出力し、フェイ
ルの場合は「Ｈ」レベルの信号を出力する。比較器３５
の出力は不良ビットデータと呼ばれる。
【０００４】また、テスタは、比較器３５から出力され
る不良ビットデータを選択的に記憶するための不良解析
メモリ３６を備えている。不良解析メモリ３６は、複数
（図では２つ）のメモリボードＢ１，Ｂ２を含む。２つ
のメモリボードＢ１，Ｂ２は、それぞれ、比較器３５か
ら出力された不良ビットデータを取込むメモリＭ１，Ｍ
２と、不良になったときの条件（たとえば、「Ｈ」レベ
ルのデータを期待したときに不良になった、「Ｌ」レベ
ルのデータを期待したときに不良になった、あるいはそ
の両方など）により不良ビットデータをメモリＭ１，Ｍ
２に取込むか否かを選択するセレクタＳ１１，Ｓ１２
と、メモリＭ１，Ｍ２に取込まれた不良ビットデータに
応じて比較器３５のパスフェイル判定をマスクするかど
うかを選択するセレクタＳ２１，Ｓ２２などから構成さ
れている。セレクタＳ２１，Ｓ２２の出力はＮＯＲゲー
ト３７に与えられ、ＮＯＲゲート３７の出力は比較器３
５のマスクデータ入力ノードに与えられる。２つのメモ
リボードＢ１，Ｂ２は、測定するチップＤＵＴの容量ま
たは取込む条件に応じて１つに統合してまたは分割して
使用される。
る不良ビットデータを選択的に記憶するための不良解析
メモリ３６を備えている。不良解析メモリ３６は、複数
（図では２つ）のメモリボードＢ１，Ｂ２を含む。２つ
のメモリボードＢ１，Ｂ２は、それぞれ、比較器３５か
ら出力された不良ビットデータを取込むメモリＭ１，Ｍ
２と、不良になったときの条件（たとえば、「Ｈ」レベ
ルのデータを期待したときに不良になった、「Ｌ」レベ
ルのデータを期待したときに不良になった、あるいはそ
の両方など）により不良ビットデータをメモリＭ１，Ｍ
２に取込むか否かを選択するセレクタＳ１１，Ｓ１２
と、メモリＭ１，Ｍ２に取込まれた不良ビットデータに
応じて比較器３５のパスフェイル判定をマスクするかど
うかを選択するセレクタＳ２１，Ｓ２２などから構成さ
れている。セレクタＳ２１，Ｓ２２の出力はＮＯＲゲー
ト３７に与えられ、ＮＯＲゲート３７の出力は比較器３
５のマスクデータ入力ノードに与えられる。２つのメモ
リボードＢ１，Ｂ２は、測定するチップＤＵＴの容量ま
たは取込む条件に応じて１つに統合してまたは分割して
使用される。
【０００５】次に、図６で示したテスタの動作について
説明する。テスト実施時にパターン発生器３１から出力
されたアドレスは測定チップＤＵＴに与えられると同時
に不良解析メモリ３６にも与えられ、比較器３５から出
力された不良ビットデータが書込まれる。このとき不良
ビットデータが書込まれるメモリＭ１，Ｍ２のアドレス
はチップＤＵＴに与えられたアドレスと同一になってい
る。
説明する。テスト実施時にパターン発生器３１から出力
されたアドレスは測定チップＤＵＴに与えられると同時
に不良解析メモリ３６にも与えられ、比較器３５から出
力された不良ビットデータが書込まれる。このとき不良
ビットデータが書込まれるメモリＭ１，Ｍ２のアドレス
はチップＤＵＴに与えられたアドレスと同一になってい
る。
【０００６】テスト終了後不良解析メモリ３６のメモリ
Ｍ１，Ｍ２から不良ビットデータが読出されデータ処理
部３８に与えられる。データ処理部３８は、不良ビット
データを処理して各チップＤＵＴのどのアドレスで不良
になったか、不良ビットデータ数がいくらだったかなど
の情報を求め記憶する。
Ｍ１，Ｍ２から不良ビットデータが読出されデータ処理
部３８に与えられる。データ処理部３８は、不良ビット
データを処理して各チップＤＵＴのどのアドレスで不良
になったか、不良ビットデータ数がいくらだったかなど
の情報を求め記憶する。
【０００７】図７は、図６のテスタを用いてウェハ３３
上の各チップＤＵＴについて不良ビット数をカウントす
るウェハテストを実施した場合のテストシーケンスを示
す図である。チップＤＵＴ１をテストすると同時に不良
ビットデータを不良解析メモリ３６に取込み、テスト終
了後に不良ビットデータを読出し、不良ビット数をカウ
ントする。そして、不良ビット数のカウントの完了後、
次のチップＤＵＴ２のテストを開始する。このシーケン
スがウェハ３３上のすべてのチップＤＵＴがテストされ
るまで繰返される。
上の各チップＤＵＴについて不良ビット数をカウントす
るウェハテストを実施した場合のテストシーケンスを示
す図である。チップＤＵＴ１をテストすると同時に不良
ビットデータを不良解析メモリ３６に取込み、テスト終
了後に不良ビットデータを読出し、不良ビット数をカウ
ントする。そして、不良ビット数のカウントの完了後、
次のチップＤＵＴ２のテストを開始する。このシーケン
スがウェハ３３上のすべてのチップＤＵＴがテストされ
るまで繰返される。
【０００８】
【発明が解決しようとする課題】しかし、従来のテスタ
では、チップＤＵＴのテスト（不良ビットデータの取
込）と解析（不良ビットデータの読出）とをシリアルに
しか行なうことができなかったので、チップＤＵＴのテ
ストおよび解析を合わせた不良解析に多大な時間を要す
るという問題点があった。
では、チップＤＵＴのテスト（不良ビットデータの取
込）と解析（不良ビットデータの読出）とをシリアルに
しか行なうことができなかったので、チップＤＵＴのテ
ストおよび解析を合わせた不良解析に多大な時間を要す
るという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたものであり、その目的とするところは不
良解析を高速で行なうことが可能な半導体試験装置を提
供することにある。
ためになされたものであり、その目的とするところは不
良解析を高速で行なうことが可能な半導体試験装置を提
供することにある。
【００１０】
【課題を解決するための手段】この発明の半導体試験装
置は、複数の半導体記憶装置を連続的に試験するための
半導体試験装置であって、各半導体記憶装置の各アドレ
スのデータが正常であるか不良であるかを判定し、正常
であることに応じて第１の信号を出力し、不良であるこ
とに応じて第２の信号を出力する判定手段、それぞれが
各半導体記憶装置についての前記判定手段の判定結果を
記憶するための複数の記憶手段、各半導体記憶装置につ
いて試験が終了するごとに前回選択した記憶手段と異な
る記憶手段を前記複数の記憶手段から選択する選択手
段、前記選択手段によって選択された記憶手段に前記判
定手段の出力信号を書込むための第１のアドレス信号を
出力する第１のアドレス発生手段、および前記選択手段
によって前回選択された記憶手段から前記判定手段の出
力信号を読出すための第２のアドレス信号を出力する第
２のアドレス発生手段を備えたことを特徴としている。
置は、複数の半導体記憶装置を連続的に試験するための
半導体試験装置であって、各半導体記憶装置の各アドレ
スのデータが正常であるか不良であるかを判定し、正常
であることに応じて第１の信号を出力し、不良であるこ
とに応じて第２の信号を出力する判定手段、それぞれが
各半導体記憶装置についての前記判定手段の判定結果を
記憶するための複数の記憶手段、各半導体記憶装置につ
いて試験が終了するごとに前回選択した記憶手段と異な
る記憶手段を前記複数の記憶手段から選択する選択手
段、前記選択手段によって選択された記憶手段に前記判
定手段の出力信号を書込むための第１のアドレス信号を
出力する第１のアドレス発生手段、および前記選択手段
によって前回選択された記憶手段から前記判定手段の出
力信号を読出すための第２のアドレス信号を出力する第
２のアドレス発生手段を備えたことを特徴としている。
【００１１】また、前記選択手段は、前記判定手段の出
力端を前記選択した記憶手段に切換えるための第１の切
換手段、前記第１のアドレス発生手段の出力端を前記選
択した記憶手段に切換えるための第２の切換手段、およ
び前記第２のアドレス発生手段の出力端を前記前回選択
した記憶手段に切換えるための第３の切換手段を含むこ
ととしてもよい。
力端を前記選択した記憶手段に切換えるための第１の切
換手段、前記第１のアドレス発生手段の出力端を前記選
択した記憶手段に切換えるための第２の切換手段、およ
び前記第２のアドレス発生手段の出力端を前記前回選択
した記憶手段に切換えるための第３の切換手段を含むこ
ととしてもよい。
【００１２】この発明の半導体試験装置にあっては、各
半導体記憶装置について試験が終了するごとに前回と異
なる記憶手段が選択され、その記憶手段への判定結果の
書込と前回選択された記憶手段からの判定結果の読出と
がパラレルに行なわれる。したがって、記憶手段への判
定結果の書込の終了後にその記憶手段からの判定結果の
読出が行なわれていた従来に比べ、不良解析時間が短縮
化される。
半導体記憶装置について試験が終了するごとに前回と異
なる記憶手段が選択され、その記憶手段への判定結果の
書込と前回選択された記憶手段からの判定結果の読出と
がパラレルに行なわれる。したがって、記憶手段への判
定結果の書込の終了後にその記憶手段からの判定結果の
読出が行なわれていた従来に比べ、不良解析時間が短縮
化される。
【００１３】また、選択手段は、判定手段の出力端を選
択した記憶手段に切換えるための第１の切換手段と、第
１のアドレス発生手段の出力端を選択した記憶手段に切
換えるための第２の切換手段と、第２のアドレス発生手
段の出力端を前回選択した記憶手段に切換えるための第
３の切換手段とを含むこととすれば、選択手段を容易に
構成できる。
択した記憶手段に切換えるための第１の切換手段と、第
１のアドレス発生手段の出力端を選択した記憶手段に切
換えるための第２の切換手段と、第２のアドレス発生手
段の出力端を前回選択した記憶手段に切換えるための第
３の切換手段とを含むこととすれば、選択手段を容易に
構成できる。
【００１４】
【発明の実施の形態】図１はこの発明の一実施例による
テスタの構成を示すブロック図である。図１を参照し
て、このテスタが図６で示した従来のテスタと異なる点
は、アドレス発生器１、アドレス入力切換回路２および
不良データ入力切換回路３が新たに設けられている点で
ある。アドレス入力切換回路２、不良データ入力切換回
路３およびメモリボードＢ１，Ｂ２は、不良解析メモリ
４を構成する。
テスタの構成を示すブロック図である。図１を参照し
て、このテスタが図６で示した従来のテスタと異なる点
は、アドレス発生器１、アドレス入力切換回路２および
不良データ入力切換回路３が新たに設けられている点で
ある。アドレス入力切換回路２、不良データ入力切換回
路３およびメモリボードＢ１，Ｂ２は、不良解析メモリ
４を構成する。
【００１５】アドレス発生器１は、不良解析メモリ４の
不良ビットデータの読出時にアドレス入力切換回路２を
介してメモリＭ１，Ｍ２に読出用のアドレスを与える。
なお、アドレス発生器１は、簡単な構成のアドレスカウ
ンタでよい。また、最近のテスタには２つのパターン発
生器３１を備えているものがあるので、そのうちのいず
れか一方をアドレス発生器１として用いてもよい。
不良ビットデータの読出時にアドレス入力切換回路２を
介してメモリＭ１，Ｍ２に読出用のアドレスを与える。
なお、アドレス発生器１は、簡単な構成のアドレスカウ
ンタでよい。また、最近のテスタには２つのパターン発
生器３１を備えているものがあるので、そのうちのいず
れか一方をアドレス発生器１として用いてもよい。
【００１６】アドレス入力切換回路２は、２つの切換ス
イッチＳＷ１，ＳＷ２および制御部２ａを含む。切換ス
イッチＳＷ１は、パターン発生器３１から出力されるア
ドレスとアドレス発生器１から出力されるアドレスのう
ちのいずれか一方のアドレスをメモリボードＢ１のメモ
リＭ１に与える。切換スイッチＳＷ２は、パターン発生
器３１から出力されるアドレスとアドレス発生器１から
出力されるアドレスのうちのいずれか一方のアドレスを
メモリボードＢ２のメモリＭ２に与える。制御部２ａ
は、テスタ内部信号に応答して２つのスイッチＳＷ１，
ＳＷ２の各々の切換を行なう。テスタ内部信号は、テス
ト終了信号、パターン発生器動作終了信号、プログラム
終了信号などテスト（不良ビットデータ取込動作）の終
了を示す信号であれば何でもよい。
イッチＳＷ１，ＳＷ２および制御部２ａを含む。切換ス
イッチＳＷ１は、パターン発生器３１から出力されるア
ドレスとアドレス発生器１から出力されるアドレスのう
ちのいずれか一方のアドレスをメモリボードＢ１のメモ
リＭ１に与える。切換スイッチＳＷ２は、パターン発生
器３１から出力されるアドレスとアドレス発生器１から
出力されるアドレスのうちのいずれか一方のアドレスを
メモリボードＢ２のメモリＭ２に与える。制御部２ａ
は、テスタ内部信号に応答して２つのスイッチＳＷ１，
ＳＷ２の各々の切換を行なう。テスタ内部信号は、テス
ト終了信号、パターン発生器動作終了信号、プログラム
終了信号などテスト（不良ビットデータ取込動作）の終
了を示す信号であれば何でもよい。
【００１７】不良データ入力切換回路３は、２つのスイ
ッチＳＷ３，ＳＷ４および制御部３ａを含む。スイッチ
ＳＷ３，ＳＷ４は、それぞれ比較器３５の出力端とセレ
クタＳ１１，Ｓ１２の間に接続される。制御部３ａは、
上述のテスタ内部信号に応答して２つのスイッチＳＷ
３，ＳＷ４の各々を導通状態または非導通状態にする。
ッチＳＷ３，ＳＷ４および制御部３ａを含む。スイッチ
ＳＷ３，ＳＷ４は、それぞれ比較器３５の出力端とセレ
クタＳ１１，Ｓ１２の間に接続される。制御部３ａは、
上述のテスタ内部信号に応答して２つのスイッチＳＷ
３，ＳＷ４の各々を導通状態または非導通状態にする。
【００１８】次に、図１で示したテスタの動作について
説明する。ここではウェハテスト時において不良ビット
数をカウントする場合を例に取って説明する。不良解析
メモリ４は２枚のメモリボードＢ１，Ｂ２で構成され、
テストの順番が奇数番目のチップＤＵＴの不良ビットデ
ータはメモリボードＢ１のメモリＭ１に取込まれ、偶数
番目のチップＤＵＴの不良ビットデータはメモリボード
Ｂ２のメモリＭ２に取込まれるものとする。
説明する。ここではウェハテスト時において不良ビット
数をカウントする場合を例に取って説明する。不良解析
メモリ４は２枚のメモリボードＢ１，Ｂ２で構成され、
テストの順番が奇数番目のチップＤＵＴの不良ビットデ
ータはメモリボードＢ１のメモリＭ１に取込まれ、偶数
番目のチップＤＵＴの不良ビットデータはメモリボード
Ｂ２のメモリＭ２に取込まれるものとする。
【００１９】まずウェハテスト開始前に、図２に示すよ
うに、パターン発生器３１から出力されたアドレスがメ
モリボードＢ１のメモリＭ１に入力され、アドレス発生
器１から出力されたアドレスがメモリボードＢ２のメモ
リＭ２に入力されるようにアドレス入力切換回路２のス
イッチＳＷ１，ＳＷ２が設定される。また、比較器３５
から出力された不良ビットデータがセレクタＳ１１を介
してメモリＭ１に入力されるように不良データ入力切換
回路３のスイッチＳＷ３，ＳＷ４が設定される。
うに、パターン発生器３１から出力されたアドレスがメ
モリボードＢ１のメモリＭ１に入力され、アドレス発生
器１から出力されたアドレスがメモリボードＢ２のメモ
リＭ２に入力されるようにアドレス入力切換回路２のス
イッチＳＷ１，ＳＷ２が設定される。また、比較器３５
から出力された不良ビットデータがセレクタＳ１１を介
してメモリＭ１に入力されるように不良データ入力切換
回路３のスイッチＳＷ３，ＳＷ４が設定される。
【００２０】この状態で第１番目のチップＤＵＴ１がテ
ストされ、その不良ビットデータがメモリボードＢ１の
メモリＭ１に書込まれる。
ストされ、その不良ビットデータがメモリボードＢ１の
メモリＭ１に書込まれる。
【００２１】チップＤＵＴ１のテスト終了後、図３に示
すように、テスタ内部信号に応答して、パターン発生器
３１から出力されたアドレスがメモリボードＢ２のメモ
リＭ２に入力され、アドレス発生器１から出力されたア
ドレスがメモリボードＢ１のメモリＭ１に入力されるよ
うにアドレス入力切換回路２のスイッチＳＷ１，ＳＷ２
が切換わる。また、テスタ内部信号に応答して、比較器
３５から出力された不良ビットデータがセレクタＳ１２
を介してメモリＭ２に入力されるように不良データ入力
切換回路３のスイッチＳＷ３，ＳＷ４が切換わる。
すように、テスタ内部信号に応答して、パターン発生器
３１から出力されたアドレスがメモリボードＢ２のメモ
リＭ２に入力され、アドレス発生器１から出力されたア
ドレスがメモリボードＢ１のメモリＭ１に入力されるよ
うにアドレス入力切換回路２のスイッチＳＷ１，ＳＷ２
が切換わる。また、テスタ内部信号に応答して、比較器
３５から出力された不良ビットデータがセレクタＳ１２
を介してメモリＭ２に入力されるように不良データ入力
切換回路３のスイッチＳＷ３，ＳＷ４が切換わる。
【００２２】続いて、第２番目のチップＤＵＴ２のテス
トが実施され、パターン発生器３１からのアドレスがチ
ップＤＵＴ２とメモリボードＢ２のメモリＭ２に与えら
れ、そのメモリＭ２にチップＤＵＴ２の不良ビットデー
タが書込まれる。それと同時にテスト開始信号（図示せ
ず）を受けてアドレス発生器１からのアドレスがメモリ
ボードＢ１のメモリＭ１に与えられ、そのメモリＭ１か
らチップＤＵＴ１の不良ビットデータが読出される。デ
ータ処理部３８は、その不良数をカウントし、カウント
数を内蔵の変数レジスタなどに保存する。
トが実施され、パターン発生器３１からのアドレスがチ
ップＤＵＴ２とメモリボードＢ２のメモリＭ２に与えら
れ、そのメモリＭ２にチップＤＵＴ２の不良ビットデー
タが書込まれる。それと同時にテスト開始信号（図示せ
ず）を受けてアドレス発生器１からのアドレスがメモリ
ボードＢ１のメモリＭ１に与えられ、そのメモリＭ１か
らチップＤＵＴ１の不良ビットデータが読出される。デ
ータ処理部３８は、その不良数をカウントし、カウント
数を内蔵の変数レジスタなどに保存する。
【００２３】図４は、この実施例のテスタを用いてウェ
ハテストを実施した場合のテストシーケンスを示す図で
ある。チップＤＵＴ１をテストすると同時に不良ビット
データをメモリボードＢ１のメモリＭ１に取込む。テス
ト終了後、引続きチップＤＵＴ２のテストが開始され
る。それと同時にメモリボードＢ１のメモリＭ１からチ
ップＤＵＴ１の不良ビットデータが読出され、データ処
理部３８に入力される。データ処理部３８は、そのデー
タから不良ビット数をカウントし、内蔵の変数レジスタ
などに保存する。このシーケンスがウェハ３３上のすべ
てのチップＤＵＴがテストされるまで繰返される。
ハテストを実施した場合のテストシーケンスを示す図で
ある。チップＤＵＴ１をテストすると同時に不良ビット
データをメモリボードＢ１のメモリＭ１に取込む。テス
ト終了後、引続きチップＤＵＴ２のテストが開始され
る。それと同時にメモリボードＢ１のメモリＭ１からチ
ップＤＵＴ１の不良ビットデータが読出され、データ処
理部３８に入力される。データ処理部３８は、そのデー
タから不良ビット数をカウントし、内蔵の変数レジスタ
などに保存する。このシーケンスがウェハ３３上のすべ
てのチップＤＵＴがテストされるまで繰返される。
【００２４】この実施例では、２つのメモリＭ１，Ｍ２
のうちの一方に比較器３５から出力された不良ビットデ
ータを書込むと同時に、２つのメモリＭ１，Ｍ２のうち
の他方から前回にテストしたチップＤＵＴの不良ビット
データを読出すことができる。したがって、チップＤＵ
Ｔのテストと解析をパラレルに行なうことができ、チッ
プＤＵＴのテストと解析をシリアルに行なっていた従来
に比べ、不良解析時間が短縮される。
のうちの一方に比較器３５から出力された不良ビットデ
ータを書込むと同時に、２つのメモリＭ１，Ｍ２のうち
の他方から前回にテストしたチップＤＵＴの不良ビット
データを読出すことができる。したがって、チップＤＵ
Ｔのテストと解析をパラレルに行なうことができ、チッ
プＤＵＴのテストと解析をシリアルに行なっていた従来
に比べ、不良解析時間が短縮される。
【００２５】なお、この実施例では、２枚のメモリボー
ドＢ１，Ｂ２が別々に動作する例を示したが、たとえば
測定チップＤＵＴの容量が大きい場合には２枚のメモリ
ボードＢ１，Ｂ２のメモリＭ１，Ｍ２を統合して一度に
使用してもよい。
ドＢ１，Ｂ２が別々に動作する例を示したが、たとえば
測定チップＤＵＴの容量が大きい場合には２枚のメモリ
ボードＢ１，Ｂ２のメモリＭ１，Ｍ２を統合して一度に
使用してもよい。
【００２６】このときは図５に示すように、パターン発
生器３１から出力されたアドレスがメモリボードＢ１，
Ｂ２のメモリＭ１，Ｍ２に入力するようにアドレス入力
切換回路２のスイッチＳＷ１，ＳＷ２が設定され、比較
器３５から出力された不良ビットデータがメモリボード
Ｂ１，Ｂ２のメモリＭ１，Ｍ２に入力されるように不良
データ切換回路３のスイッチＳＷ３，ＳＷ４が設定さ
れ、テスタ内部信号によるスイッチＳＷ１〜ＳＷ４の切
換は行なわれない。
生器３１から出力されたアドレスがメモリボードＢ１，
Ｂ２のメモリＭ１，Ｍ２に入力するようにアドレス入力
切換回路２のスイッチＳＷ１，ＳＷ２が設定され、比較
器３５から出力された不良ビットデータがメモリボード
Ｂ１，Ｂ２のメモリＭ１，Ｍ２に入力されるように不良
データ切換回路３のスイッチＳＷ３，ＳＷ４が設定さ
れ、テスタ内部信号によるスイッチＳＷ１〜ＳＷ４の切
換は行なわれない。
【００２７】また、この実施例では、不良解析メモリ４
が２枚のメモリボードＢ１，Ｂ２を含む例を示したが、
不良解析メモリ４は３枚以上のメモリボードで使用され
ていてもよい。
が２枚のメモリボードＢ１，Ｂ２を含む例を示したが、
不良解析メモリ４は３枚以上のメモリボードで使用され
ていてもよい。
【００２８】
【発明の効果】以上のように、この発明の半導体試験装
置にあっては、各半導体記憶装置について試験が終了す
るごとに前回と異なる記憶手段が選択され、その記憶手
段への判定結果の書込と前回選択した記憶手段からの判
定結果の読出とがパラレルに行なわれる。したがって、
記憶手段への判定結果の書込の終了後にその記憶手段か
らの判定結果の読出が行なわれていた従来に比べ、不良
解析時間が短縮化される。
置にあっては、各半導体記憶装置について試験が終了す
るごとに前回と異なる記憶手段が選択され、その記憶手
段への判定結果の書込と前回選択した記憶手段からの判
定結果の読出とがパラレルに行なわれる。したがって、
記憶手段への判定結果の書込の終了後にその記憶手段か
らの判定結果の読出が行なわれていた従来に比べ、不良
解析時間が短縮化される。
【００２９】また、選択手段は、選択手段の出力端を選
択した記憶手段に切換えるための第１の切換手段と、第
１のアドレス発生手段の出力端を選択した記憶手段に切
換えるための第２の切換手段と、第２のアドレス発生手
段の出力端を前回選択した記憶手段に切換えるための第
３の切換手段とを含むこととすれば、選択手段を容易に
構成できる。
択した記憶手段に切換えるための第１の切換手段と、第
１のアドレス発生手段の出力端を選択した記憶手段に切
換えるための第２の切換手段と、第２のアドレス発生手
段の出力端を前回選択した記憶手段に切換えるための第
３の切換手段とを含むこととすれば、選択手段を容易に
構成できる。
【図１】 この発明の一実施例によるテスタの構成を示
すブロック図である。
すブロック図である。
【図２】 図１に示したテスタの動作を説明するための
ブロック図である。
ブロック図である。
【図３】 図１に示したテスタの他の動作を説明するた
めのブロック図である。
めのブロック図である。
【図４】 図１に示したテスタのテストシーケンスを示
す図である。
す図である。
【図５】 図１に示したテスタの改良例を説明するため
のブロック図である。
のブロック図である。
【図６】 従来のテスタの構成を示すブロック図であ
る。
る。
【図７】 図６に示したテスタのテストシーケンスを示
す図である。
す図である。
１ アドレス発生器、２ アドレス入力切換回路、２
ａ，３ａ 制御部、３不良データ入力切換回路、４，３
６ 不良解析メモリ、３１ パターン発生器、３２ ド
ライバ、３３ ウェハ、３４ コンパレータ、３５ 比
較器、３７ ＮＯＲゲート、３８ データ処理部、ＤＵ
Ｔ 測定チップ、Ｂ１，Ｂ２ メモリボード、Ｍ１，Ｍ
２ メモリ、Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２ セレク
タ、ＳＷ１〜ＳＷ４ スイッチ。
ａ，３ａ 制御部、３不良データ入力切換回路、４，３
６ 不良解析メモリ、３１ パターン発生器、３２ ド
ライバ、３３ ウェハ、３４ コンパレータ、３５ 比
較器、３７ ＮＯＲゲート、３８ データ処理部、ＤＵ
Ｔ 測定チップ、Ｂ１，Ｂ２ メモリボード、Ｍ１，Ｍ
２ メモリ、Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２ セレク
タ、ＳＷ１〜ＳＷ４ スイッチ。
Claims (2)
- 【請求項１】 複数の半導体記憶装置を連続的に試験す
るための半導体試験装置であって、 各半導体記憶装置の各アドレスのデータが正常であるか
不良であるかを判定し、正常であることに応じて第１の
信号を出力し、不良であることに応じて第２の信号を出
力する判定手段、 それぞれが各半導体記憶装置についての前記判定手段の
判定結果を記憶するための複数の記憶手段、 各半導体記憶装置について試験が終了するごとに前回選
択した記憶手段と異なる記憶手段を前記複数の記憶手段
から選択する選択手段、 前記選択手段によって選択された記憶手段に前記判定手
段の出力信号を書込むための第１のアドレス信号を出力
する第１のアドレス発生手段、および前記選択手段によ
って前回選択された記憶手段から前記判定手段の出力信
号を読出すための第２のアドレス信号を出力する第２の
アドレス発生手段を備える、半導体試験装置。 - 【請求項２】 前記選択手段は、 前記判定手段の出力端を前記選択した記憶手段に切換え
るための第１の切換手段、 前記第１のアドレス発生手段の出力端を前記選択した記
憶手段に切換えるための第２の切換手段、および前記第
２のアドレス発生手段の出力端を前記前回選択した記憶
手段に切換えるための第３の切換手段を含む、請求項１
に記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7177197A JPH0926460A (ja) | 1995-07-13 | 1995-07-13 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7177197A JPH0926460A (ja) | 1995-07-13 | 1995-07-13 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0926460A true JPH0926460A (ja) | 1997-01-28 |
Family
ID=16026883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7177197A Withdrawn JPH0926460A (ja) | 1995-07-13 | 1995-07-13 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0926460A (ja) |
-
1995
- 1995-07-13 JP JP7177197A patent/JPH0926460A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |