JP2578076Y2 - Ｉｃ試験装置の不良データ取込み装置 - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】この考案はＩＣ試験装置により被
試験ＩＣ素子の出力を期待値と論理比較し、不一致が発
生すると、その時の不良解析に必要な不良データを不良
解析メモリに書き込む不良データ取込み装置、特に複数
のＩＣ素子を同時に試験する場合の不良データ取込み装
置に関する。

【０００２】

【従来の技術】図３Ａに従来の不良データ取込み装置を
示す。ＩＣ試験装置１１により被試験ＩＣ（メモリＩ
Ｃ，論理ＩＣなど）素子１２の出力と期待値とを論理比
較器１３で論理比較し、１つでも不一致が検出される
と、フェイル信号として制御回路１４へ供給され、制御
回路１４は、その被試験ＩＣの各ピンの情報、つまりメ
モリ素子の場合はアドレスおよび読取りデータ、論理素
子の場合は入力データおよび出力データなどの不良解析
に必要な不良データを不良解析メモリ１５に書き込む。

【０００３】例えば図３Ｂに示すように各試験サイクル
ごとに、各ピンの情報がＡ，Ｂ，Ｃ，…と発生し、フェ
イル信号が発生すると、制御回路１４から書込み指令を
不良解析メモリ１５に与え、その時の各ピンの情報Ｂが
不良データとして不良解析メモリ１５に書き込まれる。
不良解析メモリ１５には図３Ｃに示すようにフェイル信
号の発生ごとに、その時の不良データがＢ，Ｅ…と書き
込まれる。

【０００４】２５６個のピンをもつＩＣ素子を試験でき
るＩＣ試験装置において、１２８ピンのＩＣ素子を試験
する場合は、２個のＩＣ素子を同時に試験してＩＣ素子
１個当たりの試験時間を短くすることが行われている。
この場合、不良データの取込みは図４に示すようにされ
る。被試験ＩＣ素子１２ａは試験ステーション１６中の
１〜１２８ピンを利用し、被試験ＩＣ素子１２ｂは試験
ステーション１６中の１２９〜２５６ピンを利用して同
時に試験され、被試験ＩＣ素子１２ａ，１２ｂの各出力
は期待値と論理比較器１３ａ，１３ｂでそれぞれ論理比
較される。論理比較器１３ａ，１３ｂの各ピンの何れか
について不一致が検出され、フェイル信号が出力される
と、これは制御回路１４に入力され、制御回路１４はそ
の時の１〜２５６ピンのすべての情報を不良データとし
て不良解析メモリ１５に書き込む。図４Ｂに示すように
不良解析メモリ１５の各アドレスにおける２５６ビット
のデータは、１〜１２８ビットが被試験ＩＣ素子１２ａ
に対するものであり、１２９〜２５６ビットが被試験Ｉ
Ｃ素子１２ｂに対するものである。

【０００５】この不良解析メモリ１５中の各アドレスに
ついての２５６ビットのデータだけを見て被試験ＩＣ素
子１２ａ，１２ｂの何れからフェイル信号が発生したた
めに取り込まれたデータであるかを判断することはソフ
トウエアが非常に複雑なものとなる。従って、被試験Ｉ
Ｃ素子１２ａ，１２ｂの各不良データを簡単に区別する
ためには図５に示すように、論理比較器１３ａからフェ
イル信号が発生すると、制御回路１４ａの制御により１
〜１２８ピンの情報、つまり被試験ＩＣ素子１２ａにつ
いての不良データを不良解析メモリ１５ａに書込み、論
理比較器１３ｂからフェイル信号が発生すると、制御回
路１４ｂの制御により、１２９〜２５６ピンの情報、つ
まり、被試験ＩＣ素子１２ｂについての不良データを不
良解析メモリ１５ｂに書き込むようにされる。この場合
はハードウエア規模が著しく大きくなる問題が生じる。

【０００６】試験ステーションを複数備えて更に多くの
ＩＣ素子を同時に試験してＩＣ素子１個当たりの試験時
間を更に短くするＩＣ試験装置がある。この場合に、ハ
ードウエア規模を小さくして、不良データを取り込むに
は例えば図６に示すようになる。つまり、２５６ピンの
試験ステーション１６ａは１２８ピンの被試験ＩＣ素子
１２ａ，１２ｂが搭載され、論理比較器１３ａ，１３ｂ
でそれぞれ期待値と論理比較され、２５６ピンの試験ス
テーション１６ｂに１２８ピンの被試験ＩＣ素子１２
ｃ，１２ｄが搭載され、論理比較器１３ｃ，１３ｄでそ
れぞれ期待値と論理比較され、論理比較器１３ａ〜１３
ｂからすべてのフェイル信号が論理和されて制御回路１
４へ供給され、ステーション１６ａについての全ピン情
報とステーション１６ｂについての全ピン情報とがオア
回路１７で論理和がとられ、制御回路１４は、フェイル
信号が入力されるごとにオア回路１７から２５６ビット
の情報を不良データとして不良解析メモリ１５に書き込
む。

【０００７】

【考案が解決しようとする課題】図６に示した構成で
は、不良解析メモリ１５の各アドレスの不良データが何
れの被試験ＩＣ素子からのフェイル信号かの区別ができ
ず、図４Ａに示したものと同様の問題が生じる。また両
ステーション１６ａ，１６ｂの全ピン情報が論理和され
ているため、正しい不良データが得られない。これらの
問題を解決するには、図５に示したように各被試験ＩＣ
素子ごとに不良解析メモリおよびその制御回路を用意す
る必要があり、ハードウエア規模が著しく大となる。な
お、複数のＩＣ素子の同時試験は、良品か不良品かを試
験するだけの場合はＩＣ素子１個当たりの試験時間を短
くできるが、その不良品について不良解析をしようとす
ると上述した問題が生じる。

【０００８】

【課題を解決するための手段】請求項１の考案によれ
ば、同時に試験するＩＣ素子の１つを指定する選択レジ
スタが設けられ、その選択レジスタの出力により、指定
された被試験ＩＣ素子について発生した論理比較の不一
致を選出して、フェイル信号として制御回路へ供給され
る。

【０００９】請求項２の考案によれば、請求項１の考案
に対し、更に選択レジスタの出力により、指定された被
試験ＩＣ素子が搭載された試験ステーションの不良デー
タを選択して不良解析メモリへ供給するようにされる。

【００１０】

【実施例】図１に請求項２の考案の実施例を示し、図３
〜図６と対応する部分に同一符号を付けてある。２５６
ピンの２つの試験ステーション１６ａ，１６ｂが設けら
れ、各試験ステーション１６ａ，１６ｂで１２８ピンの
各２つの被試験ＩＣ素子１２ａ，１２ｂと１２ｃ，１２
ｄを同時に試験する場合を例としている。被試験ＩＣ素
子１２ａ，１２ｂの各出力は論理比較器１３ａで期待値
とビットごとに論理比較され、その結果がビットごとに
並列に端子１８ａを通じて不一致選択手段１９へ供給さ
れる。同様に被試験ＩＣ素子１２ｃ，１２ｄの各出力は
論理比較器１３ｂで期待値とビットごとに論理比較さ
れ、その結果が並列に端子１８ｂを通じて不一致選択手
段１９へ供給される。

【００１１】同時に試験される複数の被試験ＩＣ素子１
２ａ〜１２ｄの何れか１つを指定する選択レジスタ２１
が設けられる。この例では１つの試験ステーションで６
４ピンのＩＣ素子を４個同時に試験することもできるよ
うにされているため、選択レジスタ２１には試験ステー
ション１６ａの４つのＩＣ素子の１つを指定するための
４つのビット２１₁ 〜２１₄ と、試験ステーション１６
ｂの４つのＩＣ素子の１つを指定するための４つのビッ
ト２１₅ 〜２１₈ があり、これら８ビットの１つが指定
により“１”とされ、他は“０”とされる。この選択レ
ジスタ２１の出力は不一致選択手段１９へ出力される。

【００１２】複数のＩＣ素子を同時に試験する同時試験
モード状態か否かが同時試験条件レジスタ２２のモード
ビット２２₁ に設定され、同時試験における被試験ＩＣ
素子のピン数（ピンサイズ）を示すビット２２₂ ，２２
₃ ，２２₄ がレジスタ２２に設けられ、ピン数が６４の
時はビット２２₂ が、ピン数が１２８の時はビット２２
₃ が、ピン数が２５６の時はビット２２₄ がそれぞれ
“１”とされる。また同時試験モードの時はビット２２
₁ が“１”とされる。レジスタ２２の各ビットも不一致
選出手段１９へ供給される。不一致選出手段１９には試
験ステーション１６ａ，１６ｂについて、試験に利用し
ているか否かをそれぞれ示すステーション選択信号２３
ａ，２３ｂも入力されている。

【００１３】不一致選出手段１９は、少なくとも選択レ
ジスタ２１の出力が供給され、そのレジスタ２１により
指定された被試験ＩＣ素子について不一致信号が出力さ
れると、その不一致信号をフェイル信号として制御回路
１４へ供給する。選択レジスタ２１中のビット２１₁ 〜
２１₄ の出力の論理和がオア回路２４でとられ、ビット
２１₅ 〜２１₈ の出力の論理和がオア回路２５でとられ
る。オア回路２４，２５の出力およびステーション選択
信号２３ａ，２３ｂがマルチプレクサ２６へ供給され、
マルチプレクサ２６はモードビット２２₁ の出力により
制御され、同時試験モードでビット２２₁ が“１”の時
は、オア回路２４，２５の各出力がそれぞれゲート制御
信号２７ａ，２７ｂとして出力され、同時試験モードで
はなく、ビット２２₁ が“０”の時はステーション選択
信号２３ａ，２３ｂがそれぞれゲート制御信号２７ａ，
２７ｂとして出力される。

【００１４】ゲート制御信号２７ａでゲート２８ａが開
閉制御され、ゲート２８ａには試験ステーション１６ａ
についての全ピン情報（２５６ピン）が供給され、ゲー
ト制御信号２７ｂでゲート２８ｂが開閉制御され、ゲー
ト２８ｂには試験ステーション１６についての全ピン情
報が供給される。ゲート２８ａ，２８ｂの出力はオアゲ
ート２９を通じて不良解析メモリ１５へ供給される。従
って同時試験モードでは選択レジスタ２１に指定された
被試験ＩＣ素子が属する試験ステーションについての全
ピン情報が不良解析メモリ１５へ供給されることにな
る。

【００１５】例えば、同時試験モードにおいて、被試験
ＩＣ素子１２ｂを指定して、選択レジスタ２１中のビッ
ト２１₂ を“１”とすると、ゲート２８ａが開らかれた
状態となり、また不一致選択手段１９では、被試験ＩＣ
素子１２ｂについての論理比較結果に不一致が発生する
ごとにフェイル信号が制御回路１４へ供給され、その時
の試験ステーション１６ａ側の全ピン情報が不良データ
として不良解析メモリ１５に書き込まれる。つまり、不
良解析メモリ１５に記憶されているものは指定した被試
験ＩＣ素子１２ｂについての不良データのみであり、そ
の解析を容易に行うことができる。実際には不良解析メ
モリ１５の各アドレスについて１〜１２８ビットのデー
タは被試験ＩＣ素子１６ａについての全ピン情報である
が、不良解析の際はこれらは無視する。

【００１６】次に不一致選出手段１９の具体例を図２を
参照して説明する。試験ステーション１６ａのピン１〜
６４と対応する論理比較不一致信号Ｆ₁ 〜Ｆ₆₄がオア回
路３１₁ に供給され、ピン６５〜１２８，１２９〜１９
２，１９３〜２５６とそれぞれ対応する論理比較不一致
信号Ｆ₆₅〜Ｆ₁₂₈ ，Ｆ₁₂₉ 〜Ｆ₁₉₂ ，Ｆ₁₉₃ 〜Ｆ₂₅₆が
それぞれオア回路３１₂ ，３１₃ ，３１₄ へ供給され
る。試験ステーション１６ｂのピン１〜６４と対応する
論理比較不一致信号Ｆ₁ 〜Ｆ₆₄がオア回路３１₅へ供給
され、ピン６５〜１２８，１２９〜１９２，１９３〜２
５６とそれぞれ対応する論理比較不一致信号Ｆ₆₅〜Ｆ
₁₂₈ ，Ｆ₁₂₉ 〜Ｆ₁₉₂ ，Ｆ₁₉₃ 〜Ｆ₂₅₆ がそれぞれオア
回路３１₆ ，３１₇ ，３１₈ へ供給される。同時試験モ
ードを示すビット２２₁ の出力がゲート３２へ供給され
る。

【００１７】試験ステーション１６ａが試験されている
と、ステーション選択信号２３ａによりゲート３３₁ 〜
３３₄ が開かれ、これをオア回路３１₁ 〜３１₄ をそれ
ぞれ通じた不一致信号が通過する。６４ピンのＩＣ素子
を試験する場合は、ゲート３２の非反転出力と６４ピン
サイズを示すビット２２₂ の出力との論理積がアンド回
路３４で生じ、そのアンド回路３４の出力でゲート３５
₁ 〜３５₄ が開かれ、ゲート３５₁ 〜３５₄ をゲート３
３₁ 〜３３₄ の各出力がそれぞれ通過する。ゲート３５
₁ ，３５₂ はそれぞれオア回路３６，３７を通じてゲー
ト３８₁ ，３８₂ へ供給され、ゲート３８₁ 〜３８₄ は
ＩＣ素子の指定を設定するビット２１₁〜２１₄ がそれ
ぞれ与えられているから、ゲート３８₁ 〜３８₄ のう
ち、ＩＣ指定ビット２１₁ 〜２１₄ により指定された被
試験ＩＣ素子についての不一致信号がゲート３５₁ 〜３
５₄ よりそれぞれゲート３６₁ 〜３８₄ の何れかを通過
し、その通過出力がオア回路３９よりフェイル信号とし
て出力される。

【００１８】ゲート３３₁ ，３３₂ の各出力はオア回路
４１を通じてゲート４２へ供給され、ゲート３３₃ ，３
３₄ の各出力はオア回路４３を通じてゲート４４へ供給
される。ゲート４２，４４の出力はそれぞれオア回路３
６，３７へ供給される。被試験ＩＣ素子のピンサイズが
１２８の場合は、それを示す条件ビット２２₃ の出力と
ゲート３２の非反転出力との論理積がアンド回路４５で
とられ、その出力でゲート４２，４４が開かれる。従っ
て、不一致信号Ｆ₁ 〜Ｆ₁₂₈ ，Ｆ₁₂₉ 〜Ｆ₂₅₆がそれぞ
れゲート４２，４４を通り、ゲート３８₁ ，３８₂ にそ
れぞれ達する指定ビット２１₁ ，２１₂ の何れかにより
指定されたＩＣ素子１２ａ，１２ｂと対応する不一致信
号がゲート３８₁ ，３８₂ の何れかを通じ、更にオア回
路３９を通じてフェイル信号として出力される。

【００１９】オア回路４１，４３の各出力はオア回路４
６を通じてゲート４７へ供給されている。ゲート３２の
非反転出力と２５６ピンのサイズ設定ビット２２₄ の出
力との論理積がアンド回路４８でとられ、そのアンド回
路４８の出力でゲート４７が開かれ、ステーション１６
ａが試験中は、不一致信号Ｆ₁ 〜Ｆ₂₅₆ がゲート４７を
通じ、更にゲート３８₁ を通じてオア回路３９からフェ
イル信号として出力される。

【００２０】このようにして試験ステーション１６ａの
被試験ＩＣ素子を指定した場合は、ビットサイズを示す
ビット２２₂ ，２２₃ ，２２₄ とＩＣ素子指定ビット２
１₁〜２１₄ とをゲートとオア回路とからなる回路４９
により、指定したＩＣ素子について生じた不一致信号の
みがフェイル信号として取り出される。同様にして試験
ステーション１６ｂのＩＣ素子を指定した場合は、ビッ
トサイズを示すビット２２₂ ，２２₃ ，２２₄ とＩＣ素
子指定ビット２１₅ 〜２１₈ とを、回路４９と同様な回
路５１に入力して、試験ステーション１６ｂについての
不一致信号Ｆ₁〜Ｆ₂₅₆ 中の指定したＩＣ素子について
生じたもののみがフェイル信号としてオア回路３９から
出力される。

【００２１】試験ステーション１６ａ，１６ｂの一方の
みを利用して試験を行う場合は、同時試験モードを示す
ビット２２₁ が“０”とされ、試験ステーション１６
ａ，１６ｂの試験に利用しているものについて発生した
不一致信号はオア回路５２を通じ、更にゲート５３を通
じ、オア回路３９からフェイル信号として出力される。
また図１について述べたように、ステーション選択信号
２３ａ，２３ｂがゲート２８ａ，２８ｂへそれぞれ供給
されるから、試験に利用されているステーションについ
ての全ビット情報が不良解析メモリ１５へ供給される。

【００２２】上述において、試験ステーションの数は２
個に限らない。１個の場合は、例えば図２でオア回路３
１₁ 〜３１₄ の各出力とＩＣ素子指定ビット２１₁ 〜２
１₄との論理積をそれぞれとってオア回路３９へ供給す
ればよい。また同時試験するＩＣ素子の数も上記例に限
られない。

【００２３】

【考案の効果】以上述べたように、この考案によれば同
時試験を行う場合に、同時に試験されるＩＣ素子の１つ
を指定し、指定したＩＣ素子について不一致信号が発生
した時に、そのＩＣ素子について全ピン情報を不良デー
タとして不良解析メモリに取り込むため、その取り込ん
だ不良データの解析の際に、対象外のデータを分離する
ための複雑なソフトウエアを必要としなく、解析時間も
短くなる。また同時試験のＩＣ素子ごとに各別に不良デ
ータを取り込む部分を設ける場合と比較してハードウエ
アの規模が著しく小さくて済む。

【００２４】同一種類のＩＣ素子を同時試験するため、
１つのＩＣ素子を指定して一連の試験を行った後、不良
解析を行うと、その結果（不良内容）によっては、他の
ＩＣ素子について指定して再び一連の試験を行い、不良
データの取込みを行う必要はない。しかし、不良解析の
結果によっては、他のＩＣ素子を指定して再び試験を行
って不良データの取込みを行う。

【図面の簡単な説明】

【図１】この考案の実施例を示すブロック図。

【図２】図１中の不一致選択手段１９の具体例を示す論
理回路図。

【図３】Ａは従来の不良データ取込み装置を示すブロッ
ク図、Ｂはその動作の説明図、Ｃは不良解析メモリの記
憶状態を示す図である。

【図４】Ａは同時試験における従来の不良データ取込み
装置を示すブロック図、Ｂはその不良解析メモリの記憶
状態を示す図である。

【図５】同時試験における従来の不良データ取込み装置
の他のものを示すブロック図。

【図６】複数の試験ステーションを利用する同時試験に
おける従来の不良データ取込み装置を示すブロック図。

Claims (2)

(57)【実用新案登録請求の範囲】
1. 【請求項１】 複数の被試験ＩＣ素子を同時に試験する
   ことを可能とされたＩＣ試験装置により被試験ＩＣ素子
   の出力を期待値と論理比較し、不一致が発生すると、そ
   のことがフェイル信号として制御回路に入力され、その
   制御回路はフェイル信号が入力されると、不良解析に必
   要な不良データを不良解析メモリに書き込むようにされ
   たＩＣ試験装置の不良データ取込み装置において、 同時に試験されるＩＣ素子の１つを指定する選択レジス
   タと、 その選択レジスタの出力により、指定された被試験ＩＣ
   素子について発生した論理比較の不一致を選出して、上
   記フェイル信号として上記制御回路へ供給する不一致選
   択手段と、 を設けたことを特徴とするＩＣ試験装置の不良データ取
   込み装置。
2. 【請求項２】 上記選択レジスタの出力により、指定さ
   れた被試験ＩＣ素子が搭載された試験ステーションの不
   良データを選択して上記不良解析メモリへ供給する不良
   データ選択手段を含むことを特徴とする請求項１記載の
   ＩＣ試験装置の不良データ取込み装置。