JP3000739B2 - 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 - Google Patents
縦型ｍｏｓ電界効果トランジスタおよびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【産業上の利用分野】本発明は縦型ＭＯＳ電界効果トラ
ンジスタ（ＦＥＴ）およびその製造方法に関する。
ンジスタ（ＦＥＴ）およびその製造方法に関する。
【０００２】
【従来の技術】従来、縦型ＭＯＳＦＥＴは、図３（ａ）
に示すように、Ｎ+ 型シリコン基板１表面にＮ- 型エピ
タキシャル層２を形成し、Ｎ- 型エピタキシャル層２の
表面に熱酸化により約６００〜１０００ｎｍの膜厚のシ
リコン酸化膜１７を形成し、フォトリソグラフィ技術に
より素子部Ａを形成しない領域を開口し、イオン注入，
熱処理によりＰ型ウェル５を形成し、Ｐ型ウェル５の表
面に熱酸化により約４００〜６００ｎｍの膜厚のシリコ
ン酸化膜１８を形成する。その後、図３（ｂ）に示すよ
うに、フォトリソグラフィ技術により、シリコン酸化膜
１８の一部，およびシリコン酸化膜１７を除去し、熱酸
化により周辺部Ｂの周辺，および素子部Ａ表面にゲート
酸化膜７ａを形成する。このときシリコン酸化膜１８も
膜厚が増加し、フィールド酸化膜６ａとなる。次に、図
３（ｃ）に示すように、全面に約６００ｎｍの多結晶シ
リコン膜８を堆積し、これをパターニングし、パターニ
ングされた多結晶シリコン膜８をマスクにした６〜１４
×１０13ｃｍ-2のボロンのイオン注入，熱処理により、
Ｐ型ベース領域９を形成する。続いて、図３（ｄ）に示
すように、多結晶シリコン膜８をマスクにしたイオン注
入，フォトレジスト膜をマスクにしたイオン注入，およ
び熱処理により、Ｎ+ 型ソース領域１０，Ｐ+ 型バック
ゲート領域１１を形成する。その後、層間絶縁膜１２の
堆積，開口を行ない、ソース電極１３，ゲート電極１
４，ドレイン電極１５を形成する。
に示すように、Ｎ+ 型シリコン基板１表面にＮ- 型エピ
タキシャル層２を形成し、Ｎ- 型エピタキシャル層２の
表面に熱酸化により約６００〜１０００ｎｍの膜厚のシ
リコン酸化膜１７を形成し、フォトリソグラフィ技術に
より素子部Ａを形成しない領域を開口し、イオン注入，
熱処理によりＰ型ウェル５を形成し、Ｐ型ウェル５の表
面に熱酸化により約４００〜６００ｎｍの膜厚のシリコ
ン酸化膜１８を形成する。その後、図３（ｂ）に示すよ
うに、フォトリソグラフィ技術により、シリコン酸化膜
１８の一部，およびシリコン酸化膜１７を除去し、熱酸
化により周辺部Ｂの周辺，および素子部Ａ表面にゲート
酸化膜７ａを形成する。このときシリコン酸化膜１８も
膜厚が増加し、フィールド酸化膜６ａとなる。次に、図
３（ｃ）に示すように、全面に約６００ｎｍの多結晶シ
リコン膜８を堆積し、これをパターニングし、パターニ
ングされた多結晶シリコン膜８をマスクにした６〜１４
×１０13ｃｍ-2のボロンのイオン注入，熱処理により、
Ｐ型ベース領域９を形成する。続いて、図３（ｄ）に示
すように、多結晶シリコン膜８をマスクにしたイオン注
入，フォトレジスト膜をマスクにしたイオン注入，およ
び熱処理により、Ｎ+ 型ソース領域１０，Ｐ+ 型バック
ゲート領域１１を形成する。その後、層間絶縁膜１２の
堆積，開口を行ない、ソース電極１３，ゲート電極１
４，ドレイン電極１５を形成する。
【０００３】
【発明が解決しようとする課題】従来の縦型ＭＯＳＦＥ
Ｔは上述のような製造方法を採用していたため、それに
より得られた従来の縦型ＭＯＳＦＥＴは図４，もしくは
図５に示したような構造になっていた。これらの構造を
採用する理由は、ゲート酸化膜がＰ型ウェル５の端部に
まで延在させることにより、２つのベース領域９の間を
同電位にするためである。
Ｔは上述のような製造方法を採用していたため、それに
より得られた従来の縦型ＭＯＳＦＥＴは図４，もしくは
図５に示したような構造になっていた。これらの構造を
採用する理由は、ゲート酸化膜がＰ型ウェル５の端部に
まで延在させることにより、２つのベース領域９の間を
同電位にするためである。
【０００４】図４，図５のどちらの構造となるかは、Ｐ
型ウェル５のイオン注入に用いるフォトレジスト膜とゲ
ート酸化膜形成領域を開口するためのエッチングに用い
るフォトレジスト膜との位置関係により決定される。
型ウェル５のイオン注入に用いるフォトレジスト膜とゲ
ート酸化膜形成領域を開口するためのエッチングに用い
るフォトレジスト膜との位置関係により決定される。
【０００５】図４に示した構造は、Ｐ型ウェル用の開口
部（Ｐ型ウェル用のフォトレジスト膜における開口部）
とゲート酸化膜用の開口部（ゲート酸化膜用のフォトレ
ジスト膜における開口部）との間に重複が無い場合に形
成される。この構造では、フィールド酸化膜６ａと、フ
ィールド酸化膜６ｂと、ゲート酸化膜７ｂ（ゲート酸化
膜７ａに内包された位置に形成さる）と、を有してい
る。ゲート酸化膜用の開口エッチングの際に、マスクと
して用いるフォトレジスト膜がシリコン酸化膜１７上の
一部を覆っている。ゲート酸化膜７ｂの形成のための熱
酸化において、シリコン酸化膜１７が再酸化されてフィ
ールド酸化膜６ｂとなる。フィールド酸化膜６ｂが存在
すると、ゲート酸化膜７ｂとの段差が大きくなり、多結
晶シリコン膜８のカバレッジ形状が悪くなり、ゲート電
極１４の抵抗値が高い値にばらつくことになる。
部（Ｐ型ウェル用のフォトレジスト膜における開口部）
とゲート酸化膜用の開口部（ゲート酸化膜用のフォトレ
ジスト膜における開口部）との間に重複が無い場合に形
成される。この構造では、フィールド酸化膜６ａと、フ
ィールド酸化膜６ｂと、ゲート酸化膜７ｂ（ゲート酸化
膜７ａに内包された位置に形成さる）と、を有してい
る。ゲート酸化膜用の開口エッチングの際に、マスクと
して用いるフォトレジスト膜がシリコン酸化膜１７上の
一部を覆っている。ゲート酸化膜７ｂの形成のための熱
酸化において、シリコン酸化膜１７が再酸化されてフィ
ールド酸化膜６ｂとなる。フィールド酸化膜６ｂが存在
すると、ゲート酸化膜７ｂとの段差が大きくなり、多結
晶シリコン膜８のカバレッジ形状が悪くなり、ゲート電
極１４の抵抗値が高い値にばらつくことになる。
【０００６】図５に示した構造（図３（ｂ）に示した構
造と同じ）は、Ｐ型ウェル用の開口部（Ｐ型ウェル用の
フォトレジスト膜における開口部）とゲート酸化膜用の
開口部（ゲート酸化膜用のフォトレジスト膜における開
口部）との間に重複が有る場合に形成される。この場合
には、ゲート酸化膜用の開口エッチングの際に、マスク
として用いるフォトレジスト膜がシリコン酸化膜１７上
に存在しない。このため、フィールド酸化膜６ｂの形成
は無く、多結晶シリコン膜８のカバレッジ形状に係わる
問題は生じない。しかしながらこの場合には、結晶欠陥
多発領域Ｃが形成される。領域Ｃでは、Ｐ型ウェル５の
形成の際のイオン注入，熱処理により結晶欠陥が多数発
生する。このような領域にゲート酸化膜７ａが形成さる
と、ゲート酸化膜７ａ自体の欠陥密度が高くなり、ゲー
ト・ショートの起りやすいゲート酸化膜になる。
造と同じ）は、Ｐ型ウェル用の開口部（Ｐ型ウェル用の
フォトレジスト膜における開口部）とゲート酸化膜用の
開口部（ゲート酸化膜用のフォトレジスト膜における開
口部）との間に重複が有る場合に形成される。この場合
には、ゲート酸化膜用の開口エッチングの際に、マスク
として用いるフォトレジスト膜がシリコン酸化膜１７上
に存在しない。このため、フィールド酸化膜６ｂの形成
は無く、多結晶シリコン膜８のカバレッジ形状に係わる
問題は生じない。しかしながらこの場合には、結晶欠陥
多発領域Ｃが形成される。領域Ｃでは、Ｐ型ウェル５の
形成の際のイオン注入，熱処理により結晶欠陥が多数発
生する。このような領域にゲート酸化膜７ａが形成さる
と、ゲート酸化膜７ａ自体の欠陥密度が高くなり、ゲー
ト・ショートの起りやすいゲート酸化膜になる。
【０００７】
【課題を解決するための手段】本発明の縦型ＭＯＳＦＥ
Ｔは、一導電型シリコン層の表面に形成されたゲート酸
化膜を含む素子部を有し、一導電型シリコン層の表面に
形成された逆導電型ウェルを含む周辺部を有する縦型２
重拡散型ＭＯＳ電界効果トランジスタにおいて、素子部
表面に自己整合的に設けられたゲート酸化膜と、逆導電
型ウェル表面に自己整合的に設けられたフィールド酸化
膜と、を有している。
Ｔは、一導電型シリコン層の表面に形成されたゲート酸
化膜を含む素子部を有し、一導電型シリコン層の表面に
形成された逆導電型ウェルを含む周辺部を有する縦型２
重拡散型ＭＯＳ電界効果トランジスタにおいて、素子部
表面に自己整合的に設けられたゲート酸化膜と、逆導電
型ウェル表面に自己整合的に設けられたフィールド酸化
膜と、を有している。
【０００８】また、本発明の縦型ＭＯＳＦＥＴの製造方
法は、一導電型シリコン層の表面に形成されたゲート酸
化膜を含む素子部を有し、一導電型シリコン層の表面に
形成された逆導電型ウェルを含む周辺部を有する縦型２
重拡散型ＭＯＳ電界効果トランジスタの製造方法におい
て、一導電型シリコン層表面に熱酸化によりシリコン酸
化膜を形成し、全面にシリコン窒化膜を形成し、素子部
形成領域を覆うフォトレジスト膜を形成し、フォトレジ
スト膜をマスクにしてシリコン窒化膜をエッチングする
工程と、イオン注入により逆導電型の不純物を導入し、
フォトレジスト膜を除去し、熱処理により逆導電型ウェ
ルを形成する工程と、シリコン窒化膜をマスクにした選
択酸化法によりウェルの表面にフィールド酸化膜を形成
する工程と、シリコン窒化膜，およびシリコン酸化膜を
除去し、素子部形成領域の表面に熱酸化によるゲート酸
化膜を形成する工程と、を有している。
法は、一導電型シリコン層の表面に形成されたゲート酸
化膜を含む素子部を有し、一導電型シリコン層の表面に
形成された逆導電型ウェルを含む周辺部を有する縦型２
重拡散型ＭＯＳ電界効果トランジスタの製造方法におい
て、一導電型シリコン層表面に熱酸化によりシリコン酸
化膜を形成し、全面にシリコン窒化膜を形成し、素子部
形成領域を覆うフォトレジスト膜を形成し、フォトレジ
スト膜をマスクにしてシリコン窒化膜をエッチングする
工程と、イオン注入により逆導電型の不純物を導入し、
フォトレジスト膜を除去し、熱処理により逆導電型ウェ
ルを形成する工程と、シリコン窒化膜をマスクにした選
択酸化法によりウェルの表面にフィールド酸化膜を形成
する工程と、シリコン窒化膜，およびシリコン酸化膜を
除去し、素子部形成領域の表面に熱酸化によるゲート酸
化膜を形成する工程と、を有している。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を製造方法に沿って説
明するための工程順の縦断面図である。
る。図１は本発明の第１の実施例を製造方法に沿って説
明するための工程順の縦断面図である。
【００１０】まず、Ｎ+ 型シリコン基板１表面にＮ- 型
エピタキシャル層２を形成し、Ｎ- 型エピタキシャル層
２の表面に熱酸化により約２０〜１００ｎｍの膜厚のシ
リコン酸化膜３（パッド酸化膜）を形成する。次に、全
面にＬＰＣＶＤ法により膜厚約５０〜２００ｎｍのシリ
コン窒化膜４を形成する。続いて、素子部Ａ，および素
子部Ａに隣接した周辺部Ｂ周辺領域を覆うフォトレジス
ト膜（図示せず）を形成し、このフォトレジスト膜をマ
スクにしてシリコン窒化膜４をエッチングする。このフ
ォトレジスト膜をマスクにして４〜１２×１０13ｃｍ-2
のボロンのイオン注入を行ない、フォトレジスト膜を除
去した後、１２００℃で１〜３時間，もしくは１１４０
℃で２〜６時間程度の熱処理を行ない、Ｐ型ウェル５を
形成する〔図１（ａ）〕。
エピタキシャル層２を形成し、Ｎ- 型エピタキシャル層
２の表面に熱酸化により約２０〜１００ｎｍの膜厚のシ
リコン酸化膜３（パッド酸化膜）を形成する。次に、全
面にＬＰＣＶＤ法により膜厚約５０〜２００ｎｍのシリ
コン窒化膜４を形成する。続いて、素子部Ａ，および素
子部Ａに隣接した周辺部Ｂ周辺領域を覆うフォトレジス
ト膜（図示せず）を形成し、このフォトレジスト膜をマ
スクにしてシリコン窒化膜４をエッチングする。このフ
ォトレジスト膜をマスクにして４〜１２×１０13ｃｍ-2
のボロンのイオン注入を行ない、フォトレジスト膜を除
去した後、１２００℃で１〜３時間，もしくは１１４０
℃で２〜６時間程度の熱処理を行ない、Ｐ型ウェル５を
形成する〔図１（ａ）〕。
【００１１】次に、シリコン窒化膜４をマスクにした選
択酸化により、膜厚約４００〜１０００ｎｍのフィール
ド酸化膜６をＰ型ウェル５表面にこれに自己整合的に形
成する〔図１（ｂ）〕。このため、従来のようにフィー
ルド酸化膜の形状（図４参照）に起因する多結晶シリコ
ン膜の形状不良，ゲート電極の抵抗値の高い値でのばら
つき等は生じないことになる。
択酸化により、膜厚約４００〜１０００ｎｍのフィール
ド酸化膜６をＰ型ウェル５表面にこれに自己整合的に形
成する〔図１（ｂ）〕。このため、従来のようにフィー
ルド酸化膜の形状（図４参照）に起因する多結晶シリコ
ン膜の形状不良，ゲート電極の抵抗値の高い値でのばら
つき等は生じないことになる。
【００１２】次に、シリコン窒化膜４，シリコン酸化膜
３を順次エッチング除去し、熱酸化によりゲート酸化膜
７を形成する。ゲート酸化膜７とＰ型ウェル５との重複
部は形成されず、したがって結晶欠陥多発領域Ｃ（図５
参照）直上にはゲート酸化膜７が形成されないことにな
る。
３を順次エッチング除去し、熱酸化によりゲート酸化膜
７を形成する。ゲート酸化膜７とＰ型ウェル５との重複
部は形成されず、したがって結晶欠陥多発領域Ｃ（図５
参照）直上にはゲート酸化膜７が形成されないことにな
る。
【００１３】続いて、全面に約６００ｎｍの多結晶シリ
コン膜８を堆積し、これをパターニングし、パターニン
グされた多結晶シリコン膜８をマスクにした６〜１４×
１０13ｃｍ-2のボロンのイオン注入を行ない、１２００
℃で１〜３時間，もしくは１１４０℃で２〜６時間程度
の熱処理により、Ｐ型ベース領域９を形成する〔図１
（ｃ）〕。Ｐ型ベース領域９の形成に際しても、Ｐ型ウ
ェル５の形成時と同様に、結晶欠陥が発生する。しかし
ながら従来の製造方法と異なり、ゲート酸化膜７は既に
形成されており、領域Ｃにゲート酸化膜を形成すること
にはならない。また、チャネル領域となる部分のＰ型ベ
ース領域９は、直接イオン注入されず（イオン注入の際
には多結晶シリコン膜８でマスクされている）、熱処理
による拡散により形成されるため、直接イオン注入に晒
される部分のＰ型ベース領域９に比較して、結晶欠陥の
発生量は微少となる。
コン膜８を堆積し、これをパターニングし、パターニン
グされた多結晶シリコン膜８をマスクにした６〜１４×
１０13ｃｍ-2のボロンのイオン注入を行ない、１２００
℃で１〜３時間，もしくは１１４０℃で２〜６時間程度
の熱処理により、Ｐ型ベース領域９を形成する〔図１
（ｃ）〕。Ｐ型ベース領域９の形成に際しても、Ｐ型ウ
ェル５の形成時と同様に、結晶欠陥が発生する。しかし
ながら従来の製造方法と異なり、ゲート酸化膜７は既に
形成されており、領域Ｃにゲート酸化膜を形成すること
にはならない。また、チャネル領域となる部分のＰ型ベ
ース領域９は、直接イオン注入されず（イオン注入の際
には多結晶シリコン膜８でマスクされている）、熱処理
による拡散により形成されるため、直接イオン注入に晒
される部分のＰ型ベース領域９に比較して、結晶欠陥の
発生量は微少となる。
【００１４】次に、多結晶シリコン膜８をマスクにした
イオン注入，フォトレジスト膜をマスクにしたイオン注
入，および熱処理により、Ｎ+ 型ソース領域１０，Ｐ+
型バックゲート領域１１を形成する。その後、表面に膜
厚５００〜１０００ｎｍの層間絶縁膜１２の堆積，開口
を行ない、表面に膜厚１〜３μｍのアルミ膜を堆積して
これをパターニングし、ソース電極１３，ゲート電極１
４を形成する。ソース電極１３はＮ+ 型ソース領域１
０，Ｐ+ 型バックゲート領域１１に接続し、ゲート電極
１４は多結晶シリコン膜８に接続する。同様に、裏面に
ドレイン電極１５を形成する〔図１（ｄ）〕。
イオン注入，フォトレジスト膜をマスクにしたイオン注
入，および熱処理により、Ｎ+ 型ソース領域１０，Ｐ+
型バックゲート領域１１を形成する。その後、表面に膜
厚５００〜１０００ｎｍの層間絶縁膜１２の堆積，開口
を行ない、表面に膜厚１〜３μｍのアルミ膜を堆積して
これをパターニングし、ソース電極１３，ゲート電極１
４を形成する。ソース電極１３はＮ+ 型ソース領域１
０，Ｐ+ 型バックゲート領域１１に接続し、ゲート電極
１４は多結晶シリコン膜８に接続する。同様に、裏面に
ドレイン電極１５を形成する〔図１（ｄ）〕。
【００１５】図２は本発明の第２の実施例を説明するた
めの主要部分の縦断面図である。本実施例では、第１の
実施例と同様に、Ｎ+ 型シリコン基板１表面にＮ- 型エ
ピタキシャル層２を形成し、Ｎ- 型エピタキシャル層２
の表面にシリコン酸化膜３，シリコン窒化膜４を形成す
る。次に、素子部Ａ，および素子部Ａに隣接した周辺部
Ｂ周辺領域を覆う膜厚約１〜３μｍのフォトレジスト膜
１６を形成する。続いて、フォトレジスト膜１６をマス
クにして、約２ＭｅＶの高エネルギーでボロンのイオン
注入を行ない、フォトレジスト膜１６を除去した後熱処
理を行ない、Ｐ型ウェル５ａを形成する。以後の工程は
第１の実施例と同様である。
めの主要部分の縦断面図である。本実施例では、第１の
実施例と同様に、Ｎ+ 型シリコン基板１表面にＮ- 型エ
ピタキシャル層２を形成し、Ｎ- 型エピタキシャル層２
の表面にシリコン酸化膜３，シリコン窒化膜４を形成す
る。次に、素子部Ａ，および素子部Ａに隣接した周辺部
Ｂ周辺領域を覆う膜厚約１〜３μｍのフォトレジスト膜
１６を形成する。続いて、フォトレジスト膜１６をマス
クにして、約２ＭｅＶの高エネルギーでボロンのイオン
注入を行ない、フォトレジスト膜１６を除去した後熱処
理を行ない、Ｐ型ウェル５ａを形成する。以後の工程は
第１の実施例と同様である。
【００１６】本実施例は第１の実施例に比べて高エネル
ギーでのイオン注入を採用しているため、Ｐ型ウェル形
成のための熱処理時間が短かくなり、結晶欠陥の発生が
少なくなる。
ギーでのイオン注入を採用しているため、Ｐ型ウェル形
成のための熱処理時間が短かくなり、結晶欠陥の発生が
少なくなる。
【００１７】以上の説明はＮチャネルＭＯＳＦＥＴに関
して行なったが、本発明はＰチャネルＭＯＳＦＥＴにも
適用することができる。
して行なったが、本発明はＰチャネルＭＯＳＦＥＴにも
適用することができる。
【００１８】
【発明の効果】以上説明したように本発明の縦型ＭＯＳ
電界効果トランジスタは、Ｐ型ウェル表面に自己整合的
に形成されたフィールド酸化膜を有し、ゲート酸化膜と
Ｐ型ウェルとの重複がないため、ゲート・ショートの発
生は低減される。また、選択酸化法によりフィールド酸
化膜を形成するため、フィールド酸化膜の形状の異常に
起因する多結晶シリコン膜の形状異常，ゲート電極の抵
抗値のばらつきを防ぐことができる。
電界効果トランジスタは、Ｐ型ウェル表面に自己整合的
に形成されたフィールド酸化膜を有し、ゲート酸化膜と
Ｐ型ウェルとの重複がないため、ゲート・ショートの発
生は低減される。また、選択酸化法によりフィールド酸
化膜を形成するため、フィールド酸化膜の形状の異常に
起因する多結晶シリコン膜の形状異常，ゲート電極の抵
抗値のばらつきを防ぐことができる。
【図１】本発明の第１の実施例を説明するための工程順
の縦断面図である。
の縦断面図である。
【図２】本発明の第２の実施例を説明するための主要工
程の縦断面図である。
程の縦断面図である。
【図３】従来の縦型ＭＯＳＦＥＴの構造および製造方法
を説明するための工程順の縦断面図である。
を説明するための工程順の縦断面図である。
【図４】従来の縦型ＭＯＳＦＥＴの問題点を説明するた
めの縦断面図である。
めの縦断面図である。
【図５】従来の縦型ＭＯＳＦＥＴの問題点を説明するた
めの縦断面図である。
めの縦断面図である。
１ Ｎ+ 型シリコン基板 ２ Ｎ- 型エピタキシャル層 ３，１７，１８ シリコン酸化膜 ４ シリコン窒化膜 ５，５ａ Ｐ型ウェル ６，６ａ，６ｂ フィールド酸化膜 ７，７ａ，７ｂ ゲート酸化膜 ８ 多結晶シリコン膜 ９ Ｐ型ベース領域 １０ Ｎ+ 型ソース領域 １１ Ｐ+ 型バックゲート領域 １２ 層間絶縁膜 １３ ソース電極 １４ ゲート電極 １５ ドレイン電極 １６ フォトレジスト膜
Claims (2)
- 【請求項１】 一導電型シリコン層の表面に形成された
ゲート酸化膜を含む素子部を有し、前記一導電型シリコ
ン層の表面に形成された逆導電型ウェルを含む周辺部を
有する縦型２重拡散型ＭＯＳ電界効果トランジスタにお
いて、 前記素子部表面に自己整合的に設けられた前記ゲート酸
化膜と、 前記逆導電型ウェル表面に自己整合的に設けられたフィ
ールド酸化膜と、 を有することを特徴とする縦型ＭＯＳ電界効果トランジ
スタ。 - 【請求項２】 一導電型シリコン層の表面に形成された
ゲート酸化膜を含む素子部を有し、前記一導電型シリコ
ン層の表面に形成された逆導電型ウェルを含む周辺部を
有する縦型２重拡散型ＭＯＳ電界効果トランジスタの製
造方法において、 前記一導電型シリコン層表面に熱酸化によりシリコン酸
化膜を形成し、全面にシリコン窒化膜を形成し、前記素
子部形成領域を覆うフォトレジスト膜を形成し、前記フ
ォトレジスト膜をマスクにして前記シリコン窒化膜をエ
ッチングする工程と、 イオン注入により逆導電型の不純物を導入し、前記フォ
トレジスト膜を除去し、熱処理により前記逆導電型ウェ
ルを形成する工程と、 前記シリコン窒化膜をマスクにした選択酸化法により前
記ウェルの表面にフィールド酸化膜を形成する工程と、 前記シリコン窒化膜，および前記シリコン酸化膜を除去
し、前記素子部形成領域の表面に熱酸化によるゲート酸
化膜を形成する工程と、 を有することを特徴とする縦型ＭＯＳ電界効果トランジ
スタの製造方法。
Priority Applications (2)
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| JP3209700A JP3000739B2 (ja) | 1991-08-22 | 1991-08-22 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
| US08/409,614 US5559045A (en) | 1991-08-22 | 1995-02-13 | Method of fabricating vertical-type double diffused mosfet having a self-aligned field oxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209700A JP3000739B2 (ja) | 1991-08-22 | 1991-08-22 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
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| JP3209700A Expired - Fee Related JP3000739B2 (ja) | 1991-08-22 | 1991-08-22 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
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-
1991
- 1991-08-22 JP JP3209700A patent/JP3000739B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-13 US US08/409,614 patent/US5559045A/en not_active Expired - Lifetime
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