JP2701828B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、微細化可能な半
導体基板と配線層との接続部を有する半導体装置、及び
その製造方法に関するものである。 【０００２】 【従来の技術】従来のＭＯＳ型半導体装置の構造及び接
続部の説明図を図６及び図７に、更にＬＤＤ構造の半導
体の製造工程説明図を図８（ａ）〜図８（ｅ）に示す。 【０００３】図において、１はＳｉ基板、２は拡散層、
２ａは拡散層の濃度の低い領域、２ｂは拡散層の濃度の
高い領域、３はゲート電極、４はゲート絶縁膜、５は層
間絶縁膜、６はサイドウォール、７は１層目配線層、８
は２層目配線層、９は接続部（コンタクト部）である。 【０００４】一般にＬＤＤ構造とは、図６に示す如く、
拡散層２が濃度の低い領域２ａと、濃度の高い領域２ｂ
とから成り、領域２ａが濃度が低いためチャネルが形成
されるべき領域即ちゲート絶縁膜４の下へ拡散が拡がら
ずチャネル長が確保出来るような構造を言う。 【０００５】又ＬＤＤ構造は、領域２ａによりこの部分
の抵抗が領域２ｂより高くなるためドレイン近傍で生ず
る電界を緩和し、この電界によってドレイン近傍上のゲ
ート絶縁膜４中にキャリアが注入し捕獲されることによ
り生ずるしきい値等の絶縁電界効果トランジスタ（以下
ＭＩＳＦＥＴという）の特性の劣化いわゆるホットキャ
リア現象を抑制するものである。 【０００６】又、ＬＤＤ構造の半導体製造工程につい
て、図８（ａ）〜図８（ｅ）に基いて述べると以下の通
りである。 【０００７】先ず、図８（ａ）如く、従来の方法により
ゲート電極３をゲート絶縁膜４上に形成し、次に図８
（ｂ）の如く、濃度の低い拡散領域２ａを形成し、更に
図８（ｃ）の如く、サイドウォールを形成するための層
間絶縁膜６ａを形成し、次いて異方性エッチングにより
図８（ｄ）の如く、サイドウォール６を形成し、終わり
に図８（ｅ）の如く、濃度の高い拡散領域２ｂを形成す
るものである。 【０００８】このようにＬＤＤ構造にすることにより耐
圧が改善され、バイアスス卜レス試験によるしきい値変
動が通常構造の素子と比べて約２桁小さくなり、高信頼
性トランジスタが実現される。 【０００９】又、特開昭５１ー６８７７６号には、一導
電型の半導体基板に形成された逆導電型のソース領域及
びドレイン領域を備える電界効果トランジスタ（以下Ｍ
ＩＳＦＥＴと言う）であって、前記ドレイン領域は高表
面不純物濃度の中央部と該中央部を囲む低不純物濃度部
からなる電界効果トランジスタが開示されている。これ
はドレイン領域の近傍に生ずる電界を緩和し、ホットキ
ャリアによるしきい値電圧の変動を防止するために２重
ドレイン構造を採用したものである。 【００１０】更に、特開昭６０ー１９４５６８号には、
ＭｌＳＦＥＴを備えたＩＣにおいて、ＭＩＳＦＥＴの実
効チャンネル長を充分に確保し、短チャンネル効果を防
止し、ＩＣの集積度の向上と動作時間の高速化を図るこ
とを目的として、同一導電型で異なる不純物濃度の２つ
の半導体領域によって構成されるドレイン領域またはソ
ース領域を形成するためのそれぞれの不純物を、ゲート
電極およびその両側部に設けられたサイドウォールを介
して半導体基板内に導入することにより、チャネルが形
成されるべき領域へのソース領域又はドレイン領域への
回り込みを抑制し、実効チャンネル長を充分に確保が出
来るというｌＣが開示されている。 【００１１】又特開昭６１ー２０３６９号には、ＬＤＤ
の形成方法が開示されている。 【００１２】即ち、この方法は、素子分離領域で囲まれ
た半導体基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、このゲート電極をマスクとして前記基板
に不純物を導入し第２導電型の第１の不純物層を形成す
る工程と、全面に絶縁膜を堆積した後、この絶縁膜を反
応性エッチングにより除去し前記ゲート電極の側面及び
その近傍に残存させる工程と、前記基板にゲート電極及
び残存絶縁膜をマスクとして不純物を導入し第２導電型
の第２の不純物層を形成し、ソース、ドレイン領域を形
成する工程と、全面に前記絶縁膜に対して選択エッチン
グ性を有するマスク材料層を形成した後、このマスク材
料層をゲート電極側面の残存絶縁膜の一部が露出するま
で選択的に除去する工程と、残存したマスク材料層を用
いて前記残存絶縁膜を選択的に除去し、ゲート電極との
間に間隙部を形成する工程と、この間隙部より前記基板
に不純物を導入し第１導電型の第３の不純物層を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法である。 【００１３】この方法は、ドレイン電圧による空乏層の
伸びを抑えるための第１導電型の第３の不純物層（例え
ば、Ｐ-型層）を、ゲート電極の側壁近傍の第１導電型
の半導体基板のみに部分的に形成することにより、前記
Ｐ-型層のソース、ドレイン領域との接触部分を従来よ
りも少なくしたものである。 【００１４】 【発明が解決しようとする課題】以上の如き従来のＭＯ
Ｓ型半導体装置の問題点として、次の点が挙げられる。 【００１５】（１）図７に示す如く、２層間の接続部９
は従来穴状の開口部を形成していたが、そのため開口部
９と１層目配線層７の金属が短絡しないようにフォトリ
ソグラフィーの組合わせ余裕ａが必要であった。このこ
とは高集積化する上で、余裕ａが露光装置の能力で決定
されるため単純に小さく出来ず、ネックとなっていた。 【００１６】（２）前項と同様の理由で、組合わせ余裕
ａのために、２層目配線層８の長さが縮小出来ず、この
抵抗による伝搬遅延のため高速化が出来ない。 【００１７】（３）前記（１）項と同様の理由で、組合
わせ余裕ａにより寄生拡散容量が小さくならず高速化が
出来ない。 【００１８】本発明は、以上の如き問題点を解決する半
導体装置及びその製造方法を提供することを目的とする
ものである。 【００１９】 【課題を解決するための手段】本発明の半導体装置は、
半導体基板上方にゲート絶縁膜を介して設置され、上部
に第１絶縁膜を有するゲート電極と、前記ゲート電極に
隣接する前記半導体基板中に設けられた不純物層と、前
記ゲート電極と前記第１絶縁膜側壁に設置された第２絶
縁膜と、前記第１及び第２絶縁膜を被覆するように設置
され、かつ前記不純物層上から前記第１絶縁膜上の一部
に至る開口幅を持つコンタクトホールを有する第３絶縁
膜と、前記コンタクトホールの中で前記不純物層と接触
する配線層と、を有し、前記コンタクトホール内にある
前記第１絶縁膜の膜厚は、前記第３絶縁膜に被覆されて
いる前記第１絶縁膜の膜厚よりも薄いことを特徴とす
る。 【００２０】又、前記ゲート電極と前記配線層の間の前
記第１及び前記第２絶縁膜の厚みが、最も薄い部分で５
００Å以上であることを特徴とする。 【００２１】本発明の半導体装置の製造方法は、半導体
基板上方にゲート絶縁膜を介して形成されたゲート電極
と、少なくとも前記ゲート電極をマスクとして前記半導
体基板中に形成された不純物層と、を有するＭＩＳ型半
導体装置の製造方法であって、前記ゲート電極上に第１
絶縁膜を形成する工程、前記ゲート電極と前記第１絶縁
膜との側壁に第２絶縁膜を形成する工程、少なくとも前
記不純物層上方、前記第１絶縁膜上及び前記第２絶縁膜
上に、第３絶縁膜を形成する工程、前記第３絶縁膜中に
前記不純物層上から前記ゲート電極上の一部に至る開口
幅を有するコンタクトホールを形成するために、前記第
３絶縁膜の一部、前記第１絶縁膜の一部および前記第２
絶縁膜の一部をエッチングする工程、 少なくとも前記
コンタクトホール内に配線層を形成し、前記不純物層と
前記配線層を接触させる工程、を有することを特徴とす
る。 【００２２】また、前記エッチング工程において、前記
ゲート電極と前記配線層の間の前記第１及び前記第２絶
縁膜の厚みが、最も薄い部分で５００Å以上となるよう
にエッチングされることを特徴とする。 【００２３】 【作用】従来方法では、１層目ポリシリコン配線間隔は
図７に示す如く、ｌ＋２ａとなる。ここで、 ｌ：ポリシリコン間の開口部の大きさ、 ａ：合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必要
がなく、図２に示す如く加工制限される最小の配線間隔
でよい。 【００２４】例えば、１層目ポリシリコンの線幅及び間
隔を夫々１．２μｍ、１．２μｍ、合わせ余裕ａを１．
０μｍ、ｌを１．２μｍとすると、 従来方法：ｌ＋２ａ＝（１．２＋１．０×２）μｍ＝３．２μｍ 本発明法： １．２μｍ となり、本発明法の場合、従来法の約半分以下となる。 【００２５】本発明の半導体装置は以上の如く構成した
ので、チップ面積が縮小出来、この分だけソース又はド
レインの拡散層の拡散面積が縮小され寄生容量が減少す
る。又同様にこの分だけ２層目ポリシリコンの配線長が
短くなり、配線抵抗が小さくなって、伝搬遅延が減少出
来、高速化、低コスト化に対応出来る。 【００２６】又、本発明の半導体装置において、ゲート
電極をポリシリコン又は高融点金属又はこれらの２層か
らなるポリサイドの各組合わせを用いた時、この表面に
凹凸があるため絶縁破壊がし易くなる。このため前記２
層間の絶縁膜の厚みを、最も薄い部分で５００Å以上と
することにより絶縁破壊を防止し得るものである。 【００２７】次に本発明の実施例について述べる。 【００２８】 【発明の実施の形態】 （実施例１）本発明の半導体装置の実施例を、Ｎチャネ
ル型ＭＩＳＦＥＴを備えたｌＣに適応した例について説
明する。 【００２９】図１及び図２は、夫々本発明の半導体装置
及びその接続部の説明図である。 【００３０】尚図において、図６〜図８中の符号と同符
号は同一又は相当部分を示すので繰返しの説明を省略す
る。 【００３１】図において１０は層間絶縁膜、１１は側壁
絶縁膜である。 【００３２】図１において、１は図６と同じくシリコン
単結晶からなるＰ-型半導体基板又はＮ-半導体基板上に
形成されたＰ-領域であり、ｌＣを構成するものであ
る。２は拡散層であり、２ａは濃度の低い拡散層、２ｂ
は濃度の濃い拡散層であり、３は絶縁膜４（ゲート絶縁
膜）の所定上面部に設けられ主としてゲート電極として
用いられる第１層目配線層であり、４は主としてゲート
絶縁膜として使用する基板１上部に設けられた絶縁膜で
あり、５は基板１上部に半導体素子を覆うようにして設
けられた層間絶縁膜（第１絶縁膜）であり、主としてそ
の上部に設けられた第２層目配線層と半導体素子とを電
気的に隔離するものである。６は主として第１層目配線
層のゲート電極部３の両端部のゲート絶縁膜４の上部に
異方性エッチングにより設けられた絶縁性のサイドウォ
ール（第２絶縁膜）であり、ドレイン領域又はソース領
域として用いられる一対の半導体領域をより隔離し、実
効チャネル長さを充分に確保するためとこの時形成され
た濃度の低い拡散層２ａとより成り立っている。 【００３３】又、１１は第１層目配線層７と第２層目配
線層８との接触をとる開口部内にあるゲート電極３の側
壁の絶縁膜（第２絶縁膜）でゲート絶縁膜４の上部に異
方性エッチングにより形成された側壁絶縁膜であり、こ
の側壁絶縁膜は第１としてＬＤＤ構造のサイドウォー
ル、第２として層間絶縁膜１０（第３絶縁膜）を異方性
エッチングで開口部（図２においては９）を形成する際
に該サイドウォールと同様のメカニズムにて形成される
側壁絶縁膜、第３には前記第１と第２の組合せによって
出来る側壁絶縁膜であり、これらの違いは層間絶縁膜１
０においてその膜厚とこれがエッチングされる際のオー
バーエッチング時間の設定により説明される。 【００３４】つまリオーバーエッチング時間が長いと層
間絶縁膜１０がゲート電極側面においても全てエッチン
グされ側壁絶縁膜６はＬＤＤのサイドウォールのみとな
り逆にエッチング量を減らすと第３の状態となる。 【００３５】第２の状態は後述する実施例３で示される
工程で作成された時の状態を示す。 【００３６】本発明の半導体装置は、図１に示す如く、 （１）２層目配線層８が基板上の拡散層２との接線部に
おいて、サイドウォール又は側壁絶縁膜である６により
自己整合的に１層目配線層７（ゲート電極３）と分離さ
れている。 【００３７】（２）開口部９はソース又はドレインの拡
散層のＳｉ表面とサイドウォール又は側壁絶縁膜６との
境界より大きく合わせ余裕を取っていない。 【００３８】（３）１層目及び２層目の配線層７及び８
は従来の層間絶縁膜１０以外に絶縁膜５によっても分離
されている。 【００３９】等、従来の装置とは異なるものである。 【００４０】（実施例２）次に図３（ａ）〜図３（ｌ）
に基づいて、本発明の半導体装置の製造方法の一実施例
について述べる。 【００４１】図において１２はフォトレジストパターン
である。 【００４２】本発明の半導体装置の製造方法は、 （１）先ず、図３（ａ）に示す如く、ｐ型の半導体基板
１の表面にゲート絶縁膜４を形成した後、酸化膜多結晶
シリコン層又は高融点金属層又はこの２つの組合せから
なるポリサイド層のゲート電極層（１層目配線層７）を
形成する。 【００４３】（２）次に図３（ｂ）に示す如く、ゲート
電極層７上にＣＶＤにより絶縁膜５を形成する。（この
場合、又はゲート電極７層の酸化熱処理等によってもよ
い。） （３）図３（ｃ）に示す如く、絶縁膜５上にフォトレジ
ストパターン１２を形成する。 【００４４】（４）図３（ｄ）に示す如く、反応性エッ
チング（ＲＩＥ）により、絶縁膜５をエッチング除去す
る。次に、図３（ｅ）に示す如く、同じく反応性エッチ
ングによりゲート電極３を形成せしめ、フォトレジスト
パターン１２を除去する。 【００４５】（５）図３（ｆ）に示す如く、ゲート電極
３をマスクとして基板１に31Ｐ+のイオン打込みによ
り、ｎ~層（濃度の低い拡散層２ａ）を形成する。 【００４６】（６）図３（ｇ）に示す如く、ＣＶＤによ
り層間絶縁膜６ａをゲート電極３上全面に形成する。 【００４７】（７）図３（ｈ）に示す如く、全面を反応
性エッチングにより全面エッチング除去し、サイドウォ
ール６をゲート電極３の側壁に形成する。 【００４８】（８）次に、図３（ｉ）に示す如く、基板
１に31Ｐ+又はＡｓのイオン打込みを用いてｎ+層（濃い
拡散層２ｂ）を形成する。 【００４９】（９）図３（ｊ）に示す如く、ＣＶＤによ
り層間絶縁膜１０を形成する。 【００５０】（１０）図３（ｋ）示す如く、前記層間絶
縁膜１０の所定部分の下の層間絶縁膜５及びサイドウォ
ール６一部をエッチングにより除去し、サイドウォール
１１及び接続部の開口部９を形成する。 【００５１】尚、このとき層間絶縁膜５，サイドウォー
ル６形成時のオーバエッチング量，層間絶縁膜１０と接
続部の開口部９とのエッチング条件を最適化することに
より１層目配線層７と２層目配線層８間の絶縁膜５又は
１１が膜の最小で５００Å以上に調節することにより両
者間のリークを防止し、耐圧の確保をする。 【００５２】（１１）最後に、図３（ｌ）に示す如く、
以下従来方法により２層目配線金属層８を形成する。 【００５３】以上の１２工程を行うことにより本発明の
半導体装置の構造が実現出来た。 【００５４】（実施例３）一方図４（ａ）〜図４（ｃ）
に示す他の方法について述べる。 【００５５】（１）先ず、図４（ａ）に示す如く、ｐ型
の半導体基板表面にゲート絶縁膜を形成した後、ポリシ
リコン層又は高融点金属層又はこの２つの組合せからな
るポリサイド層のゲート電極層３を半導体基板１上のゲ
ート膜４上に形成する。 【００５６】（２）次いで、図４（ｂ）に示す如く、ゲ
ート電極層３をマスクとして基板１に31Ｐ+のイオン打
込みにより、ｎ-層（濃度の低い拡散層２ａ）を形成す
る。 【００５７】（３）図４（ｃ）示す如く、９５０℃以下
の温度で湿雰囲気中で酸化処理することによりゲート電
極３の周囲がＳｉ基板１よりかなり多く、（温度条件に
よるが５〜１０倍程度の膜）６ａが形成出来る。 【００５８】（４）以下前記実施例２の製造工程（６）
以下の７工程｛図３（ｆ）以下｝を行う。 【００５９】以上１０工程からなる本法にても本発明の
半導体装置の構造が実現出来る。 【００６０】（実施例４）又、図５（ａ）〜図５（ｄ）
示す他の方法について述べる。 【００６１】（１）図５（ａ）示す如く、従来方法でｎ
型の半導体基板表面に、ゲート絶縁膜を形成した後、ポ
リシリコン層又は高融点金属層又はこの２つの組合せか
らなるポリサイド層のゲート電極層を形成し、該ゲート
電極３の側壁にサイドウォール６を形成せしめ次いで該
ゲー卜電極３をマスクとして、前記基板１に31Ｐ+イオ
ン打込みによりｎ-層（低い拡散層２ａ）を形成せしめ
る。 【００６２】（２）図５（ｂ）に示す如く絶縁膜５を９
５０℃以下の温度で湿雰囲気中で酸化熱処理する。 【００６３】このとき実施例３の理由によりゲート電極
３上にのみ多く絶縁膜５が形成出来る。 【００６４】（３）図５（ｃ）に示す如く、基板１に31
Ｐ+ 又はＡｓのイオン打込みを用いてｎ+ 層（濃い拡散
層２ｂ）を形成する。 【００６５】（４）以下前記実施例２の製造工程（９）
以下の４工程（図３（ｊ）以下）を行う。 【００６６】以上７工程からなる本法にても本発明の半
導体装置の構造が実現出来た。 【００６７】本発明の半導体装置の製造方法は、 （１）実施例２及び３のサイドウォール６を形成する前
又は実施例４のサイドウォール６形成後で少なくとも層
間絶縁膜１０を形成する前、１層目配線上に所定の厚み
の絶縁膜５を形成する。 【００６８】（２）実施例２及び３に於いては、サイド
ウォール６の形成時と層間絶縁膜１０をエッチングする
際に、実施例４に於いては、層間絶縁膜１０のエッチン
グする時に、１層目配線上の絶縁膜５が残るようにエッ
チングして最終的に５００Å以上残るようにする。 【００６９】等の点で従来方法と相異するものである。 【００７０】尚、本発明の実施例においては、ｐ型基板
に形成されるｎチヤンネルトランジスターについて述べ
たが当然ｎ型基板に形成されるｎチヤンネルトランジス
ターにも適用出来ることはいうまでもない。 【００７１】 【発明の効果】本発明の半導体装置及び半導体装置の製
造方法によれば、 （１）アライメント余裕を除くことが出来るため１層目
配線間の間隔が小さくなり高密度化が実現できた。 【００７２】（２）２層目配線長を短く出来るため配線
抵抗が低減でき配線遅延が減少できた。 【００７３】（３）拡散層面積が減少できたため、これ
により拡散層容量の低減とこれによる２層目配線の寄生
容量が低減出来高速化が実現できた。 【００７４】（４）全体的にチップ面積が小さくなり同
ーウェハー内の有効チップ数が増加しコストが低減でき
た。 【００７５】（５）コンタクトホールを形成するための
エッチング工程において、第１絶縁膜及び第２絶縁膜
（サイドウォール）がオーバーエッチングされてもよい
ためエッチング終点の厳密な精度を必要とせず簡易なプ
ロセスにて半導体装置を製造することができる。さら
に、第１絶縁膜がオーバーエッチングされてもよいとい
う効果とあいまって、不純物領域上も充分エッチングさ
れるので、不純物層と配線層との接触面積を増加させる
ことができる。また、第１絶縁膜の一部及び第２絶縁膜
（サイドウォール）の一部をエッチングしても、残存す
る第１及び第２の絶縁膜によりゲート電極と配線層とは
少なくとも５００Å離間しているため、耐圧を充分確保
できる。
導体基板と配線層との接続部を有する半導体装置、及び
その製造方法に関するものである。 【０００２】 【従来の技術】従来のＭＯＳ型半導体装置の構造及び接
続部の説明図を図６及び図７に、更にＬＤＤ構造の半導
体の製造工程説明図を図８（ａ）〜図８（ｅ）に示す。 【０００３】図において、１はＳｉ基板、２は拡散層、
２ａは拡散層の濃度の低い領域、２ｂは拡散層の濃度の
高い領域、３はゲート電極、４はゲート絶縁膜、５は層
間絶縁膜、６はサイドウォール、７は１層目配線層、８
は２層目配線層、９は接続部（コンタクト部）である。 【０００４】一般にＬＤＤ構造とは、図６に示す如く、
拡散層２が濃度の低い領域２ａと、濃度の高い領域２ｂ
とから成り、領域２ａが濃度が低いためチャネルが形成
されるべき領域即ちゲート絶縁膜４の下へ拡散が拡がら
ずチャネル長が確保出来るような構造を言う。 【０００５】又ＬＤＤ構造は、領域２ａによりこの部分
の抵抗が領域２ｂより高くなるためドレイン近傍で生ず
る電界を緩和し、この電界によってドレイン近傍上のゲ
ート絶縁膜４中にキャリアが注入し捕獲されることによ
り生ずるしきい値等の絶縁電界効果トランジスタ（以下
ＭＩＳＦＥＴという）の特性の劣化いわゆるホットキャ
リア現象を抑制するものである。 【０００６】又、ＬＤＤ構造の半導体製造工程につい
て、図８（ａ）〜図８（ｅ）に基いて述べると以下の通
りである。 【０００７】先ず、図８（ａ）如く、従来の方法により
ゲート電極３をゲート絶縁膜４上に形成し、次に図８
（ｂ）の如く、濃度の低い拡散領域２ａを形成し、更に
図８（ｃ）の如く、サイドウォールを形成するための層
間絶縁膜６ａを形成し、次いて異方性エッチングにより
図８（ｄ）の如く、サイドウォール６を形成し、終わり
に図８（ｅ）の如く、濃度の高い拡散領域２ｂを形成す
るものである。 【０００８】このようにＬＤＤ構造にすることにより耐
圧が改善され、バイアスス卜レス試験によるしきい値変
動が通常構造の素子と比べて約２桁小さくなり、高信頼
性トランジスタが実現される。 【０００９】又、特開昭５１ー６８７７６号には、一導
電型の半導体基板に形成された逆導電型のソース領域及
びドレイン領域を備える電界効果トランジスタ（以下Ｍ
ＩＳＦＥＴと言う）であって、前記ドレイン領域は高表
面不純物濃度の中央部と該中央部を囲む低不純物濃度部
からなる電界効果トランジスタが開示されている。これ
はドレイン領域の近傍に生ずる電界を緩和し、ホットキ
ャリアによるしきい値電圧の変動を防止するために２重
ドレイン構造を採用したものである。 【００１０】更に、特開昭６０ー１９４５６８号には、
ＭｌＳＦＥＴを備えたＩＣにおいて、ＭＩＳＦＥＴの実
効チャンネル長を充分に確保し、短チャンネル効果を防
止し、ＩＣの集積度の向上と動作時間の高速化を図るこ
とを目的として、同一導電型で異なる不純物濃度の２つ
の半導体領域によって構成されるドレイン領域またはソ
ース領域を形成するためのそれぞれの不純物を、ゲート
電極およびその両側部に設けられたサイドウォールを介
して半導体基板内に導入することにより、チャネルが形
成されるべき領域へのソース領域又はドレイン領域への
回り込みを抑制し、実効チャンネル長を充分に確保が出
来るというｌＣが開示されている。 【００１１】又特開昭６１ー２０３６９号には、ＬＤＤ
の形成方法が開示されている。 【００１２】即ち、この方法は、素子分離領域で囲まれ
た半導体基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、このゲート電極をマスクとして前記基板
に不純物を導入し第２導電型の第１の不純物層を形成す
る工程と、全面に絶縁膜を堆積した後、この絶縁膜を反
応性エッチングにより除去し前記ゲート電極の側面及び
その近傍に残存させる工程と、前記基板にゲート電極及
び残存絶縁膜をマスクとして不純物を導入し第２導電型
の第２の不純物層を形成し、ソース、ドレイン領域を形
成する工程と、全面に前記絶縁膜に対して選択エッチン
グ性を有するマスク材料層を形成した後、このマスク材
料層をゲート電極側面の残存絶縁膜の一部が露出するま
で選択的に除去する工程と、残存したマスク材料層を用
いて前記残存絶縁膜を選択的に除去し、ゲート電極との
間に間隙部を形成する工程と、この間隙部より前記基板
に不純物を導入し第１導電型の第３の不純物層を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法である。 【００１３】この方法は、ドレイン電圧による空乏層の
伸びを抑えるための第１導電型の第３の不純物層（例え
ば、Ｐ-型層）を、ゲート電極の側壁近傍の第１導電型
の半導体基板のみに部分的に形成することにより、前記
Ｐ-型層のソース、ドレイン領域との接触部分を従来よ
りも少なくしたものである。 【００１４】 【発明が解決しようとする課題】以上の如き従来のＭＯ
Ｓ型半導体装置の問題点として、次の点が挙げられる。 【００１５】（１）図７に示す如く、２層間の接続部９
は従来穴状の開口部を形成していたが、そのため開口部
９と１層目配線層７の金属が短絡しないようにフォトリ
ソグラフィーの組合わせ余裕ａが必要であった。このこ
とは高集積化する上で、余裕ａが露光装置の能力で決定
されるため単純に小さく出来ず、ネックとなっていた。 【００１６】（２）前項と同様の理由で、組合わせ余裕
ａのために、２層目配線層８の長さが縮小出来ず、この
抵抗による伝搬遅延のため高速化が出来ない。 【００１７】（３）前記（１）項と同様の理由で、組合
わせ余裕ａにより寄生拡散容量が小さくならず高速化が
出来ない。 【００１８】本発明は、以上の如き問題点を解決する半
導体装置及びその製造方法を提供することを目的とする
ものである。 【００１９】 【課題を解決するための手段】本発明の半導体装置は、
半導体基板上方にゲート絶縁膜を介して設置され、上部
に第１絶縁膜を有するゲート電極と、前記ゲート電極に
隣接する前記半導体基板中に設けられた不純物層と、前
記ゲート電極と前記第１絶縁膜側壁に設置された第２絶
縁膜と、前記第１及び第２絶縁膜を被覆するように設置
され、かつ前記不純物層上から前記第１絶縁膜上の一部
に至る開口幅を持つコンタクトホールを有する第３絶縁
膜と、前記コンタクトホールの中で前記不純物層と接触
する配線層と、を有し、前記コンタクトホール内にある
前記第１絶縁膜の膜厚は、前記第３絶縁膜に被覆されて
いる前記第１絶縁膜の膜厚よりも薄いことを特徴とす
る。 【００２０】又、前記ゲート電極と前記配線層の間の前
記第１及び前記第２絶縁膜の厚みが、最も薄い部分で５
００Å以上であることを特徴とする。 【００２１】本発明の半導体装置の製造方法は、半導体
基板上方にゲート絶縁膜を介して形成されたゲート電極
と、少なくとも前記ゲート電極をマスクとして前記半導
体基板中に形成された不純物層と、を有するＭＩＳ型半
導体装置の製造方法であって、前記ゲート電極上に第１
絶縁膜を形成する工程、前記ゲート電極と前記第１絶縁
膜との側壁に第２絶縁膜を形成する工程、少なくとも前
記不純物層上方、前記第１絶縁膜上及び前記第２絶縁膜
上に、第３絶縁膜を形成する工程、前記第３絶縁膜中に
前記不純物層上から前記ゲート電極上の一部に至る開口
幅を有するコンタクトホールを形成するために、前記第
３絶縁膜の一部、前記第１絶縁膜の一部および前記第２
絶縁膜の一部をエッチングする工程、 少なくとも前記
コンタクトホール内に配線層を形成し、前記不純物層と
前記配線層を接触させる工程、を有することを特徴とす
る。 【００２２】また、前記エッチング工程において、前記
ゲート電極と前記配線層の間の前記第１及び前記第２絶
縁膜の厚みが、最も薄い部分で５００Å以上となるよう
にエッチングされることを特徴とする。 【００２３】 【作用】従来方法では、１層目ポリシリコン配線間隔は
図７に示す如く、ｌ＋２ａとなる。ここで、 ｌ：ポリシリコン間の開口部の大きさ、 ａ：合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必要
がなく、図２に示す如く加工制限される最小の配線間隔
でよい。 【００２４】例えば、１層目ポリシリコンの線幅及び間
隔を夫々１．２μｍ、１．２μｍ、合わせ余裕ａを１．
０μｍ、ｌを１．２μｍとすると、 従来方法：ｌ＋２ａ＝（１．２＋１．０×２）μｍ＝３．２μｍ 本発明法： １．２μｍ となり、本発明法の場合、従来法の約半分以下となる。 【００２５】本発明の半導体装置は以上の如く構成した
ので、チップ面積が縮小出来、この分だけソース又はド
レインの拡散層の拡散面積が縮小され寄生容量が減少す
る。又同様にこの分だけ２層目ポリシリコンの配線長が
短くなり、配線抵抗が小さくなって、伝搬遅延が減少出
来、高速化、低コスト化に対応出来る。 【００２６】又、本発明の半導体装置において、ゲート
電極をポリシリコン又は高融点金属又はこれらの２層か
らなるポリサイドの各組合わせを用いた時、この表面に
凹凸があるため絶縁破壊がし易くなる。このため前記２
層間の絶縁膜の厚みを、最も薄い部分で５００Å以上と
することにより絶縁破壊を防止し得るものである。 【００２７】次に本発明の実施例について述べる。 【００２８】 【発明の実施の形態】 （実施例１）本発明の半導体装置の実施例を、Ｎチャネ
ル型ＭＩＳＦＥＴを備えたｌＣに適応した例について説
明する。 【００２９】図１及び図２は、夫々本発明の半導体装置
及びその接続部の説明図である。 【００３０】尚図において、図６〜図８中の符号と同符
号は同一又は相当部分を示すので繰返しの説明を省略す
る。 【００３１】図において１０は層間絶縁膜、１１は側壁
絶縁膜である。 【００３２】図１において、１は図６と同じくシリコン
単結晶からなるＰ-型半導体基板又はＮ-半導体基板上に
形成されたＰ-領域であり、ｌＣを構成するものであ
る。２は拡散層であり、２ａは濃度の低い拡散層、２ｂ
は濃度の濃い拡散層であり、３は絶縁膜４（ゲート絶縁
膜）の所定上面部に設けられ主としてゲート電極として
用いられる第１層目配線層であり、４は主としてゲート
絶縁膜として使用する基板１上部に設けられた絶縁膜で
あり、５は基板１上部に半導体素子を覆うようにして設
けられた層間絶縁膜（第１絶縁膜）であり、主としてそ
の上部に設けられた第２層目配線層と半導体素子とを電
気的に隔離するものである。６は主として第１層目配線
層のゲート電極部３の両端部のゲート絶縁膜４の上部に
異方性エッチングにより設けられた絶縁性のサイドウォ
ール（第２絶縁膜）であり、ドレイン領域又はソース領
域として用いられる一対の半導体領域をより隔離し、実
効チャネル長さを充分に確保するためとこの時形成され
た濃度の低い拡散層２ａとより成り立っている。 【００３３】又、１１は第１層目配線層７と第２層目配
線層８との接触をとる開口部内にあるゲート電極３の側
壁の絶縁膜（第２絶縁膜）でゲート絶縁膜４の上部に異
方性エッチングにより形成された側壁絶縁膜であり、こ
の側壁絶縁膜は第１としてＬＤＤ構造のサイドウォー
ル、第２として層間絶縁膜１０（第３絶縁膜）を異方性
エッチングで開口部（図２においては９）を形成する際
に該サイドウォールと同様のメカニズムにて形成される
側壁絶縁膜、第３には前記第１と第２の組合せによって
出来る側壁絶縁膜であり、これらの違いは層間絶縁膜１
０においてその膜厚とこれがエッチングされる際のオー
バーエッチング時間の設定により説明される。 【００３４】つまリオーバーエッチング時間が長いと層
間絶縁膜１０がゲート電極側面においても全てエッチン
グされ側壁絶縁膜６はＬＤＤのサイドウォールのみとな
り逆にエッチング量を減らすと第３の状態となる。 【００３５】第２の状態は後述する実施例３で示される
工程で作成された時の状態を示す。 【００３６】本発明の半導体装置は、図１に示す如く、 （１）２層目配線層８が基板上の拡散層２との接線部に
おいて、サイドウォール又は側壁絶縁膜である６により
自己整合的に１層目配線層７（ゲート電極３）と分離さ
れている。 【００３７】（２）開口部９はソース又はドレインの拡
散層のＳｉ表面とサイドウォール又は側壁絶縁膜６との
境界より大きく合わせ余裕を取っていない。 【００３８】（３）１層目及び２層目の配線層７及び８
は従来の層間絶縁膜１０以外に絶縁膜５によっても分離
されている。 【００３９】等、従来の装置とは異なるものである。 【００４０】（実施例２）次に図３（ａ）〜図３（ｌ）
に基づいて、本発明の半導体装置の製造方法の一実施例
について述べる。 【００４１】図において１２はフォトレジストパターン
である。 【００４２】本発明の半導体装置の製造方法は、 （１）先ず、図３（ａ）に示す如く、ｐ型の半導体基板
１の表面にゲート絶縁膜４を形成した後、酸化膜多結晶
シリコン層又は高融点金属層又はこの２つの組合せから
なるポリサイド層のゲート電極層（１層目配線層７）を
形成する。 【００４３】（２）次に図３（ｂ）に示す如く、ゲート
電極層７上にＣＶＤにより絶縁膜５を形成する。（この
場合、又はゲート電極７層の酸化熱処理等によってもよ
い。） （３）図３（ｃ）に示す如く、絶縁膜５上にフォトレジ
ストパターン１２を形成する。 【００４４】（４）図３（ｄ）に示す如く、反応性エッ
チング（ＲＩＥ）により、絶縁膜５をエッチング除去す
る。次に、図３（ｅ）に示す如く、同じく反応性エッチ
ングによりゲート電極３を形成せしめ、フォトレジスト
パターン１２を除去する。 【００４５】（５）図３（ｆ）に示す如く、ゲート電極
３をマスクとして基板１に31Ｐ+のイオン打込みによ
り、ｎ~層（濃度の低い拡散層２ａ）を形成する。 【００４６】（６）図３（ｇ）に示す如く、ＣＶＤによ
り層間絶縁膜６ａをゲート電極３上全面に形成する。 【００４７】（７）図３（ｈ）に示す如く、全面を反応
性エッチングにより全面エッチング除去し、サイドウォ
ール６をゲート電極３の側壁に形成する。 【００４８】（８）次に、図３（ｉ）に示す如く、基板
１に31Ｐ+又はＡｓのイオン打込みを用いてｎ+層（濃い
拡散層２ｂ）を形成する。 【００４９】（９）図３（ｊ）に示す如く、ＣＶＤによ
り層間絶縁膜１０を形成する。 【００５０】（１０）図３（ｋ）示す如く、前記層間絶
縁膜１０の所定部分の下の層間絶縁膜５及びサイドウォ
ール６一部をエッチングにより除去し、サイドウォール
１１及び接続部の開口部９を形成する。 【００５１】尚、このとき層間絶縁膜５，サイドウォー
ル６形成時のオーバエッチング量，層間絶縁膜１０と接
続部の開口部９とのエッチング条件を最適化することに
より１層目配線層７と２層目配線層８間の絶縁膜５又は
１１が膜の最小で５００Å以上に調節することにより両
者間のリークを防止し、耐圧の確保をする。 【００５２】（１１）最後に、図３（ｌ）に示す如く、
以下従来方法により２層目配線金属層８を形成する。 【００５３】以上の１２工程を行うことにより本発明の
半導体装置の構造が実現出来た。 【００５４】（実施例３）一方図４（ａ）〜図４（ｃ）
に示す他の方法について述べる。 【００５５】（１）先ず、図４（ａ）に示す如く、ｐ型
の半導体基板表面にゲート絶縁膜を形成した後、ポリシ
リコン層又は高融点金属層又はこの２つの組合せからな
るポリサイド層のゲート電極層３を半導体基板１上のゲ
ート膜４上に形成する。 【００５６】（２）次いで、図４（ｂ）に示す如く、ゲ
ート電極層３をマスクとして基板１に31Ｐ+のイオン打
込みにより、ｎ-層（濃度の低い拡散層２ａ）を形成す
る。 【００５７】（３）図４（ｃ）示す如く、９５０℃以下
の温度で湿雰囲気中で酸化処理することによりゲート電
極３の周囲がＳｉ基板１よりかなり多く、（温度条件に
よるが５〜１０倍程度の膜）６ａが形成出来る。 【００５８】（４）以下前記実施例２の製造工程（６）
以下の７工程｛図３（ｆ）以下｝を行う。 【００５９】以上１０工程からなる本法にても本発明の
半導体装置の構造が実現出来る。 【００６０】（実施例４）又、図５（ａ）〜図５（ｄ）
示す他の方法について述べる。 【００６１】（１）図５（ａ）示す如く、従来方法でｎ
型の半導体基板表面に、ゲート絶縁膜を形成した後、ポ
リシリコン層又は高融点金属層又はこの２つの組合せか
らなるポリサイド層のゲート電極層を形成し、該ゲート
電極３の側壁にサイドウォール６を形成せしめ次いで該
ゲー卜電極３をマスクとして、前記基板１に31Ｐ+イオ
ン打込みによりｎ-層（低い拡散層２ａ）を形成せしめ
る。 【００６２】（２）図５（ｂ）に示す如く絶縁膜５を９
５０℃以下の温度で湿雰囲気中で酸化熱処理する。 【００６３】このとき実施例３の理由によりゲート電極
３上にのみ多く絶縁膜５が形成出来る。 【００６４】（３）図５（ｃ）に示す如く、基板１に31
Ｐ+ 又はＡｓのイオン打込みを用いてｎ+ 層（濃い拡散
層２ｂ）を形成する。 【００６５】（４）以下前記実施例２の製造工程（９）
以下の４工程（図３（ｊ）以下）を行う。 【００６６】以上７工程からなる本法にても本発明の半
導体装置の構造が実現出来た。 【００６７】本発明の半導体装置の製造方法は、 （１）実施例２及び３のサイドウォール６を形成する前
又は実施例４のサイドウォール６形成後で少なくとも層
間絶縁膜１０を形成する前、１層目配線上に所定の厚み
の絶縁膜５を形成する。 【００６８】（２）実施例２及び３に於いては、サイド
ウォール６の形成時と層間絶縁膜１０をエッチングする
際に、実施例４に於いては、層間絶縁膜１０のエッチン
グする時に、１層目配線上の絶縁膜５が残るようにエッ
チングして最終的に５００Å以上残るようにする。 【００６９】等の点で従来方法と相異するものである。 【００７０】尚、本発明の実施例においては、ｐ型基板
に形成されるｎチヤンネルトランジスターについて述べ
たが当然ｎ型基板に形成されるｎチヤンネルトランジス
ターにも適用出来ることはいうまでもない。 【００７１】 【発明の効果】本発明の半導体装置及び半導体装置の製
造方法によれば、 （１）アライメント余裕を除くことが出来るため１層目
配線間の間隔が小さくなり高密度化が実現できた。 【００７２】（２）２層目配線長を短く出来るため配線
抵抗が低減でき配線遅延が減少できた。 【００７３】（３）拡散層面積が減少できたため、これ
により拡散層容量の低減とこれによる２層目配線の寄生
容量が低減出来高速化が実現できた。 【００７４】（４）全体的にチップ面積が小さくなり同
ーウェハー内の有効チップ数が増加しコストが低減でき
た。 【００７５】（５）コンタクトホールを形成するための
エッチング工程において、第１絶縁膜及び第２絶縁膜
（サイドウォール）がオーバーエッチングされてもよい
ためエッチング終点の厳密な精度を必要とせず簡易なプ
ロセスにて半導体装置を製造することができる。さら
に、第１絶縁膜がオーバーエッチングされてもよいとい
う効果とあいまって、不純物領域上も充分エッチングさ
れるので、不純物層と配線層との接触面積を増加させる
ことができる。また、第１絶縁膜の一部及び第２絶縁膜
（サイドウォール）の一部をエッチングしても、残存す
る第１及び第２の絶縁膜によりゲート電極と配線層とは
少なくとも５００Å離間しているため、耐圧を充分確保
できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の説明図。
【図２】本発明の半導体装置の接続部の説明図。
【図３】（ａ）〜（ｌ）は本発明の実施例２、３、及び
４における製造方法の工程説明図。 【図４】（ａ）〜（Ｃ）は本発明の実施例２、３、及び
４における製造方法の工程説明図。 【図５】（ａ）〜（ｃ）は本発明の実施例２、３、及び
４における製造方法の工程説明図。 【図６】従来半導体装置の構造説明図及びその接続部の
説明図。 【図７】従来半導体装置の構造説明図及びその接続部の
説明図。 【図８】（ａ）〜（ｅ）はＬＤＤ構造半導体の製造工程
説明図。 【符号の説明】 １・・・Ｓｉ基板 ２・・・拡散層 ２ａ・・濃度の低い拡散層 ２ｂ・・濃い拡散層 ３．７・ゲート電極（１層目配線層） ４・・・ゲート絶縁膜 ５．1０・層間絶縁膜 ６・・・サイドウォール ６ａ・・・サイドウォールを形成するための絶縁膜 ８・・・２層目配線層 ９・・・接続部（コンタクト部） １１・・側壁絶縁膜 １２・・フォトレジストパターンである。 尚、図面中、同符号は同一又は相当部分を示す。
４における製造方法の工程説明図。 【図４】（ａ）〜（Ｃ）は本発明の実施例２、３、及び
４における製造方法の工程説明図。 【図５】（ａ）〜（ｃ）は本発明の実施例２、３、及び
４における製造方法の工程説明図。 【図６】従来半導体装置の構造説明図及びその接続部の
説明図。 【図７】従来半導体装置の構造説明図及びその接続部の
説明図。 【図８】（ａ）〜（ｅ）はＬＤＤ構造半導体の製造工程
説明図。 【符号の説明】 １・・・Ｓｉ基板 ２・・・拡散層 ２ａ・・濃度の低い拡散層 ２ｂ・・濃い拡散層 ３．７・ゲート電極（１層目配線層） ４・・・ゲート絶縁膜 ５．1０・層間絶縁膜 ６・・・サイドウォール ６ａ・・・サイドウォールを形成するための絶縁膜 ８・・・２層目配線層 ９・・・接続部（コンタクト部） １１・・側壁絶縁膜 １２・・フォトレジストパターンである。 尚、図面中、同符号は同一又は相当部分を示す。
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板上方にゲート絶縁膜を介して設置され、
上部に第１絶縁膜を有するゲート電極と、 前記ゲート電極に隣接する前記半導体基板中に設けられ
た不純物層と、 前記ゲート電極と前記第１絶縁膜側壁に設置された第２
絶縁膜と、 前記第１及び第２絶縁膜を被覆するように設置され、か
つ前記不純物層上から前記第１絶縁膜上の一部に至る開
口幅を持つコンタクトホールを有する第３絶縁膜と、 前記コンタクトホールの中で前記不純物層と接触する配
線層と、 を有し、前記コンタクトホール内にある前記第１絶縁膜
の膜厚は、前記第３絶縁膜に被覆されている前記第１絶
縁膜の膜厚よりも薄いことを特徴とする半導体装置。 ２．前記ゲート電極と前記配線層の間の前記第１及び前
記第２絶縁膜の厚みが、最も薄い部分で５００Å以上で
あることを特徴とする請求項１記載の半導体装置。 ３．半導体基板上方にゲート絶縁膜を介して形成された
ゲート電極と、 少なくとも前記ゲート電極をマスクとして前記半導体基
板中に形成された不純物層と、を有するＭＩＳ型半導体
装置の製造方法であって、 前記ゲート電極上に第１絶縁膜を形成する工程、 前記ゲート電極と前記第１絶縁膜との側壁に第２絶縁膜
を形成する工程、 少なくとも前記不純物層上方、前記第１絶縁膜上及び前
記第２絶縁膜上に、第３絶縁膜を形成する工程、 前記第３絶縁膜中に前記不純物層上から前記ゲート電極
上の一部に至る開口幅を有するコンタクトホールを形成
するために、前記第３絶縁膜の一部、前記第１絶縁膜の
一部および前記第２絶縁膜の一部をエッチングする工
程、 少なくとも前記コンタクトホール内に配線層を形成し、
前記不純物層と前記配線層を接触させる工程、 を有する半導体装置の製造方法。 ４．前記エッチング工程において、前記ゲート電極と前
記配線層の間の前記第１及び前記第２絶縁膜の厚みが、
最も薄い部分で５００Å以上となるようにエッチングさ
れることを特徴とする請求項３記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8083631A JP2701828B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8083631A JP2701828B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145297A Division JPS63310173A (ja) | 1986-10-27 | 1987-06-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992831A JPH0992831A (ja) | 1997-04-04 |
| JP2701828B2 true JP2701828B2 (ja) | 1998-01-21 |
Family
ID=13807824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8083631A Expired - Lifetime JP2701828B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701828B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026777A (ja) * | 2007-07-17 | 2009-02-05 | Renesas Technology Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207057A (ja) * | 1985-03-11 | 1986-09-13 | Sanyo Electric Co Ltd | 半導体集積装置の製造方法 |
-
1996
- 1996-04-05 JP JP8083631A patent/JP2701828B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0992831A (ja) | 1997-04-04 |
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