JP2701828B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、微細化可能な半
導体基板と配線層との接続部を有する半導体装置、及び
その製造方法に関するものである。 【0002】 【従来の技術】従来のMOS型半導体装置の構造及び接
続部の説明図を図6及び図7に、更にLDD構造の半導
体の製造工程説明図を図8(a)〜図8(e)に示す。 【0003】図において、1はSi基板、2は拡散層、
2aは拡散層の濃度の低い領域、2bは拡散層の濃度の
高い領域、3はゲート電極、4はゲート絶縁膜、5は層
間絶縁膜、6はサイドウォール、7は1層目配線層、8
は2層目配線層、9は接続部(コンタクト部)である。 【0004】一般にLDD構造とは、図6に示す如く、
拡散層2が濃度の低い領域2aと、濃度の高い領域2b
とから成り、領域2aが濃度が低いためチャネルが形成
されるべき領域即ちゲート絶縁膜4の下へ拡散が拡がら
ずチャネル長が確保出来るような構造を言う。 【0005】又LDD構造は、領域2aによりこの部分
の抵抗が領域2bより高くなるためドレイン近傍で生ず
る電界を緩和し、この電界によってドレイン近傍上のゲ
ート絶縁膜4中にキャリアが注入し捕獲されることによ
り生ずるしきい値等の絶縁電界効果トランジスタ(以下
MISFETという)の特性の劣化いわゆるホットキャ
リア現象を抑制するものである。 【0006】又、LDD構造の半導体製造工程につい
て、図8(a)〜図8(e)に基いて述べると以下の通
りである。 【0007】先ず、図8(a)如く、従来の方法により
ゲート電極3をゲート絶縁膜4上に形成し、次に図8
(b)の如く、濃度の低い拡散領域2aを形成し、更に
図8(c)の如く、サイドウォールを形成するための層
間絶縁膜6aを形成し、次いて異方性エッチングにより
図8(d)の如く、サイドウォール6を形成し、終わり
に図8(e)の如く、濃度の高い拡散領域2bを形成す
るものである。 【0008】このようにLDD構造にすることにより耐
圧が改善され、バイアスス卜レス試験によるしきい値変
動が通常構造の素子と比べて約2桁小さくなり、高信頼
性トランジスタが実現される。 【0009】又、特開昭51ー68776号には、一導
電型の半導体基板に形成された逆導電型のソース領域及
びドレイン領域を備える電界効果トランジスタ(以下M
ISFETと言う)であって、前記ドレイン領域は高表
面不純物濃度の中央部と該中央部を囲む低不純物濃度部
からなる電界効果トランジスタが開示されている。これ
はドレイン領域の近傍に生ずる電界を緩和し、ホットキ
ャリアによるしきい値電圧の変動を防止するために2重
ドレイン構造を採用したものである。 【0010】更に、特開昭60ー194568号には、
MlSFETを備えたICにおいて、MISFETの実
効チャンネル長を充分に確保し、短チャンネル効果を防
止し、ICの集積度の向上と動作時間の高速化を図るこ
とを目的として、同一導電型で異なる不純物濃度の2つ
の半導体領域によって構成されるドレイン領域またはソ
ース領域を形成するためのそれぞれの不純物を、ゲート
電極およびその両側部に設けられたサイドウォールを介
して半導体基板内に導入することにより、チャネルが形
成されるべき領域へのソース領域又はドレイン領域への
回り込みを抑制し、実効チャンネル長を充分に確保が出
来るというlCが開示されている。 【0011】又特開昭61ー20369号には、LDD
の形成方法が開示されている。 【0012】即ち、この方法は、素子分離領域で囲まれ
た半導体基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、このゲート電極をマスクとして前記基板
に不純物を導入し第2導電型の第1の不純物層を形成す
る工程と、全面に絶縁膜を堆積した後、この絶縁膜を反
応性エッチングにより除去し前記ゲート電極の側面及び
その近傍に残存させる工程と、前記基板にゲート電極及
び残存絶縁膜をマスクとして不純物を導入し第2導電型
の第2の不純物層を形成し、ソース、ドレイン領域を形
成する工程と、全面に前記絶縁膜に対して選択エッチン
グ性を有するマスク材料層を形成した後、このマスク材
料層をゲート電極側面の残存絶縁膜の一部が露出するま
で選択的に除去する工程と、残存したマスク材料層を用
いて前記残存絶縁膜を選択的に除去し、ゲート電極との
間に間隙部を形成する工程と、この間隙部より前記基板
に不純物を導入し第1導電型の第3の不純物層を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法である。 【0013】この方法は、ドレイン電圧による空乏層の
伸びを抑えるための第1導電型の第3の不純物層(例え
ば、P-型層)を、ゲート電極の側壁近傍の第1導電型
の半導体基板のみに部分的に形成することにより、前記
P-型層のソース、ドレイン領域との接触部分を従来よ
りも少なくしたものである。 【0014】 【発明が解決しようとする課題】以上の如き従来のMO
S型半導体装置の問題点として、次の点が挙げられる。 【0015】(1)図7に示す如く、2層間の接続部9
は従来穴状の開口部を形成していたが、そのため開口部
9と1層目配線層7の金属が短絡しないようにフォトリ
ソグラフィーの組合わせ余裕aが必要であった。このこ
とは高集積化する上で、余裕aが露光装置の能力で決定
されるため単純に小さく出来ず、ネックとなっていた。 【0016】(2)前項と同様の理由で、組合わせ余裕
aのために、2層目配線層8の長さが縮小出来ず、この
抵抗による伝搬遅延のため高速化が出来ない。 【0017】(3)前記(1)項と同様の理由で、組合
わせ余裕aにより寄生拡散容量が小さくならず高速化が
出来ない。 【0018】本発明は、以上の如き問題点を解決する半
導体装置及びその製造方法を提供することを目的とする
ものである。 【0019】 【課題を解決するための手段】本発明の半導体装置は、
半導体基板上方にゲート絶縁膜を介して設置され、上部
に第1絶縁膜を有するゲート電極と、前記ゲート電極に
隣接する前記半導体基板中に設けられた不純物層と、前
記ゲート電極と前記第1絶縁膜側壁に設置された第2絶
縁膜と、前記第1及び第2絶縁膜を被覆するように設置
され、かつ前記不純物層上から前記第1絶縁膜上の一部
に至る開口幅を持つコンタクトホールを有する第3絶縁
膜と、前記コンタクトホールの中で前記不純物層と接触
する配線層と、を有し、前記コンタクトホール内にある
前記第1絶縁膜の膜厚は、前記第3絶縁膜に被覆されて
いる前記第1絶縁膜の膜厚よりも薄いことを特徴とす
る。 【0020】又、前記ゲート電極と前記配線層の間の前
記第1及び前記第2絶縁膜の厚みが、最も薄い部分で5
00Å以上であることを特徴とする。 【0021】本発明の半導体装置の製造方法は、半導体
基板上方にゲート絶縁膜を介して形成されたゲート電極
と、少なくとも前記ゲート電極をマスクとして前記半導
体基板中に形成された不純物層と、を有するMIS型半
導体装置の製造方法であって、前記ゲート電極上に第1
絶縁膜を形成する工程、前記ゲート電極と前記第1絶縁
膜との側壁に第2絶縁膜を形成する工程、少なくとも前
記不純物層上方、前記第1絶縁膜上及び前記第2絶縁膜
上に、第3絶縁膜を形成する工程、前記第3絶縁膜中に
前記不純物層上から前記ゲート電極上の一部に至る開口
幅を有するコンタクトホールを形成するために、前記第
3絶縁膜の一部、前記第1絶縁膜の一部および前記第2
絶縁膜の一部をエッチングする工程、 少なくとも前記
コンタクトホール内に配線層を形成し、前記不純物層と
前記配線層を接触させる工程、を有することを特徴とす
る。 【0022】また、前記エッチング工程において、前記
ゲート電極と前記配線層の間の前記第1及び前記第2絶
縁膜の厚みが、最も薄い部分で500Å以上となるよう
にエッチングされることを特徴とする。 【0023】 【作用】従来方法では、1層目ポリシリコン配線間隔は
図7に示す如く、l+2aとなる。ここで、 l:ポリシリコン間の開口部の大きさ、 a:合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必要
がなく、図2に示す如く加工制限される最小の配線間隔
でよい。 【0024】例えば、1層目ポリシリコンの線幅及び間
隔を夫々1.2μm、1.2μm、合わせ余裕aを1.
0μm、lを1.2μmとすると、 従来方法:l+2a=(1.2+1.0×2)μm=3.2μm 本発明法: 1.2μm となり、本発明法の場合、従来法の約半分以下となる。 【0025】本発明の半導体装置は以上の如く構成した
ので、チップ面積が縮小出来、この分だけソース又はド
レインの拡散層の拡散面積が縮小され寄生容量が減少す
る。又同様にこの分だけ2層目ポリシリコンの配線長が
短くなり、配線抵抗が小さくなって、伝搬遅延が減少出
来、高速化、低コスト化に対応出来る。 【0026】又、本発明の半導体装置において、ゲート
電極をポリシリコン又は高融点金属又はこれらの2層か
らなるポリサイドの各組合わせを用いた時、この表面に
凹凸があるため絶縁破壊がし易くなる。このため前記2
層間の絶縁膜の厚みを、最も薄い部分で500Å以上と
することにより絶縁破壊を防止し得るものである。 【0027】次に本発明の実施例について述べる。 【0028】 【発明の実施の形態】 (実施例1)本発明の半導体装置の実施例を、Nチャネ
ル型MISFETを備えたlCに適応した例について説
明する。 【0029】図1及び図2は、夫々本発明の半導体装置
及びその接続部の説明図である。 【0030】尚図において、図6〜図8中の符号と同符
号は同一又は相当部分を示すので繰返しの説明を省略す
る。 【0031】図において10は層間絶縁膜、11は側壁
絶縁膜である。 【0032】図1において、1は図6と同じくシリコン
単結晶からなるP-型半導体基板又はN-半導体基板上に
形成されたP-領域であり、lCを構成するものであ
る。2は拡散層であり、2aは濃度の低い拡散層、2b
は濃度の濃い拡散層であり、3は絶縁膜4(ゲート絶縁
膜)の所定上面部に設けられ主としてゲート電極として
用いられる第1層目配線層であり、4は主としてゲート
絶縁膜として使用する基板1上部に設けられた絶縁膜で
あり、5は基板1上部に半導体素子を覆うようにして設
けられた層間絶縁膜(第1絶縁膜)であり、主としてそ
の上部に設けられた第2層目配線層と半導体素子とを電
気的に隔離するものである。6は主として第1層目配線
層のゲート電極部3の両端部のゲート絶縁膜4の上部に
異方性エッチングにより設けられた絶縁性のサイドウォ
ール(第2絶縁膜)であり、ドレイン領域又はソース領
域として用いられる一対の半導体領域をより隔離し、実
効チャネル長さを充分に確保するためとこの時形成され
た濃度の低い拡散層2aとより成り立っている。 【0033】又、11は第1層目配線層7と第2層目配
線層8との接触をとる開口部内にあるゲート電極3の側
壁の絶縁膜(第2絶縁膜)でゲート絶縁膜4の上部に異
方性エッチングにより形成された側壁絶縁膜であり、こ
の側壁絶縁膜は第1としてLDD構造のサイドウォー
ル、第2として層間絶縁膜10(第3絶縁膜)を異方性
エッチングで開口部(図2においては9)を形成する際
に該サイドウォールと同様のメカニズムにて形成される
側壁絶縁膜、第3には前記第1と第2の組合せによって
出来る側壁絶縁膜であり、これらの違いは層間絶縁膜1
0においてその膜厚とこれがエッチングされる際のオー
バーエッチング時間の設定により説明される。 【0034】つまリオーバーエッチング時間が長いと層
間絶縁膜10がゲート電極側面においても全てエッチン
グされ側壁絶縁膜6はLDDのサイドウォールのみとな
り逆にエッチング量を減らすと第3の状態となる。 【0035】第2の状態は後述する実施例3で示される
工程で作成された時の状態を示す。 【0036】本発明の半導体装置は、図1に示す如く、 (1)2層目配線層8が基板上の拡散層2との接線部に
おいて、サイドウォール又は側壁絶縁膜である6により
自己整合的に1層目配線層7(ゲート電極3)と分離さ
れている。 【0037】(2)開口部9はソース又はドレインの拡
散層のSi表面とサイドウォール又は側壁絶縁膜6との
境界より大きく合わせ余裕を取っていない。 【0038】(3)1層目及び2層目の配線層7及び8
は従来の層間絶縁膜10以外に絶縁膜5によっても分離
されている。 【0039】等、従来の装置とは異なるものである。 【0040】(実施例2)次に図3(a)〜図3(l)
に基づいて、本発明の半導体装置の製造方法の一実施例
について述べる。 【0041】図において12はフォトレジストパターン
である。 【0042】本発明の半導体装置の製造方法は、 (1)先ず、図3(a)に示す如く、p型の半導体基板
1の表面にゲート絶縁膜4を形成した後、酸化膜多結晶
シリコン層又は高融点金属層又はこの2つの組合せから
なるポリサイド層のゲート電極層(1層目配線層7)を
形成する。 【0043】(2)次に図3(b)に示す如く、ゲート
電極層7上にCVDにより絶縁膜5を形成する。(この
場合、又はゲート電極7層の酸化熱処理等によってもよ
い。) (3)図3(c)に示す如く、絶縁膜5上にフォトレジ
ストパターン12を形成する。 【0044】(4)図3(d)に示す如く、反応性エッ
チング(RIE)により、絶縁膜5をエッチング除去す
る。次に、図3(e)に示す如く、同じく反応性エッチ
ングによりゲート電極3を形成せしめ、フォトレジスト
パターン12を除去する。 【0045】(5)図3(f)に示す如く、ゲート電極
3をマスクとして基板1に31P+のイオン打込みによ
り、n~層(濃度の低い拡散層2a)を形成する。 【0046】(6)図3(g)に示す如く、CVDによ
り層間絶縁膜6aをゲート電極3上全面に形成する。 【0047】(7)図3(h)に示す如く、全面を反応
性エッチングにより全面エッチング除去し、サイドウォ
ール6をゲート電極3の側壁に形成する。 【0048】(8)次に、図3(i)に示す如く、基板
1に31P+又はAsのイオン打込みを用いてn+層(濃い
拡散層2b)を形成する。 【0049】(9)図3(j)に示す如く、CVDによ
り層間絶縁膜10を形成する。 【0050】(10)図3(k)示す如く、前記層間絶
縁膜10の所定部分の下の層間絶縁膜5及びサイドウォ
ール6一部をエッチングにより除去し、サイドウォール
11及び接続部の開口部9を形成する。 【0051】尚、このとき層間絶縁膜5,サイドウォー
ル6形成時のオーバエッチング量,層間絶縁膜10と接
続部の開口部9とのエッチング条件を最適化することに
より1層目配線層7と2層目配線層8間の絶縁膜5又は
11が膜の最小で500Å以上に調節することにより両
者間のリークを防止し、耐圧の確保をする。 【0052】(11)最後に、図3(l)に示す如く、
以下従来方法により2層目配線金属層8を形成する。 【0053】以上の12工程を行うことにより本発明の
半導体装置の構造が実現出来た。 【0054】(実施例3)一方図4(a)〜図4(c)
に示す他の方法について述べる。 【0055】(1)先ず、図4(a)に示す如く、p型
の半導体基板表面にゲート絶縁膜を形成した後、ポリシ
リコン層又は高融点金属層又はこの2つの組合せからな
るポリサイド層のゲート電極層3を半導体基板1上のゲ
ート膜4上に形成する。 【0056】(2)次いで、図4(b)に示す如く、ゲ
ート電極層3をマスクとして基板1に31P+のイオン打
込みにより、n-層(濃度の低い拡散層2a)を形成す
る。 【0057】(3)図4(c)示す如く、950℃以下
の温度で湿雰囲気中で酸化処理することによりゲート電
極3の周囲がSi基板1よりかなり多く、(温度条件に
よるが5〜10倍程度の膜)6aが形成出来る。 【0058】(4)以下前記実施例2の製造工程(6)
以下の7工程{図3(f)以下}を行う。 【0059】以上10工程からなる本法にても本発明の
半導体装置の構造が実現出来る。 【0060】(実施例4)又、図5(a)〜図5(d)
示す他の方法について述べる。 【0061】(1)図5(a)示す如く、従来方法でn
型の半導体基板表面に、ゲート絶縁膜を形成した後、ポ
リシリコン層又は高融点金属層又はこの2つの組合せか
らなるポリサイド層のゲート電極層を形成し、該ゲート
電極3の側壁にサイドウォール6を形成せしめ次いで該
ゲー卜電極3をマスクとして、前記基板1に31P+イオ
ン打込みによりn-層(低い拡散層2a)を形成せしめ
る。 【0062】(2)図5(b)に示す如く絶縁膜5を9
50℃以下の温度で湿雰囲気中で酸化熱処理する。 【0063】このとき実施例3の理由によりゲート電極
3上にのみ多く絶縁膜5が形成出来る。 【0064】(3)図5(c)に示す如く、基板1に31
P+ 又はAsのイオン打込みを用いてn+ 層(濃い拡散
層2b)を形成する。 【0065】(4)以下前記実施例2の製造工程(9)
以下の4工程(図3(j)以下)を行う。 【0066】以上7工程からなる本法にても本発明の半
導体装置の構造が実現出来た。 【0067】本発明の半導体装置の製造方法は、 (1)実施例2及び3のサイドウォール6を形成する前
又は実施例4のサイドウォール6形成後で少なくとも層
間絶縁膜10を形成する前、1層目配線上に所定の厚み
の絶縁膜5を形成する。 【0068】(2)実施例2及び3に於いては、サイド
ウォール6の形成時と層間絶縁膜10をエッチングする
際に、実施例4に於いては、層間絶縁膜10のエッチン
グする時に、1層目配線上の絶縁膜5が残るようにエッ
チングして最終的に500Å以上残るようにする。 【0069】等の点で従来方法と相異するものである。 【0070】尚、本発明の実施例においては、p型基板
に形成されるnチヤンネルトランジスターについて述べ
たが当然n型基板に形成されるnチヤンネルトランジス
ターにも適用出来ることはいうまでもない。 【0071】 【発明の効果】本発明の半導体装置及び半導体装置の製
造方法によれば、 (1)アライメント余裕を除くことが出来るため1層目
配線間の間隔が小さくなり高密度化が実現できた。 【0072】(2)2層目配線長を短く出来るため配線
抵抗が低減でき配線遅延が減少できた。 【0073】(3)拡散層面積が減少できたため、これ
により拡散層容量の低減とこれによる2層目配線の寄生
容量が低減出来高速化が実現できた。 【0074】(4)全体的にチップ面積が小さくなり同
ーウェハー内の有効チップ数が増加しコストが低減でき
た。 【0075】(5)コンタクトホールを形成するための
エッチング工程において、第1絶縁膜及び第2絶縁膜
(サイドウォール)がオーバーエッチングされてもよい
ためエッチング終点の厳密な精度を必要とせず簡易なプ
ロセスにて半導体装置を製造することができる。さら
に、第1絶縁膜がオーバーエッチングされてもよいとい
う効果とあいまって、不純物領域上も充分エッチングさ
れるので、不純物層と配線層との接触面積を増加させる
ことができる。また、第1絶縁膜の一部及び第2絶縁膜
(サイドウォール)の一部をエッチングしても、残存す
る第1及び第2の絶縁膜によりゲート電極と配線層とは
少なくとも500Å離間しているため、耐圧を充分確保
できる。
導体基板と配線層との接続部を有する半導体装置、及び
その製造方法に関するものである。 【0002】 【従来の技術】従来のMOS型半導体装置の構造及び接
続部の説明図を図6及び図7に、更にLDD構造の半導
体の製造工程説明図を図8(a)〜図8(e)に示す。 【0003】図において、1はSi基板、2は拡散層、
2aは拡散層の濃度の低い領域、2bは拡散層の濃度の
高い領域、3はゲート電極、4はゲート絶縁膜、5は層
間絶縁膜、6はサイドウォール、7は1層目配線層、8
は2層目配線層、9は接続部(コンタクト部)である。 【0004】一般にLDD構造とは、図6に示す如く、
拡散層2が濃度の低い領域2aと、濃度の高い領域2b
とから成り、領域2aが濃度が低いためチャネルが形成
されるべき領域即ちゲート絶縁膜4の下へ拡散が拡がら
ずチャネル長が確保出来るような構造を言う。 【0005】又LDD構造は、領域2aによりこの部分
の抵抗が領域2bより高くなるためドレイン近傍で生ず
る電界を緩和し、この電界によってドレイン近傍上のゲ
ート絶縁膜4中にキャリアが注入し捕獲されることによ
り生ずるしきい値等の絶縁電界効果トランジスタ(以下
MISFETという)の特性の劣化いわゆるホットキャ
リア現象を抑制するものである。 【0006】又、LDD構造の半導体製造工程につい
て、図8(a)〜図8(e)に基いて述べると以下の通
りである。 【0007】先ず、図8(a)如く、従来の方法により
ゲート電極3をゲート絶縁膜4上に形成し、次に図8
(b)の如く、濃度の低い拡散領域2aを形成し、更に
図8(c)の如く、サイドウォールを形成するための層
間絶縁膜6aを形成し、次いて異方性エッチングにより
図8(d)の如く、サイドウォール6を形成し、終わり
に図8(e)の如く、濃度の高い拡散領域2bを形成す
るものである。 【0008】このようにLDD構造にすることにより耐
圧が改善され、バイアスス卜レス試験によるしきい値変
動が通常構造の素子と比べて約2桁小さくなり、高信頼
性トランジスタが実現される。 【0009】又、特開昭51ー68776号には、一導
電型の半導体基板に形成された逆導電型のソース領域及
びドレイン領域を備える電界効果トランジスタ(以下M
ISFETと言う)であって、前記ドレイン領域は高表
面不純物濃度の中央部と該中央部を囲む低不純物濃度部
からなる電界効果トランジスタが開示されている。これ
はドレイン領域の近傍に生ずる電界を緩和し、ホットキ
ャリアによるしきい値電圧の変動を防止するために2重
ドレイン構造を採用したものである。 【0010】更に、特開昭60ー194568号には、
MlSFETを備えたICにおいて、MISFETの実
効チャンネル長を充分に確保し、短チャンネル効果を防
止し、ICの集積度の向上と動作時間の高速化を図るこ
とを目的として、同一導電型で異なる不純物濃度の2つ
の半導体領域によって構成されるドレイン領域またはソ
ース領域を形成するためのそれぞれの不純物を、ゲート
電極およびその両側部に設けられたサイドウォールを介
して半導体基板内に導入することにより、チャネルが形
成されるべき領域へのソース領域又はドレイン領域への
回り込みを抑制し、実効チャンネル長を充分に確保が出
来るというlCが開示されている。 【0011】又特開昭61ー20369号には、LDD
の形成方法が開示されている。 【0012】即ち、この方法は、素子分離領域で囲まれ
た半導体基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、このゲート電極をマスクとして前記基板
に不純物を導入し第2導電型の第1の不純物層を形成す
る工程と、全面に絶縁膜を堆積した後、この絶縁膜を反
応性エッチングにより除去し前記ゲート電極の側面及び
その近傍に残存させる工程と、前記基板にゲート電極及
び残存絶縁膜をマスクとして不純物を導入し第2導電型
の第2の不純物層を形成し、ソース、ドレイン領域を形
成する工程と、全面に前記絶縁膜に対して選択エッチン
グ性を有するマスク材料層を形成した後、このマスク材
料層をゲート電極側面の残存絶縁膜の一部が露出するま
で選択的に除去する工程と、残存したマスク材料層を用
いて前記残存絶縁膜を選択的に除去し、ゲート電極との
間に間隙部を形成する工程と、この間隙部より前記基板
に不純物を導入し第1導電型の第3の不純物層を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法である。 【0013】この方法は、ドレイン電圧による空乏層の
伸びを抑えるための第1導電型の第3の不純物層(例え
ば、P-型層)を、ゲート電極の側壁近傍の第1導電型
の半導体基板のみに部分的に形成することにより、前記
P-型層のソース、ドレイン領域との接触部分を従来よ
りも少なくしたものである。 【0014】 【発明が解決しようとする課題】以上の如き従来のMO
S型半導体装置の問題点として、次の点が挙げられる。 【0015】(1)図7に示す如く、2層間の接続部9
は従来穴状の開口部を形成していたが、そのため開口部
9と1層目配線層7の金属が短絡しないようにフォトリ
ソグラフィーの組合わせ余裕aが必要であった。このこ
とは高集積化する上で、余裕aが露光装置の能力で決定
されるため単純に小さく出来ず、ネックとなっていた。 【0016】(2)前項と同様の理由で、組合わせ余裕
aのために、2層目配線層8の長さが縮小出来ず、この
抵抗による伝搬遅延のため高速化が出来ない。 【0017】(3)前記(1)項と同様の理由で、組合
わせ余裕aにより寄生拡散容量が小さくならず高速化が
出来ない。 【0018】本発明は、以上の如き問題点を解決する半
導体装置及びその製造方法を提供することを目的とする
ものである。 【0019】 【課題を解決するための手段】本発明の半導体装置は、
半導体基板上方にゲート絶縁膜を介して設置され、上部
に第1絶縁膜を有するゲート電極と、前記ゲート電極に
隣接する前記半導体基板中に設けられた不純物層と、前
記ゲート電極と前記第1絶縁膜側壁に設置された第2絶
縁膜と、前記第1及び第2絶縁膜を被覆するように設置
され、かつ前記不純物層上から前記第1絶縁膜上の一部
に至る開口幅を持つコンタクトホールを有する第3絶縁
膜と、前記コンタクトホールの中で前記不純物層と接触
する配線層と、を有し、前記コンタクトホール内にある
前記第1絶縁膜の膜厚は、前記第3絶縁膜に被覆されて
いる前記第1絶縁膜の膜厚よりも薄いことを特徴とす
る。 【0020】又、前記ゲート電極と前記配線層の間の前
記第1及び前記第2絶縁膜の厚みが、最も薄い部分で5
00Å以上であることを特徴とする。 【0021】本発明の半導体装置の製造方法は、半導体
基板上方にゲート絶縁膜を介して形成されたゲート電極
と、少なくとも前記ゲート電極をマスクとして前記半導
体基板中に形成された不純物層と、を有するMIS型半
導体装置の製造方法であって、前記ゲート電極上に第1
絶縁膜を形成する工程、前記ゲート電極と前記第1絶縁
膜との側壁に第2絶縁膜を形成する工程、少なくとも前
記不純物層上方、前記第1絶縁膜上及び前記第2絶縁膜
上に、第3絶縁膜を形成する工程、前記第3絶縁膜中に
前記不純物層上から前記ゲート電極上の一部に至る開口
幅を有するコンタクトホールを形成するために、前記第
3絶縁膜の一部、前記第1絶縁膜の一部および前記第2
絶縁膜の一部をエッチングする工程、 少なくとも前記
コンタクトホール内に配線層を形成し、前記不純物層と
前記配線層を接触させる工程、を有することを特徴とす
る。 【0022】また、前記エッチング工程において、前記
ゲート電極と前記配線層の間の前記第1及び前記第2絶
縁膜の厚みが、最も薄い部分で500Å以上となるよう
にエッチングされることを特徴とする。 【0023】 【作用】従来方法では、1層目ポリシリコン配線間隔は
図7に示す如く、l+2aとなる。ここで、 l:ポリシリコン間の開口部の大きさ、 a:合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必要
がなく、図2に示す如く加工制限される最小の配線間隔
でよい。 【0024】例えば、1層目ポリシリコンの線幅及び間
隔を夫々1.2μm、1.2μm、合わせ余裕aを1.
0μm、lを1.2μmとすると、 従来方法:l+2a=(1.2+1.0×2)μm=3.2μm 本発明法: 1.2μm となり、本発明法の場合、従来法の約半分以下となる。 【0025】本発明の半導体装置は以上の如く構成した
ので、チップ面積が縮小出来、この分だけソース又はド
レインの拡散層の拡散面積が縮小され寄生容量が減少す
る。又同様にこの分だけ2層目ポリシリコンの配線長が
短くなり、配線抵抗が小さくなって、伝搬遅延が減少出
来、高速化、低コスト化に対応出来る。 【0026】又、本発明の半導体装置において、ゲート
電極をポリシリコン又は高融点金属又はこれらの2層か
らなるポリサイドの各組合わせを用いた時、この表面に
凹凸があるため絶縁破壊がし易くなる。このため前記2
層間の絶縁膜の厚みを、最も薄い部分で500Å以上と
することにより絶縁破壊を防止し得るものである。 【0027】次に本発明の実施例について述べる。 【0028】 【発明の実施の形態】 (実施例1)本発明の半導体装置の実施例を、Nチャネ
ル型MISFETを備えたlCに適応した例について説
明する。 【0029】図1及び図2は、夫々本発明の半導体装置
及びその接続部の説明図である。 【0030】尚図において、図6〜図8中の符号と同符
号は同一又は相当部分を示すので繰返しの説明を省略す
る。 【0031】図において10は層間絶縁膜、11は側壁
絶縁膜である。 【0032】図1において、1は図6と同じくシリコン
単結晶からなるP-型半導体基板又はN-半導体基板上に
形成されたP-領域であり、lCを構成するものであ
る。2は拡散層であり、2aは濃度の低い拡散層、2b
は濃度の濃い拡散層であり、3は絶縁膜4(ゲート絶縁
膜)の所定上面部に設けられ主としてゲート電極として
用いられる第1層目配線層であり、4は主としてゲート
絶縁膜として使用する基板1上部に設けられた絶縁膜で
あり、5は基板1上部に半導体素子を覆うようにして設
けられた層間絶縁膜(第1絶縁膜)であり、主としてそ
の上部に設けられた第2層目配線層と半導体素子とを電
気的に隔離するものである。6は主として第1層目配線
層のゲート電極部3の両端部のゲート絶縁膜4の上部に
異方性エッチングにより設けられた絶縁性のサイドウォ
ール(第2絶縁膜)であり、ドレイン領域又はソース領
域として用いられる一対の半導体領域をより隔離し、実
効チャネル長さを充分に確保するためとこの時形成され
た濃度の低い拡散層2aとより成り立っている。 【0033】又、11は第1層目配線層7と第2層目配
線層8との接触をとる開口部内にあるゲート電極3の側
壁の絶縁膜(第2絶縁膜)でゲート絶縁膜4の上部に異
方性エッチングにより形成された側壁絶縁膜であり、こ
の側壁絶縁膜は第1としてLDD構造のサイドウォー
ル、第2として層間絶縁膜10(第3絶縁膜)を異方性
エッチングで開口部(図2においては9)を形成する際
に該サイドウォールと同様のメカニズムにて形成される
側壁絶縁膜、第3には前記第1と第2の組合せによって
出来る側壁絶縁膜であり、これらの違いは層間絶縁膜1
0においてその膜厚とこれがエッチングされる際のオー
バーエッチング時間の設定により説明される。 【0034】つまリオーバーエッチング時間が長いと層
間絶縁膜10がゲート電極側面においても全てエッチン
グされ側壁絶縁膜6はLDDのサイドウォールのみとな
り逆にエッチング量を減らすと第3の状態となる。 【0035】第2の状態は後述する実施例3で示される
工程で作成された時の状態を示す。 【0036】本発明の半導体装置は、図1に示す如く、 (1)2層目配線層8が基板上の拡散層2との接線部に
おいて、サイドウォール又は側壁絶縁膜である6により
自己整合的に1層目配線層7(ゲート電極3)と分離さ
れている。 【0037】(2)開口部9はソース又はドレインの拡
散層のSi表面とサイドウォール又は側壁絶縁膜6との
境界より大きく合わせ余裕を取っていない。 【0038】(3)1層目及び2層目の配線層7及び8
は従来の層間絶縁膜10以外に絶縁膜5によっても分離
されている。 【0039】等、従来の装置とは異なるものである。 【0040】(実施例2)次に図3(a)〜図3(l)
に基づいて、本発明の半導体装置の製造方法の一実施例
について述べる。 【0041】図において12はフォトレジストパターン
である。 【0042】本発明の半導体装置の製造方法は、 (1)先ず、図3(a)に示す如く、p型の半導体基板
1の表面にゲート絶縁膜4を形成した後、酸化膜多結晶
シリコン層又は高融点金属層又はこの2つの組合せから
なるポリサイド層のゲート電極層(1層目配線層7)を
形成する。 【0043】(2)次に図3(b)に示す如く、ゲート
電極層7上にCVDにより絶縁膜5を形成する。(この
場合、又はゲート電極7層の酸化熱処理等によってもよ
い。) (3)図3(c)に示す如く、絶縁膜5上にフォトレジ
ストパターン12を形成する。 【0044】(4)図3(d)に示す如く、反応性エッ
チング(RIE)により、絶縁膜5をエッチング除去す
る。次に、図3(e)に示す如く、同じく反応性エッチ
ングによりゲート電極3を形成せしめ、フォトレジスト
パターン12を除去する。 【0045】(5)図3(f)に示す如く、ゲート電極
3をマスクとして基板1に31P+のイオン打込みによ
り、n~層(濃度の低い拡散層2a)を形成する。 【0046】(6)図3(g)に示す如く、CVDによ
り層間絶縁膜6aをゲート電極3上全面に形成する。 【0047】(7)図3(h)に示す如く、全面を反応
性エッチングにより全面エッチング除去し、サイドウォ
ール6をゲート電極3の側壁に形成する。 【0048】(8)次に、図3(i)に示す如く、基板
1に31P+又はAsのイオン打込みを用いてn+層(濃い
拡散層2b)を形成する。 【0049】(9)図3(j)に示す如く、CVDによ
り層間絶縁膜10を形成する。 【0050】(10)図3(k)示す如く、前記層間絶
縁膜10の所定部分の下の層間絶縁膜5及びサイドウォ
ール6一部をエッチングにより除去し、サイドウォール
11及び接続部の開口部9を形成する。 【0051】尚、このとき層間絶縁膜5,サイドウォー
ル6形成時のオーバエッチング量,層間絶縁膜10と接
続部の開口部9とのエッチング条件を最適化することに
より1層目配線層7と2層目配線層8間の絶縁膜5又は
11が膜の最小で500Å以上に調節することにより両
者間のリークを防止し、耐圧の確保をする。 【0052】(11)最後に、図3(l)に示す如く、
以下従来方法により2層目配線金属層8を形成する。 【0053】以上の12工程を行うことにより本発明の
半導体装置の構造が実現出来た。 【0054】(実施例3)一方図4(a)〜図4(c)
に示す他の方法について述べる。 【0055】(1)先ず、図4(a)に示す如く、p型
の半導体基板表面にゲート絶縁膜を形成した後、ポリシ
リコン層又は高融点金属層又はこの2つの組合せからな
るポリサイド層のゲート電極層3を半導体基板1上のゲ
ート膜4上に形成する。 【0056】(2)次いで、図4(b)に示す如く、ゲ
ート電極層3をマスクとして基板1に31P+のイオン打
込みにより、n-層(濃度の低い拡散層2a)を形成す
る。 【0057】(3)図4(c)示す如く、950℃以下
の温度で湿雰囲気中で酸化処理することによりゲート電
極3の周囲がSi基板1よりかなり多く、(温度条件に
よるが5〜10倍程度の膜)6aが形成出来る。 【0058】(4)以下前記実施例2の製造工程(6)
以下の7工程{図3(f)以下}を行う。 【0059】以上10工程からなる本法にても本発明の
半導体装置の構造が実現出来る。 【0060】(実施例4)又、図5(a)〜図5(d)
示す他の方法について述べる。 【0061】(1)図5(a)示す如く、従来方法でn
型の半導体基板表面に、ゲート絶縁膜を形成した後、ポ
リシリコン層又は高融点金属層又はこの2つの組合せか
らなるポリサイド層のゲート電極層を形成し、該ゲート
電極3の側壁にサイドウォール6を形成せしめ次いで該
ゲー卜電極3をマスクとして、前記基板1に31P+イオ
ン打込みによりn-層(低い拡散層2a)を形成せしめ
る。 【0062】(2)図5(b)に示す如く絶縁膜5を9
50℃以下の温度で湿雰囲気中で酸化熱処理する。 【0063】このとき実施例3の理由によりゲート電極
3上にのみ多く絶縁膜5が形成出来る。 【0064】(3)図5(c)に示す如く、基板1に31
P+ 又はAsのイオン打込みを用いてn+ 層(濃い拡散
層2b)を形成する。 【0065】(4)以下前記実施例2の製造工程(9)
以下の4工程(図3(j)以下)を行う。 【0066】以上7工程からなる本法にても本発明の半
導体装置の構造が実現出来た。 【0067】本発明の半導体装置の製造方法は、 (1)実施例2及び3のサイドウォール6を形成する前
又は実施例4のサイドウォール6形成後で少なくとも層
間絶縁膜10を形成する前、1層目配線上に所定の厚み
の絶縁膜5を形成する。 【0068】(2)実施例2及び3に於いては、サイド
ウォール6の形成時と層間絶縁膜10をエッチングする
際に、実施例4に於いては、層間絶縁膜10のエッチン
グする時に、1層目配線上の絶縁膜5が残るようにエッ
チングして最終的に500Å以上残るようにする。 【0069】等の点で従来方法と相異するものである。 【0070】尚、本発明の実施例においては、p型基板
に形成されるnチヤンネルトランジスターについて述べ
たが当然n型基板に形成されるnチヤンネルトランジス
ターにも適用出来ることはいうまでもない。 【0071】 【発明の効果】本発明の半導体装置及び半導体装置の製
造方法によれば、 (1)アライメント余裕を除くことが出来るため1層目
配線間の間隔が小さくなり高密度化が実現できた。 【0072】(2)2層目配線長を短く出来るため配線
抵抗が低減でき配線遅延が減少できた。 【0073】(3)拡散層面積が減少できたため、これ
により拡散層容量の低減とこれによる2層目配線の寄生
容量が低減出来高速化が実現できた。 【0074】(4)全体的にチップ面積が小さくなり同
ーウェハー内の有効チップ数が増加しコストが低減でき
た。 【0075】(5)コンタクトホールを形成するための
エッチング工程において、第1絶縁膜及び第2絶縁膜
(サイドウォール)がオーバーエッチングされてもよい
ためエッチング終点の厳密な精度を必要とせず簡易なプ
ロセスにて半導体装置を製造することができる。さら
に、第1絶縁膜がオーバーエッチングされてもよいとい
う効果とあいまって、不純物領域上も充分エッチングさ
れるので、不純物層と配線層との接触面積を増加させる
ことができる。また、第1絶縁膜の一部及び第2絶縁膜
(サイドウォール)の一部をエッチングしても、残存す
る第1及び第2の絶縁膜によりゲート電極と配線層とは
少なくとも500Å離間しているため、耐圧を充分確保
できる。
【図面の簡単な説明】
【図1】本発明の半導体装置の説明図。
【図2】本発明の半導体装置の接続部の説明図。
【図3】(a)〜(l)は本発明の実施例2、3、及び
4における製造方法の工程説明図。 【図4】(a)〜(C)は本発明の実施例2、3、及び
4における製造方法の工程説明図。 【図5】(a)〜(c)は本発明の実施例2、3、及び
4における製造方法の工程説明図。 【図6】従来半導体装置の構造説明図及びその接続部の
説明図。 【図7】従来半導体装置の構造説明図及びその接続部の
説明図。 【図8】(a)〜(e)はLDD構造半導体の製造工程
説明図。 【符号の説明】 1・・・Si基板 2・・・拡散層 2a・・濃度の低い拡散層 2b・・濃い拡散層 3.7・ゲート電極(1層目配線層) 4・・・ゲート絶縁膜 5.10・層間絶縁膜 6・・・サイドウォール 6a・・・サイドウォールを形成するための絶縁膜 8・・・2層目配線層 9・・・接続部(コンタクト部) 11・・側壁絶縁膜 12・・フォトレジストパターンである。 尚、図面中、同符号は同一又は相当部分を示す。
4における製造方法の工程説明図。 【図4】(a)〜(C)は本発明の実施例2、3、及び
4における製造方法の工程説明図。 【図5】(a)〜(c)は本発明の実施例2、3、及び
4における製造方法の工程説明図。 【図6】従来半導体装置の構造説明図及びその接続部の
説明図。 【図7】従来半導体装置の構造説明図及びその接続部の
説明図。 【図8】(a)〜(e)はLDD構造半導体の製造工程
説明図。 【符号の説明】 1・・・Si基板 2・・・拡散層 2a・・濃度の低い拡散層 2b・・濃い拡散層 3.7・ゲート電極(1層目配線層) 4・・・ゲート絶縁膜 5.10・層間絶縁膜 6・・・サイドウォール 6a・・・サイドウォールを形成するための絶縁膜 8・・・2層目配線層 9・・・接続部(コンタクト部) 11・・側壁絶縁膜 12・・フォトレジストパターンである。 尚、図面中、同符号は同一又は相当部分を示す。
Claims (1)
- (57)【特許請求の範囲】 1.半導体基板上方にゲート絶縁膜を介して設置され、
上部に第1絶縁膜を有するゲート電極と、 前記ゲート電極に隣接する前記半導体基板中に設けられ
た不純物層と、 前記ゲート電極と前記第1絶縁膜側壁に設置された第2
絶縁膜と、 前記第1及び第2絶縁膜を被覆するように設置され、か
つ前記不純物層上から前記第1絶縁膜上の一部に至る開
口幅を持つコンタクトホールを有する第3絶縁膜と、 前記コンタクトホールの中で前記不純物層と接触する配
線層と、 を有し、前記コンタクトホール内にある前記第1絶縁膜
の膜厚は、前記第3絶縁膜に被覆されている前記第1絶
縁膜の膜厚よりも薄いことを特徴とする半導体装置。 2.前記ゲート電極と前記配線層の間の前記第1及び前
記第2絶縁膜の厚みが、最も薄い部分で500Å以上で
あることを特徴とする請求項1記載の半導体装置。 3.半導体基板上方にゲート絶縁膜を介して形成された
ゲート電極と、 少なくとも前記ゲート電極をマスクとして前記半導体基
板中に形成された不純物層と、を有するMIS型半導体
装置の製造方法であって、 前記ゲート電極上に第1絶縁膜を形成する工程、 前記ゲート電極と前記第1絶縁膜との側壁に第2絶縁膜
を形成する工程、 少なくとも前記不純物層上方、前記第1絶縁膜上及び前
記第2絶縁膜上に、第3絶縁膜を形成する工程、 前記第3絶縁膜中に前記不純物層上から前記ゲート電極
上の一部に至る開口幅を有するコンタクトホールを形成
するために、前記第3絶縁膜の一部、前記第1絶縁膜の
一部および前記第2絶縁膜の一部をエッチングする工
程、 少なくとも前記コンタクトホール内に配線層を形成し、
前記不純物層と前記配線層を接触させる工程、 を有する半導体装置の製造方法。 4.前記エッチング工程において、前記ゲート電極と前
記配線層の間の前記第1及び前記第2絶縁膜の厚みが、
最も薄い部分で500Å以上となるようにエッチングさ
れることを特徴とする請求項3記載の半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8083631A JP2701828B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP8083631A JP2701828B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体装置及びその製造方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62145297A Division JPS63310173A (ja) | 1986-10-27 | 1987-06-12 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0992831A JPH0992831A (ja) | 1997-04-04 |
JP2701828B2 true JP2701828B2 (ja) | 1998-01-21 |
Family
ID=13807824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP8083631A Expired - Lifetime JP2701828B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2701828B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009026777A (ja) * | 2007-07-17 | 2009-02-05 | Renesas Technology Corp | 半導体装置の製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61207057A (ja) * | 1985-03-11 | 1986-09-13 | Sanyo Electric Co Ltd | 半導体集積装置の製造方法 |
-
1996
- 1996-04-05 JP JP8083631A patent/JP2701828B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH0992831A (ja) | 1997-04-04 |
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