JPS6246552A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6246552A JPS6246552A JP60185528A JP18552885A JPS6246552A JP S6246552 A JPS6246552 A JP S6246552A JP 60185528 A JP60185528 A JP 60185528A JP 18552885 A JP18552885 A JP 18552885A JP S6246552 A JPS6246552 A JP S6246552A
- Authority
- JP
- Japan
- Prior art keywords
- well region
- oxidation
- forming
- resistant film
- resist pattern
- Prior art date
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- Pending
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型MO8半導体装置の製造方法に関し、特
にツインタブタイプの相補型MO8半導体装置における
ウェル拡散層を形成する方法の改良に係る。
にツインタブタイプの相補型MO8半導体装置における
ウェル拡散層を形成する方法の改良に係る。
〔発明の技術的背景およびその問題点〕相補型MO3半
導体装置(0MO8)は、一つの半導体基板にPチャン
ネルMO8FET (P−MOSFET)およびNチャ
ンネルMO8FET(N−MOSFET>を形成した構
造を有している。従って、例えばN型シリコン基板を用
いて0MO8を製造する場合にはN−MOFETを形成
するためのP型ウェル領域が必要となり、P型基板を用
いるときにはP−MOSFETを形成するためのN型ウ
ェル領域が必要とされる。更に、最近では基板濃度を低
くし、P型ウェル領域およびN型ウェル領域の両ウェル
を設けた0MO8(以下、ツインタブタイプという)も
製造されている。
導体装置(0MO8)は、一つの半導体基板にPチャン
ネルMO8FET (P−MOSFET)およびNチャ
ンネルMO8FET(N−MOSFET>を形成した構
造を有している。従って、例えばN型シリコン基板を用
いて0MO8を製造する場合にはN−MOFETを形成
するためのP型ウェル領域が必要となり、P型基板を用
いるときにはP−MOSFETを形成するためのN型ウ
ェル領域が必要とされる。更に、最近では基板濃度を低
くし、P型ウェル領域およびN型ウェル領域の両ウェル
を設けた0MO8(以下、ツインタブタイプという)も
製造されている。
第3図(A>はツインタブタイプCMO8の一例におけ
るウェル領域を示す図で、図中1はN型シリコン基板、
2はP型ウェル領域、3はN型ウェル領域を示している
。この例のツインタブタイプでは、P型ウェル領域2だ
け場合に比較して、P−MOSFETを形成する基板領
域の不純物濃度を高精度で制御でき、またP型ウェル領
域の端縁境界が垂直になるためにスタンバイリーク電流
を抑Illできるといった利点を有している。
るウェル領域を示す図で、図中1はN型シリコン基板、
2はP型ウェル領域、3はN型ウェル領域を示している
。この例のツインタブタイプでは、P型ウェル領域2だ
け場合に比較して、P−MOSFETを形成する基板領
域の不純物濃度を高精度で制御でき、またP型ウェル領
域の端縁境界が垂直になるためにスタンバイリーク電流
を抑Illできるといった利点を有している。
ところで、P型ウェル領域2とN型ウェル領域3の不純
物濃度が深さ方向に等しい分布を有するならば、第3図
(A>のように両ウェル領域の境界は略垂直になか、こ
の分布が異なるとき、例えばN型ウェル領域3が浅く形
成される時には、第3図(8)に示すようにP型ウェル
領域2がN型ウェル領域3の下に廻り込んで所謂バルジ
4が形成される。該バルジ4の存在によって電界の束中
が生じる結果、第4図(A)(B)に矢印で示すように
、一方のウェル領域と、他方のウェル#4域内に形成さ
れた不純物領域との間のパンチスルー耐圧が劣化する問
題を生じる。
物濃度が深さ方向に等しい分布を有するならば、第3図
(A>のように両ウェル領域の境界は略垂直になか、こ
の分布が異なるとき、例えばN型ウェル領域3が浅く形
成される時には、第3図(8)に示すようにP型ウェル
領域2がN型ウェル領域3の下に廻り込んで所謂バルジ
4が形成される。該バルジ4の存在によって電界の束中
が生じる結果、第4図(A)(B)に矢印で示すように
、一方のウェル領域と、他方のウェル#4域内に形成さ
れた不純物領域との間のパンチスルー耐圧が劣化する問
題を生じる。
そこで、このようなバルジの発生を回避するために、第
5図に示す方法が従来提案されている(1984年IE
DM会報)。
5図に示す方法が従来提案されている(1984年IE
DM会報)。
この方法は、例えばボロンをイオン注入した後の熱酸化
工程でP型ウェル領域2を形成する際に、高圧酸化法を
用いることにより、形成される酸化1!15のバーズビ
ークを通常の酸化法による場合(図中破線で示すもの)
よりも長く伸ばすようにしたもので、次のような意味を
有する。
工程でP型ウェル領域2を形成する際に、高圧酸化法を
用いることにより、形成される酸化1!15のバーズビ
ークを通常の酸化法による場合(図中破線で示すもの)
よりも長く伸ばすようにしたもので、次のような意味を
有する。
即ち、このときに形成される酸化115は、N型ウェル
領域3を形成するために続いて行なわれる燐のイオン注
入においてブロッキングマスクに用いられる(以下、こ
の酸化lI!5をマスキングオキサイドという)。従っ
て、該マスキングオキサイド5のバーズビークを伸ばす
ことによってN型ウェル領域3のための燐のイオン注入
領域がP型ウェル領域2から離間されることになり、バ
ルジの発生が防止されるものである。
領域3を形成するために続いて行なわれる燐のイオン注
入においてブロッキングマスクに用いられる(以下、こ
の酸化lI!5をマスキングオキサイドという)。従っ
て、該マスキングオキサイド5のバーズビークを伸ばす
ことによってN型ウェル領域3のための燐のイオン注入
領域がP型ウェル領域2から離間されることになり、バ
ルジの発生が防止されるものである。
ところが、この方法で用いる高圧酸化法は未だ特殊なプ
ロセスであるため、既に豊富な技術の蓄積によりプロセ
スとして確立された従来の酸化法に比較して、制御性な
いし信頼性に劣る問題がある。
ロセスであるため、既に豊富な技術の蓄積によりプロセ
スとして確立された従来の酸化法に比較して、制御性な
いし信頼性に劣る問題がある。
〔発明の目的〕 。
本発明は上記事情に鑑みてなされたもので、従来行なわ
れている信頼性の高いプロセスのみを用い、隣接するP
型ウェル領域およびN型ウェル領域境界にバルジを形成
することなくツインタブタイプの0MO8を製造でき、
しかも製造工程を大幅に簡略化することも可能な製造方
法を提供しようとするものである。
れている信頼性の高いプロセスのみを用い、隣接するP
型ウェル領域およびN型ウェル領域境界にバルジを形成
することなくツインタブタイプの0MO8を製造でき、
しかも製造工程を大幅に簡略化することも可能な製造方
法を提供しようとするものである。
本発明による半導体装置の製造方法は、第一導電型の半
導体基板表面に第一の酸化膜を形成した後、その上に耐
酸化性膜を積層j’ffl積する工程と、ツインタブを
構成する一方のウェル領域形成予定部上に開孔部を有す
るレジストパターンを形成する工程と、該レジストパタ
ーンをマスクとして等方性のエツチングプロセスで前記
耐酸化性膜をエツチングすることにより耐酸化性膜パタ
ーンを形成し、且つその際のサイドエツチングにより耐
酸化性膜パターンの端縁を前記レジストパターンの端縁
よりも内側に後退させる工程と、前記レジストパターン
をブロッキングマスクとして第一導電型不純物または第
二導電型不純物を前記半導体基板にイオン注入する工程
と、前記レジストパターンを除去した後、前記耐酸化性
膜パターンをマスクとして前記半導体基板表面を選択酸
化することにより、前記不純物のイオン注入領域表面に
第二の熱酸化膜を形成し、同時に前記不純物を活性化さ
せてツインタブを構成する第一のウェル領域を形成する
工程と、前記耐酸化性膜パターンを除去した後、前記第
二の熱酸化膜をマスクとして前記第一のウェル領域を形
成した不純物とは逆導電型の不純物をイオン注入する工
程と、該イオン注入された不純物を熱処理で活性化する
ことにより、前記第一のウェル領域とは逆導電型の第二
のウェル領域を形成し、ツインタブを形成する工程とを
具備したことを特徴とするものである。
導体基板表面に第一の酸化膜を形成した後、その上に耐
酸化性膜を積層j’ffl積する工程と、ツインタブを
構成する一方のウェル領域形成予定部上に開孔部を有す
るレジストパターンを形成する工程と、該レジストパタ
ーンをマスクとして等方性のエツチングプロセスで前記
耐酸化性膜をエツチングすることにより耐酸化性膜パタ
ーンを形成し、且つその際のサイドエツチングにより耐
酸化性膜パターンの端縁を前記レジストパターンの端縁
よりも内側に後退させる工程と、前記レジストパターン
をブロッキングマスクとして第一導電型不純物または第
二導電型不純物を前記半導体基板にイオン注入する工程
と、前記レジストパターンを除去した後、前記耐酸化性
膜パターンをマスクとして前記半導体基板表面を選択酸
化することにより、前記不純物のイオン注入領域表面に
第二の熱酸化膜を形成し、同時に前記不純物を活性化さ
せてツインタブを構成する第一のウェル領域を形成する
工程と、前記耐酸化性膜パターンを除去した後、前記第
二の熱酸化膜をマスクとして前記第一のウェル領域を形
成した不純物とは逆導電型の不純物をイオン注入する工
程と、該イオン注入された不純物を熱処理で活性化する
ことにより、前記第一のウェル領域とは逆導電型の第二
のウェル領域を形成し、ツインタブを形成する工程とを
具備したことを特徴とするものである。
本発明は耐酸化性膜パターンをサイドエツチングしてそ
の端株をレジストパターンの内側に後退させることによ
り、高圧酸化法を用いることなく通常の選択酸化法でマ
スキングオキサイドを形成し、高圧酸化法を用いた場・
合と同様の効果を得たもので、第1図(A)(B)を参
照してその作用を説明すれば次の通りである。
の端株をレジストパターンの内側に後退させることによ
り、高圧酸化法を用いることなく通常の選択酸化法でマ
スキングオキサイドを形成し、高圧酸化法を用いた場・
合と同様の効果を得たもので、第1図(A)(B)を参
照してその作用を説明すれば次の通りである。
第1図(A)は耐酸化性膜をパターンニングし、更にサ
イドエツチングした状態を示している。同図において、
1は半導体基板、6は第一の酸化膜、7は耐酸化性膜パ
ターン、8はレジストパターンである。dlはサイドエ
ツチングの量を示し、d2はエツチング時間に比例する
から容易に制御することができる。この状態でレジスト
パターン8をブロッキングマスクとして第一のウェル領
域形成のための不純物をイオン注入し、レジストパター
ン8を除去した後、耐酸化性膜パターン7をマスクとし
て選択酸化を行なう。これにより、第1図(B)に示す
ように第二の酸化膜(マスキングオキサイド)5が形成
され、該第二の酸化膜の先端は耐酸化性膜7の下に食込
んでバーズビーク形状となる。この食込みfIid2も
酸化条件および耐酸化性gI7の膜厚によって定まるか
ら、容易に制御可能である。この結果、レジストパター
ン8の端縁からバーズビーク先端までの距離(d1十d
z)は完全に制御可能となり、且つ高圧酸化によりバー
ズビークをdlだけ伸ばしたのと同等となる。即ち、第
一のウェル!I域と第二のウェル領域のイオン注入領域
は、dlとd2の和だけ引離されることになる。
イドエツチングした状態を示している。同図において、
1は半導体基板、6は第一の酸化膜、7は耐酸化性膜パ
ターン、8はレジストパターンである。dlはサイドエ
ツチングの量を示し、d2はエツチング時間に比例する
から容易に制御することができる。この状態でレジスト
パターン8をブロッキングマスクとして第一のウェル領
域形成のための不純物をイオン注入し、レジストパター
ン8を除去した後、耐酸化性膜パターン7をマスクとし
て選択酸化を行なう。これにより、第1図(B)に示す
ように第二の酸化膜(マスキングオキサイド)5が形成
され、該第二の酸化膜の先端は耐酸化性膜7の下に食込
んでバーズビーク形状となる。この食込みfIid2も
酸化条件および耐酸化性gI7の膜厚によって定まるか
ら、容易に制御可能である。この結果、レジストパター
ン8の端縁からバーズビーク先端までの距離(d1十d
z)は完全に制御可能となり、且つ高圧酸化によりバー
ズビークをdlだけ伸ばしたのと同等となる。即ち、第
一のウェル!I域と第二のウェル領域のイオン注入領域
は、dlとd2の和だけ引離されることになる。
更に具体的な例で説明すると、膜厚2500人のシリコ
ン窒化膜をCDEでパターンニングするときはd1=0
.8.is、膜厚8500人のマスキングオキサイドを
1000℃で形成するときはd2−0,8#であるから
、このときdl +62−1.6 Hmである。接合深
さ2.0pの第一のウェル領域における横方向の拡散長
が1.2声、また0、6 uaの所で基板と同じ不純物
濃度となる第二のウェル領域の横方向拡散長が約0.4
−であることから、このdl +62の大きさは必要と
される長さに一致する。
ン窒化膜をCDEでパターンニングするときはd1=0
.8.is、膜厚8500人のマスキングオキサイドを
1000℃で形成するときはd2−0,8#であるから
、このときdl +62−1.6 Hmである。接合深
さ2.0pの第一のウェル領域における横方向の拡散長
が1.2声、また0、6 uaの所で基板と同じ不純物
濃度となる第二のウェル領域の横方向拡散長が約0.4
−であることから、このdl +62の大きさは必要と
される長さに一致する。
以下にP型基板を用いた本発明の一実施例を説明する。
(1)P型シリコン基板11の表面を熱酸化することに
より、膜厚1000人のパッド酸化膜12を形成する(
第2図(A)図示)。
より、膜厚1000人のパッド酸化膜12を形成する(
第2図(A)図示)。
+2) 次に、L PCVDlk−ヨリ膜厚2500
人(7)シリコン窒化膜13を堆積する (第2図<8
)図示)。このとき、シリコン窒化膜13によるストレ
スが加わるが、介在されているパッド酸化膜12により
基板11に加わるストレスが上相されるため、基板に歪
みが入って欠陥が形成されるのを防止することができる
。
人(7)シリコン窒化膜13を堆積する (第2図<8
)図示)。このとき、シリコン窒化膜13によるストレ
スが加わるが、介在されているパッド酸化膜12により
基板11に加わるストレスが上相されるため、基板に歪
みが入って欠陥が形成されるのを防止することができる
。
(3次に、フォトレジストを塗布して露光および現像を
行なうことにより、N型ウェル領域予定部上に開孔部を
有するレジストパターン14を形成する(第2図(C)
図示)。
行なうことにより、N型ウェル領域予定部上に開孔部を
有するレジストパターン14を形成する(第2図(C)
図示)。
(4) 次に、CDE (ケミカルドライエツチング
)のような等方性のエツチングプロセスにより、前記レ
ジストパターン14をマスクとしてシリコン窒化膜13
をパターンニングする。更にエツチングを続行すること
により、シリコン窒化膜パターンに0.8−程度のサイ
ドエツチングを生じさせる(第2図(D)図示)。
)のような等方性のエツチングプロセスにより、前記レ
ジストパターン14をマスクとしてシリコン窒化膜13
をパターンニングする。更にエツチングを続行すること
により、シリコン窒化膜パターンに0.8−程度のサイ
ドエツチングを生じさせる(第2図(D)図示)。
■ 次に、レジストパターン14をブロッキングマスク
とし、N型ウェル領域形成のために燐をイオン注入する
。図中、15はリンのイオン注入層を示している(第2
図(E)図示)。
とし、N型ウェル領域形成のために燐をイオン注入する
。図中、15はリンのイオン注入層を示している(第2
図(E)図示)。
(6)次に、レジストパターン14を除去した後、シリ
コン窒化膜13を耐酸化性マスクとして選択酸化を行な
い、膜厚9000人内外のマスキングオキサイド16を
形成する(第2図(F)図示)。このとき、先にイオン
注入された燐は活性化され、N型拡散層17が形成され
る。
コン窒化膜13を耐酸化性マスクとして選択酸化を行な
い、膜厚9000人内外のマスキングオキサイド16を
形成する(第2図(F)図示)。このとき、先にイオン
注入された燐は活性化され、N型拡散層17が形成され
る。
(7) 次に、シリコン窒化l!13を除去した後、
高温熱処理によりN型拡散層17中の燐を再拡散させて
スラツピングすることにより、接合深さ約2urrrの
N型ウェル領域18を形成する(第2図(G)図示)。
高温熱処理によりN型拡散層17中の燐を再拡散させて
スラツピングすることにより、接合深さ約2urrrの
N型ウェル領域18を形成する(第2図(G)図示)。
(8) 次に、マスキングオキサイド16をブロッキ
ングマスクとしてボロンをイオン注入することにより、
P型ウェル領域の形成予定部に選択的にボロンのイオン
注入層19を形成する(第2図()−1)図示)。
ングマスクとしてボロンをイオン注入することにより、
P型ウェル領域の形成予定部に選択的にボロンのイオン
注入層19を形成する(第2図()−1)図示)。
(9)次に、マスキングオキサイド16をN84F溶液
中でエツチングにより除去した後、選択酸化により素子
分離酸化膜21を形成する。
中でエツチングにより除去した後、選択酸化により素子
分離酸化膜21を形成する。
続いて、通常の0MO8工程によりN型ウェル領域中に
P−MOSFETを、P型つェル領域中にN−MOFE
Tを形成した後、層間絶縁pIA22の堆積、電極引出
し用コンタクトホールの開孔を行ない、AI/St合金
等による配線23を形成し、更にパッシベーション絶縁
膜24を堆積して0MO8装置を完成させる(第2図(
1)図示)。
P−MOSFETを、P型つェル領域中にN−MOFE
Tを形成した後、層間絶縁pIA22の堆積、電極引出
し用コンタクトホールの開孔を行ない、AI/St合金
等による配線23を形成し、更にパッシベーション絶縁
膜24を堆積して0MO8装置を完成させる(第2図(
1)図示)。
上記実施例によって、両ウェル領域18.20の境界に
バルジを形成することなくツインタブタイプの0MO8
を製造することができ、バンチスルー耐圧を向上するこ
とができた。また、両ウェル領域18.20における濃
度プロファイルを比較的自由に設定できるため、MOS
FETの閾値IIIwJを兼ねてウェル形成を行なうこ
とができる。
バルジを形成することなくツインタブタイプの0MO8
を製造することができ、バンチスルー耐圧を向上するこ
とができた。また、両ウェル領域18.20における濃
度プロファイルを比較的自由に設定できるため、MOS
FETの閾値IIIwJを兼ねてウェル形成を行なうこ
とができる。
従って、製造工程を簡略化することが可能となった。
なお、上記実施例ではマスキングオキサイドを形成した
後に高温で不純物を熱拡散し、接合深さ2*のN型ウェ
ル領域を形成しているが、P型ウェル領域のための不純
物のイオン注入がなされた後にこの拡散工程を行なって
もよい。その場合、二つのウェル領域を構成する不純物
元素のシリコン中の拡散係数および濃度を考慮し、シリ
コン窒化膜のサイドエツチングの量を調整する必要があ
る。
後に高温で不純物を熱拡散し、接合深さ2*のN型ウェ
ル領域を形成しているが、P型ウェル領域のための不純
物のイオン注入がなされた後にこの拡散工程を行なって
もよい。その場合、二つのウェル領域を構成する不純物
元素のシリコン中の拡散係数および濃度を考慮し、シリ
コン窒化膜のサイドエツチングの量を調整する必要があ
る。
また、上記実施例ではP型ウェル領域形成のための熱拡
散を通常の0MO8工程に含まれる熱処理工程で自動的
に行なっているが、P型つェル領域用のイオン注入を行
なった後、必要に応じて別途拡散工程を追加してもよい
。その場合、もしP型ウェル領域の不純物濃度がP型基
板の濃度に等しくなる深さが1pで、N型ウェル領域の
接合深さが2戸となるような場合には、シリコン窒化膜
13のサイドエツチング量を1,0−に増やす必要があ
る。そのためにはパッド酸化膜が厚くなる場合もあり得
る。
散を通常の0MO8工程に含まれる熱処理工程で自動的
に行なっているが、P型つェル領域用のイオン注入を行
なった後、必要に応じて別途拡散工程を追加してもよい
。その場合、もしP型ウェル領域の不純物濃度がP型基
板の濃度に等しくなる深さが1pで、N型ウェル領域の
接合深さが2戸となるような場合には、シリコン窒化膜
13のサイドエツチング量を1,0−に増やす必要があ
る。そのためにはパッド酸化膜が厚くなる場合もあり得
る。
加えて、マスキングオキサイド16の膜厚およびシリコ
ン窒化膜13の膜厚は、他の条件によっては上記実施例
に示した値から変更される場合がある。即ち、マスキン
グオキサイド16の!!J厚は、第一にイオン注入のマ
スクとして必要な厚さ、第二にバーズビークの伸び量か
ら決定される。従って、高加速のイオン注入を行なう場
合や、両ウェル領域における各イオン注入領域間隔を更
に広げたい場合には、マスキングオキサイドの膜厚は更
に厚くなる可能性があるし、この逆もあり得る。
ン窒化膜13の膜厚は、他の条件によっては上記実施例
に示した値から変更される場合がある。即ち、マスキン
グオキサイド16の!!J厚は、第一にイオン注入のマ
スクとして必要な厚さ、第二にバーズビークの伸び量か
ら決定される。従って、高加速のイオン注入を行なう場
合や、両ウェル領域における各イオン注入領域間隔を更
に広げたい場合には、マスキングオキサイドの膜厚は更
に厚くなる可能性があるし、この逆もあり得る。
他方、シリコン窒化膜13の膜厚はマスキングオキサイ
ド16のバーズビーク長や、基板への歪みによる欠陥の
艶により決定され、マスキングオキサイドが著しく厚い
場合には上記実施例の値よりも薄くなることがあり得る
し、その逆もあり得る。
ド16のバーズビーク長や、基板への歪みによる欠陥の
艶により決定され、マスキングオキサイドが著しく厚い
場合には上記実施例の値よりも薄くなることがあり得る
し、その逆もあり得る。
更に、上記実施例ではN型ウェル領域18を先に形成し
たが、P型ウェル領域を先に形成した後にN型ウェル領
域を形成してもよい。もちろん、本発明はN型基板を用
いても同様に適用することが可能である。
たが、P型ウェル領域を先に形成した後にN型ウェル領
域を形成してもよい。もちろん、本発明はN型基板を用
いても同様に適用することが可能である。
以上詳述したように、本発明によれば高圧酸化といった
特殊なプロセスを用いずに従来行なわれている信頼性の
高いプロセスのみを用い、隣接するP型ウェル領域およ
びN型ウェル領域境界にバルジを形成することなくツイ
ンタブタイプの0MO8を製造でき、しかも製造工程を
大幅に簡略化できる等、顕著な効果が得られるものであ
る。
特殊なプロセスを用いずに従来行なわれている信頼性の
高いプロセスのみを用い、隣接するP型ウェル領域およ
びN型ウェル領域境界にバルジを形成することなくツイ
ンタブタイプの0MO8を製造でき、しかも製造工程を
大幅に簡略化できる等、顕著な効果が得られるものであ
る。
第1図は本発明の主要工程における作用を説明するため
の断面図、第2図は本発明の一実施例になる製造工程を
順を追って示す断面図、第3図書なツインタブを示す断
面図、第4図はバルジが発生したツインタブにおける問
題点を示す説明図、第5図はツインタブCMO8におけ
るバルジ発生を回避するために従来行なわれている方法
を説明するための断面図である。 11・・・P型シリコン基板、12・・・パッドオキサ
イド、13・・・シリコン窒化膜、14・・・レジスト
パターン、15・・・燗イオン注入層、16・・・マス
キングオキサイド、17・・・N型拡散層、18・・・
N型ウェル領域、19・・・ボロンイオン注入層、20
・・・P型ウェル領域、21・・・素子分離酸化膜、2
2・・・層間絶縁膜、23・・・AI/Si配線 出願人代理人 弁理士 鈴江武彦 ′第2丙(A) 第2因(B) 第2図(C) 第2図(D) 第2図(I) 第3a(A) 第3図(B) 第4図(A) 第4図(B) 第5図
の断面図、第2図は本発明の一実施例になる製造工程を
順を追って示す断面図、第3図書なツインタブを示す断
面図、第4図はバルジが発生したツインタブにおける問
題点を示す説明図、第5図はツインタブCMO8におけ
るバルジ発生を回避するために従来行なわれている方法
を説明するための断面図である。 11・・・P型シリコン基板、12・・・パッドオキサ
イド、13・・・シリコン窒化膜、14・・・レジスト
パターン、15・・・燗イオン注入層、16・・・マス
キングオキサイド、17・・・N型拡散層、18・・・
N型ウェル領域、19・・・ボロンイオン注入層、20
・・・P型ウェル領域、21・・・素子分離酸化膜、2
2・・・層間絶縁膜、23・・・AI/Si配線 出願人代理人 弁理士 鈴江武彦 ′第2丙(A) 第2因(B) 第2図(C) 第2図(D) 第2図(I) 第3a(A) 第3図(B) 第4図(A) 第4図(B) 第5図
Claims (3)
- (1)第一導電型の半導体基板表面に第一の酸化膜を形
成した後、その上に耐酸化性膜を積層堆積する工程と、
ツインタブを構成する一方のウエル領域形成予定部上に
開孔部を有するレジストパターンを形成する工程と、該
レジストパターンをマスクとして等方性のエッチングプ
ロセスで前記耐酸化性膜をエッチングすることにより耐
酸化性膜パターンを形成し、且つその際のサイドエッチ
ングにより耐酸化性膜パターンの端縁を前記レジストパ
ターンの端縁よりも内側に後退させる工程と、前記レジ
ストパターンをブロッキングマスクとして第一導電型不
純物または第二導電型不純物を前記半導体基板にイオン
注入する工程と、前記レジストパターンを除去した後、
前記耐酸化性膜パターンをマスクとして前記半導体基板
表面を選択酸化することにより、前記不純物のイオン注
入領域表面に第二の熱酸化膜を形成し、同時に前記不純
物を活性化させてツインタブを構成する第一のウエル領
域を形成する工程と、前記耐酸化性膜パターンを除去し
た後、前記第二の熱酸化膜をマスクとして前記第一のウ
エル領域を形成した不純物とは逆導電型の不純物をイオ
ン注入する工程と、該イオン注入された不純物を熱処理
で活性化することにより、前記第一のウエル領域とは逆
導電型の第二のウエル領域を形成し、ツインタブを形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。 - (2)前記第一のウエル領域を形成した後、更に該第一
のウエル領域を深くするための熱処理工程を実施するこ
とを特徴とする特許請求の範囲第(1)項記載の半導体
装置の製造方法。 - (3)前記第二のウエル領域を形成するための熱処理を
、その後の通常の製造プロセスに含まれる熱処理工程で
兼用することを特徴とする特許請求の範囲第(1)項記
載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60185528A JPS6246552A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60185528A JPS6246552A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6246552A true JPS6246552A (ja) | 1987-02-28 |
Family
ID=16172375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60185528A Pending JPS6246552A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6246552A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5252510A (en) * | 1991-05-03 | 1993-10-12 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a CMOS device having twin wells and an alignment key region |
JPH082662A (ja) * | 1995-06-07 | 1996-01-09 | Daifuku Co Ltd | 可動体搬送設備 |
US5559045A (en) * | 1991-08-22 | 1996-09-24 | Nec Corporation | Method of fabricating vertical-type double diffused mosfet having a self-aligned field oxide film |
US5773335A (en) * | 1996-08-20 | 1998-06-30 | United Microelectronics Corp. | Method for forming twin-tub wells in substrate |
-
1985
- 1985-08-23 JP JP60185528A patent/JPS6246552A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5252510A (en) * | 1991-05-03 | 1993-10-12 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a CMOS device having twin wells and an alignment key region |
US5559045A (en) * | 1991-08-22 | 1996-09-24 | Nec Corporation | Method of fabricating vertical-type double diffused mosfet having a self-aligned field oxide film |
JPH082662A (ja) * | 1995-06-07 | 1996-01-09 | Daifuku Co Ltd | 可動体搬送設備 |
US5773335A (en) * | 1996-08-20 | 1998-06-30 | United Microelectronics Corp. | Method for forming twin-tub wells in substrate |
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