JPS6246552A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6246552A JPS6246552A JP60185528A JP18552885A JPS6246552A JP S6246552 A JPS6246552 A JP S6246552A JP 60185528 A JP60185528 A JP 60185528A JP 18552885 A JP18552885 A JP 18552885A JP S6246552 A JPS6246552 A JP S6246552A
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- JP
- Japan
- Prior art keywords
- well region
- oxidation
- forming
- resistant film
- resist pattern
- Prior art date
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- Pending
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型ＭＯ８半導体装置の製造方法に関し、特
にツインタブタイプの相補型ＭＯ８半導体装置における
ウェル拡散層を形成する方法の改良に係る。
にツインタブタイプの相補型ＭＯ８半導体装置における
ウェル拡散層を形成する方法の改良に係る。
〔発明の技術的背景およびその問題点〕相補型ＭＯ３半
導体装置（０ＭＯ８）は、一つの半導体基板にＰチャン
ネルＭＯ８ＦＥＴ （Ｐ−ＭＯＳＦＥＴ）およびＮチャ
ンネルＭＯ８ＦＥＴ（Ｎ−ＭＯＳＦＥＴ＞を形成した構
造を有している。従って、例えばＮ型シリコン基板を用
いて０ＭＯ８を製造する場合にはＮ−ＭＯＦＥＴを形成
するためのＰ型ウェル領域が必要となり、Ｐ型基板を用
いるときにはＰ−ＭＯＳＦＥＴを形成するためのＮ型ウ
ェル領域が必要とされる。更に、最近では基板濃度を低
くし、Ｐ型ウェル領域およびＮ型ウェル領域の両ウェル
を設けた０ＭＯ８（以下、ツインタブタイプという）も
製造されている。
導体装置（０ＭＯ８）は、一つの半導体基板にＰチャン
ネルＭＯ８ＦＥＴ （Ｐ−ＭＯＳＦＥＴ）およびＮチャ
ンネルＭＯ８ＦＥＴ（Ｎ−ＭＯＳＦＥＴ＞を形成した構
造を有している。従って、例えばＮ型シリコン基板を用
いて０ＭＯ８を製造する場合にはＮ−ＭＯＦＥＴを形成
するためのＰ型ウェル領域が必要となり、Ｐ型基板を用
いるときにはＰ−ＭＯＳＦＥＴを形成するためのＮ型ウ
ェル領域が必要とされる。更に、最近では基板濃度を低
くし、Ｐ型ウェル領域およびＮ型ウェル領域の両ウェル
を設けた０ＭＯ８（以下、ツインタブタイプという）も
製造されている。
第３図（Ａ＞はツインタブタイプＣＭＯ８の一例におけ
るウェル領域を示す図で、図中１はＮ型シリコン基板、
２はＰ型ウェル領域、３はＮ型ウェル領域を示している
。この例のツインタブタイプでは、Ｐ型ウェル領域２だ
け場合に比較して、Ｐ−ＭＯＳＦＥＴを形成する基板領
域の不純物濃度を高精度で制御でき、またＰ型ウェル領
域の端縁境界が垂直になるためにスタンバイリーク電流
を抑Ｉｌｌできるといった利点を有している。
るウェル領域を示す図で、図中１はＮ型シリコン基板、
２はＰ型ウェル領域、３はＮ型ウェル領域を示している
。この例のツインタブタイプでは、Ｐ型ウェル領域２だ
け場合に比較して、Ｐ−ＭＯＳＦＥＴを形成する基板領
域の不純物濃度を高精度で制御でき、またＰ型ウェル領
域の端縁境界が垂直になるためにスタンバイリーク電流
を抑Ｉｌｌできるといった利点を有している。
ところで、Ｐ型ウェル領域２とＮ型ウェル領域３の不純
物濃度が深さ方向に等しい分布を有するならば、第３図
（Ａ＞のように両ウェル領域の境界は略垂直になか、こ
の分布が異なるとき、例えばＮ型ウェル領域３が浅く形
成される時には、第３図（８）に示すようにＰ型ウェル
領域２がＮ型ウェル領域３の下に廻り込んで所謂バルジ
４が形成される。該バルジ４の存在によって電界の束中
が生じる結果、第４図（Ａ）（Ｂ）に矢印で示すように
、一方のウェル領域と、他方のウェル＃４域内に形成さ
れた不純物領域との間のパンチスルー耐圧が劣化する問
題を生じる。
物濃度が深さ方向に等しい分布を有するならば、第３図
（Ａ＞のように両ウェル領域の境界は略垂直になか、こ
の分布が異なるとき、例えばＮ型ウェル領域３が浅く形
成される時には、第３図（８）に示すようにＰ型ウェル
領域２がＮ型ウェル領域３の下に廻り込んで所謂バルジ
４が形成される。該バルジ４の存在によって電界の束中
が生じる結果、第４図（Ａ）（Ｂ）に矢印で示すように
、一方のウェル領域と、他方のウェル＃４域内に形成さ
れた不純物領域との間のパンチスルー耐圧が劣化する問
題を生じる。
そこで、このようなバルジの発生を回避するために、第
５図に示す方法が従来提案されている（１９８４年ＩＥ
ＤＭ会報）。
５図に示す方法が従来提案されている（１９８４年ＩＥ
ＤＭ会報）。
この方法は、例えばボロンをイオン注入した後の熱酸化
工程でＰ型ウェル領域２を形成する際に、高圧酸化法を
用いることにより、形成される酸化１！１５のバーズビ
ークを通常の酸化法による場合（図中破線で示すもの）
よりも長く伸ばすようにしたもので、次のような意味を
有する。
工程でＰ型ウェル領域２を形成する際に、高圧酸化法を
用いることにより、形成される酸化１！１５のバーズビ
ークを通常の酸化法による場合（図中破線で示すもの）
よりも長く伸ばすようにしたもので、次のような意味を
有する。
即ち、このときに形成される酸化１１５は、Ｎ型ウェル
領域３を形成するために続いて行なわれる燐のイオン注
入においてブロッキングマスクに用いられる（以下、こ
の酸化ｌＩ！５をマスキングオキサイドという）。従っ
て、該マスキングオキサイド５のバーズビークを伸ばす
ことによってＮ型ウェル領域３のための燐のイオン注入
領域がＰ型ウェル領域２から離間されることになり、バ
ルジの発生が防止されるものである。
領域３を形成するために続いて行なわれる燐のイオン注
入においてブロッキングマスクに用いられる（以下、こ
の酸化ｌＩ！５をマスキングオキサイドという）。従っ
て、該マスキングオキサイド５のバーズビークを伸ばす
ことによってＮ型ウェル領域３のための燐のイオン注入
領域がＰ型ウェル領域２から離間されることになり、バ
ルジの発生が防止されるものである。
ところが、この方法で用いる高圧酸化法は未だ特殊なプ
ロセスであるため、既に豊富な技術の蓄積によりプロセ
スとして確立された従来の酸化法に比較して、制御性な
いし信頼性に劣る問題がある。
ロセスであるため、既に豊富な技術の蓄積によりプロセ
スとして確立された従来の酸化法に比較して、制御性な
いし信頼性に劣る問題がある。
〔発明の目的〕 。
本発明は上記事情に鑑みてなされたもので、従来行なわ
れている信頼性の高いプロセスのみを用い、隣接するＰ
型ウェル領域およびＮ型ウェル領域境界にバルジを形成
することなくツインタブタイプの０ＭＯ８を製造でき、
しかも製造工程を大幅に簡略化することも可能な製造方
法を提供しようとするものである。
れている信頼性の高いプロセスのみを用い、隣接するＰ
型ウェル領域およびＮ型ウェル領域境界にバルジを形成
することなくツインタブタイプの０ＭＯ８を製造でき、
しかも製造工程を大幅に簡略化することも可能な製造方
法を提供しようとするものである。
本発明による半導体装置の製造方法は、第一導電型の半
導体基板表面に第一の酸化膜を形成した後、その上に耐
酸化性膜を積層ｊ’ｆｆｌ積する工程と、ツインタブを
構成する一方のウェル領域形成予定部上に開孔部を有す
るレジストパターンを形成する工程と、該レジストパタ
ーンをマスクとして等方性のエツチングプロセスで前記
耐酸化性膜をエツチングすることにより耐酸化性膜パタ
ーンを形成し、且つその際のサイドエツチングにより耐
酸化性膜パターンの端縁を前記レジストパターンの端縁
よりも内側に後退させる工程と、前記レジストパターン
をブロッキングマスクとして第一導電型不純物または第
二導電型不純物を前記半導体基板にイオン注入する工程
と、前記レジストパターンを除去した後、前記耐酸化性
膜パターンをマスクとして前記半導体基板表面を選択酸
化することにより、前記不純物のイオン注入領域表面に
第二の熱酸化膜を形成し、同時に前記不純物を活性化さ
せてツインタブを構成する第一のウェル領域を形成する
工程と、前記耐酸化性膜パターンを除去した後、前記第
二の熱酸化膜をマスクとして前記第一のウェル領域を形
成した不純物とは逆導電型の不純物をイオン注入する工
程と、該イオン注入された不純物を熱処理で活性化する
ことにより、前記第一のウェル領域とは逆導電型の第二
のウェル領域を形成し、ツインタブを形成する工程とを
具備したことを特徴とするものである。
導体基板表面に第一の酸化膜を形成した後、その上に耐
酸化性膜を積層ｊ’ｆｆｌ積する工程と、ツインタブを
構成する一方のウェル領域形成予定部上に開孔部を有す
るレジストパターンを形成する工程と、該レジストパタ
ーンをマスクとして等方性のエツチングプロセスで前記
耐酸化性膜をエツチングすることにより耐酸化性膜パタ
ーンを形成し、且つその際のサイドエツチングにより耐
酸化性膜パターンの端縁を前記レジストパターンの端縁
よりも内側に後退させる工程と、前記レジストパターン
をブロッキングマスクとして第一導電型不純物または第
二導電型不純物を前記半導体基板にイオン注入する工程
と、前記レジストパターンを除去した後、前記耐酸化性
膜パターンをマスクとして前記半導体基板表面を選択酸
化することにより、前記不純物のイオン注入領域表面に
第二の熱酸化膜を形成し、同時に前記不純物を活性化さ
せてツインタブを構成する第一のウェル領域を形成する
工程と、前記耐酸化性膜パターンを除去した後、前記第
二の熱酸化膜をマスクとして前記第一のウェル領域を形
成した不純物とは逆導電型の不純物をイオン注入する工
程と、該イオン注入された不純物を熱処理で活性化する
ことにより、前記第一のウェル領域とは逆導電型の第二
のウェル領域を形成し、ツインタブを形成する工程とを
具備したことを特徴とするものである。
本発明は耐酸化性膜パターンをサイドエツチングしてそ
の端株をレジストパターンの内側に後退させることによ
り、高圧酸化法を用いることなく通常の選択酸化法でマ
スキングオキサイドを形成し、高圧酸化法を用いた場・
合と同様の効果を得たもので、第１図（Ａ）（Ｂ）を参
照してその作用を説明すれば次の通りである。
の端株をレジストパターンの内側に後退させることによ
り、高圧酸化法を用いることなく通常の選択酸化法でマ
スキングオキサイドを形成し、高圧酸化法を用いた場・
合と同様の効果を得たもので、第１図（Ａ）（Ｂ）を参
照してその作用を説明すれば次の通りである。
第１図（Ａ）は耐酸化性膜をパターンニングし、更にサ
イドエツチングした状態を示している。同図において、
１は半導体基板、６は第一の酸化膜、７は耐酸化性膜パ
ターン、８はレジストパターンである。ｄｌはサイドエ
ツチングの量を示し、ｄ２はエツチング時間に比例する
から容易に制御することができる。この状態でレジスト
パターン８をブロッキングマスクとして第一のウェル領
域形成のための不純物をイオン注入し、レジストパター
ン８を除去した後、耐酸化性膜パターン７をマスクとし
て選択酸化を行なう。これにより、第１図（Ｂ）に示す
ように第二の酸化膜（マスキングオキサイド）５が形成
され、該第二の酸化膜の先端は耐酸化性膜７の下に食込
んでバーズビーク形状となる。この食込みｆＩｉｄ２も
酸化条件および耐酸化性ｇＩ７の膜厚によって定まるか
ら、容易に制御可能である。この結果、レジストパター
ン８の端縁からバーズビーク先端までの距離（ｄ１十ｄ
ｚ）は完全に制御可能となり、且つ高圧酸化によりバー
ズビークをｄｌだけ伸ばしたのと同等となる。即ち、第
一のウェル！Ｉ域と第二のウェル領域のイオン注入領域
は、ｄｌとｄ２の和だけ引離されることになる。
イドエツチングした状態を示している。同図において、
１は半導体基板、６は第一の酸化膜、７は耐酸化性膜パ
ターン、８はレジストパターンである。ｄｌはサイドエ
ツチングの量を示し、ｄ２はエツチング時間に比例する
から容易に制御することができる。この状態でレジスト
パターン８をブロッキングマスクとして第一のウェル領
域形成のための不純物をイオン注入し、レジストパター
ン８を除去した後、耐酸化性膜パターン７をマスクとし
て選択酸化を行なう。これにより、第１図（Ｂ）に示す
ように第二の酸化膜（マスキングオキサイド）５が形成
され、該第二の酸化膜の先端は耐酸化性膜７の下に食込
んでバーズビーク形状となる。この食込みｆＩｉｄ２も
酸化条件および耐酸化性ｇＩ７の膜厚によって定まるか
ら、容易に制御可能である。この結果、レジストパター
ン８の端縁からバーズビーク先端までの距離（ｄ１十ｄ
ｚ）は完全に制御可能となり、且つ高圧酸化によりバー
ズビークをｄｌだけ伸ばしたのと同等となる。即ち、第
一のウェル！Ｉ域と第二のウェル領域のイオン注入領域
は、ｄｌとｄ２の和だけ引離されることになる。
更に具体的な例で説明すると、膜厚２５００人のシリコ
ン窒化膜をＣＤＥでパターンニングするときはｄ１＝０
．８．ｉｓ、膜厚８５００人のマスキングオキサイドを
１０００℃で形成するときはｄ２−０，８＃であるから
、このときｄｌ ＋６２−１．６ Ｈｍである。接合深
さ２．０ｐの第一のウェル領域における横方向の拡散長
が１．２声、また０、６ ｕａの所で基板と同じ不純物
濃度となる第二のウェル領域の横方向拡散長が約０．４
−であることから、このｄｌ ＋６２の大きさは必要と
される長さに一致する。
ン窒化膜をＣＤＥでパターンニングするときはｄ１＝０
．８．ｉｓ、膜厚８５００人のマスキングオキサイドを
１０００℃で形成するときはｄ２−０，８＃であるから
、このときｄｌ ＋６２−１．６ Ｈｍである。接合深
さ２．０ｐの第一のウェル領域における横方向の拡散長
が１．２声、また０、６ ｕａの所で基板と同じ不純物
濃度となる第二のウェル領域の横方向拡散長が約０．４
−であることから、このｄｌ ＋６２の大きさは必要と
される長さに一致する。
以下にＰ型基板を用いた本発明の一実施例を説明する。
（１）Ｐ型シリコン基板１１の表面を熱酸化することに
より、膜厚１０００人のパッド酸化膜１２を形成する（
第２図（Ａ）図示）。
より、膜厚１０００人のパッド酸化膜１２を形成する（
第２図（Ａ）図示）。
＋２） 次に、Ｌ ＰＣＶＤｌｋ−ヨリ膜厚２５００
人（７）シリコン窒化膜１３を堆積する （第２図＜８
）図示）。このとき、シリコン窒化膜１３によるストレ
スが加わるが、介在されているパッド酸化膜１２により
基板１１に加わるストレスが上相されるため、基板に歪
みが入って欠陥が形成されるのを防止することができる
。
人（７）シリコン窒化膜１３を堆積する （第２図＜８
）図示）。このとき、シリコン窒化膜１３によるストレ
スが加わるが、介在されているパッド酸化膜１２により
基板１１に加わるストレスが上相されるため、基板に歪
みが入って欠陥が形成されるのを防止することができる
。
（３次に、フォトレジストを塗布して露光および現像を
行なうことにより、Ｎ型ウェル領域予定部上に開孔部を
有するレジストパターン１４を形成する（第２図（Ｃ）
図示）。
行なうことにより、Ｎ型ウェル領域予定部上に開孔部を
有するレジストパターン１４を形成する（第２図（Ｃ）
図示）。
（４） 次に、ＣＤＥ （ケミカルドライエツチング
）のような等方性のエツチングプロセスにより、前記レ
ジストパターン１４をマスクとしてシリコン窒化膜１３
をパターンニングする。更にエツチングを続行すること
により、シリコン窒化膜パターンに０．８−程度のサイ
ドエツチングを生じさせる（第２図（Ｄ）図示）。
）のような等方性のエツチングプロセスにより、前記レ
ジストパターン１４をマスクとしてシリコン窒化膜１３
をパターンニングする。更にエツチングを続行すること
により、シリコン窒化膜パターンに０．８−程度のサイ
ドエツチングを生じさせる（第２図（Ｄ）図示）。
■ 次に、レジストパターン１４をブロッキングマスク
とし、Ｎ型ウェル領域形成のために燐をイオン注入する
。図中、１５はリンのイオン注入層を示している（第２
図（Ｅ）図示）。
とし、Ｎ型ウェル領域形成のために燐をイオン注入する
。図中、１５はリンのイオン注入層を示している（第２
図（Ｅ）図示）。
（６）次に、レジストパターン１４を除去した後、シリ
コン窒化膜１３を耐酸化性マスクとして選択酸化を行な
い、膜厚９０００人内外のマスキングオキサイド１６を
形成する（第２図（Ｆ）図示）。このとき、先にイオン
注入された燐は活性化され、Ｎ型拡散層１７が形成され
る。
コン窒化膜１３を耐酸化性マスクとして選択酸化を行な
い、膜厚９０００人内外のマスキングオキサイド１６を
形成する（第２図（Ｆ）図示）。このとき、先にイオン
注入された燐は活性化され、Ｎ型拡散層１７が形成され
る。
（７） 次に、シリコン窒化ｌ！１３を除去した後、
高温熱処理によりＮ型拡散層１７中の燐を再拡散させて
スラツピングすることにより、接合深さ約２ｕｒｒｒの
Ｎ型ウェル領域１８を形成する（第２図（Ｇ）図示）。
高温熱処理によりＮ型拡散層１７中の燐を再拡散させて
スラツピングすることにより、接合深さ約２ｕｒｒｒの
Ｎ型ウェル領域１８を形成する（第２図（Ｇ）図示）。
（８） 次に、マスキングオキサイド１６をブロッキ
ングマスクとしてボロンをイオン注入することにより、
Ｐ型ウェル領域の形成予定部に選択的にボロンのイオン
注入層１９を形成する（第２図（）−１）図示）。
ングマスクとしてボロンをイオン注入することにより、
Ｐ型ウェル領域の形成予定部に選択的にボロンのイオン
注入層１９を形成する（第２図（）−１）図示）。
（９）次に、マスキングオキサイド１６をＮ８４Ｆ溶液
中でエツチングにより除去した後、選択酸化により素子
分離酸化膜２１を形成する。
中でエツチングにより除去した後、選択酸化により素子
分離酸化膜２１を形成する。
続いて、通常の０ＭＯ８工程によりＮ型ウェル領域中に
Ｐ−ＭＯＳＦＥＴを、Ｐ型つェル領域中にＮ−ＭＯＦＥ
Ｔを形成した後、層間絶縁ｐＩＡ２２の堆積、電極引出
し用コンタクトホールの開孔を行ない、ＡＩ／Ｓｔ合金
等による配線２３を形成し、更にパッシベーション絶縁
膜２４を堆積して０ＭＯ８装置を完成させる（第２図（
１）図示）。
Ｐ−ＭＯＳＦＥＴを、Ｐ型つェル領域中にＮ−ＭＯＦＥ
Ｔを形成した後、層間絶縁ｐＩＡ２２の堆積、電極引出
し用コンタクトホールの開孔を行ない、ＡＩ／Ｓｔ合金
等による配線２３を形成し、更にパッシベーション絶縁
膜２４を堆積して０ＭＯ８装置を完成させる（第２図（
１）図示）。
上記実施例によって、両ウェル領域１８．２０の境界に
バルジを形成することなくツインタブタイプの０ＭＯ８
を製造することができ、バンチスルー耐圧を向上するこ
とができた。また、両ウェル領域１８．２０における濃
度プロファイルを比較的自由に設定できるため、ＭＯＳ
ＦＥＴの閾値ＩＩＩｗＪを兼ねてウェル形成を行なうこ
とができる。
バルジを形成することなくツインタブタイプの０ＭＯ８
を製造することができ、バンチスルー耐圧を向上するこ
とができた。また、両ウェル領域１８．２０における濃
度プロファイルを比較的自由に設定できるため、ＭＯＳ
ＦＥＴの閾値ＩＩＩｗＪを兼ねてウェル形成を行なうこ
とができる。
従って、製造工程を簡略化することが可能となった。
なお、上記実施例ではマスキングオキサイドを形成した
後に高温で不純物を熱拡散し、接合深さ２＊のＮ型ウェ
ル領域を形成しているが、Ｐ型ウェル領域のための不純
物のイオン注入がなされた後にこの拡散工程を行なって
もよい。その場合、二つのウェル領域を構成する不純物
元素のシリコン中の拡散係数および濃度を考慮し、シリ
コン窒化膜のサイドエツチングの量を調整する必要があ
る。
後に高温で不純物を熱拡散し、接合深さ２＊のＮ型ウェ
ル領域を形成しているが、Ｐ型ウェル領域のための不純
物のイオン注入がなされた後にこの拡散工程を行なって
もよい。その場合、二つのウェル領域を構成する不純物
元素のシリコン中の拡散係数および濃度を考慮し、シリ
コン窒化膜のサイドエツチングの量を調整する必要があ
る。
また、上記実施例ではＰ型ウェル領域形成のための熱拡
散を通常の０ＭＯ８工程に含まれる熱処理工程で自動的
に行なっているが、Ｐ型つェル領域用のイオン注入を行
なった後、必要に応じて別途拡散工程を追加してもよい
。その場合、もしＰ型ウェル領域の不純物濃度がＰ型基
板の濃度に等しくなる深さが１ｐで、Ｎ型ウェル領域の
接合深さが２戸となるような場合には、シリコン窒化膜
１３のサイドエツチング量を１，０−に増やす必要があ
る。そのためにはパッド酸化膜が厚くなる場合もあり得
る。
散を通常の０ＭＯ８工程に含まれる熱処理工程で自動的
に行なっているが、Ｐ型つェル領域用のイオン注入を行
なった後、必要に応じて別途拡散工程を追加してもよい
。その場合、もしＰ型ウェル領域の不純物濃度がＰ型基
板の濃度に等しくなる深さが１ｐで、Ｎ型ウェル領域の
接合深さが２戸となるような場合には、シリコン窒化膜
１３のサイドエツチング量を１，０−に増やす必要があ
る。そのためにはパッド酸化膜が厚くなる場合もあり得
る。
加えて、マスキングオキサイド１６の膜厚およびシリコ
ン窒化膜１３の膜厚は、他の条件によっては上記実施例
に示した値から変更される場合がある。即ち、マスキン
グオキサイド１６の！！Ｊ厚は、第一にイオン注入のマ
スクとして必要な厚さ、第二にバーズビークの伸び量か
ら決定される。従って、高加速のイオン注入を行なう場
合や、両ウェル領域における各イオン注入領域間隔を更
に広げたい場合には、マスキングオキサイドの膜厚は更
に厚くなる可能性があるし、この逆もあり得る。
ン窒化膜１３の膜厚は、他の条件によっては上記実施例
に示した値から変更される場合がある。即ち、マスキン
グオキサイド１６の！！Ｊ厚は、第一にイオン注入のマ
スクとして必要な厚さ、第二にバーズビークの伸び量か
ら決定される。従って、高加速のイオン注入を行なう場
合や、両ウェル領域における各イオン注入領域間隔を更
に広げたい場合には、マスキングオキサイドの膜厚は更
に厚くなる可能性があるし、この逆もあり得る。
他方、シリコン窒化膜１３の膜厚はマスキングオキサイ
ド１６のバーズビーク長や、基板への歪みによる欠陥の
艶により決定され、マスキングオキサイドが著しく厚い
場合には上記実施例の値よりも薄くなることがあり得る
し、その逆もあり得る。
ド１６のバーズビーク長や、基板への歪みによる欠陥の
艶により決定され、マスキングオキサイドが著しく厚い
場合には上記実施例の値よりも薄くなることがあり得る
し、その逆もあり得る。
更に、上記実施例ではＮ型ウェル領域１８を先に形成し
たが、Ｐ型ウェル領域を先に形成した後にＮ型ウェル領
域を形成してもよい。もちろん、本発明はＮ型基板を用
いても同様に適用することが可能である。
たが、Ｐ型ウェル領域を先に形成した後にＮ型ウェル領
域を形成してもよい。もちろん、本発明はＮ型基板を用
いても同様に適用することが可能である。
以上詳述したように、本発明によれば高圧酸化といった
特殊なプロセスを用いずに従来行なわれている信頼性の
高いプロセスのみを用い、隣接するＰ型ウェル領域およ
びＮ型ウェル領域境界にバルジを形成することなくツイ
ンタブタイプの０ＭＯ８を製造でき、しかも製造工程を
大幅に簡略化できる等、顕著な効果が得られるものであ
る。
特殊なプロセスを用いずに従来行なわれている信頼性の
高いプロセスのみを用い、隣接するＰ型ウェル領域およ
びＮ型ウェル領域境界にバルジを形成することなくツイ
ンタブタイプの０ＭＯ８を製造でき、しかも製造工程を
大幅に簡略化できる等、顕著な効果が得られるものであ
る。
第１図は本発明の主要工程における作用を説明するため
の断面図、第２図は本発明の一実施例になる製造工程を
順を追って示す断面図、第３図書なツインタブを示す断
面図、第４図はバルジが発生したツインタブにおける問
題点を示す説明図、第５図はツインタブＣＭＯ８におけ
るバルジ発生を回避するために従来行なわれている方法
を説明するための断面図である。 １１・・・Ｐ型シリコン基板、１２・・・パッドオキサ
イド、１３・・・シリコン窒化膜、１４・・・レジスト
パターン、１５・・・燗イオン注入層、１６・・・マス
キングオキサイド、１７・・・Ｎ型拡散層、１８・・・
Ｎ型ウェル領域、１９・・・ボロンイオン注入層、２０
・・・Ｐ型ウェル領域、２１・・・素子分離酸化膜、２
２・・・層間絶縁膜、２３・・・ＡＩ／Ｓｉ配線 出願人代理人 弁理士 鈴江武彦 ′第２丙（Ａ） 第２因（Ｂ） 第２図（Ｃ） 第２図（Ｄ） 第２図（Ｉ） 第３ａ（Ａ） 第３図（Ｂ） 第４図（Ａ） 第４図（Ｂ） 第５図
の断面図、第２図は本発明の一実施例になる製造工程を
順を追って示す断面図、第３図書なツインタブを示す断
面図、第４図はバルジが発生したツインタブにおける問
題点を示す説明図、第５図はツインタブＣＭＯ８におけ
るバルジ発生を回避するために従来行なわれている方法
を説明するための断面図である。 １１・・・Ｐ型シリコン基板、１２・・・パッドオキサ
イド、１３・・・シリコン窒化膜、１４・・・レジスト
パターン、１５・・・燗イオン注入層、１６・・・マス
キングオキサイド、１７・・・Ｎ型拡散層、１８・・・
Ｎ型ウェル領域、１９・・・ボロンイオン注入層、２０
・・・Ｐ型ウェル領域、２１・・・素子分離酸化膜、２
２・・・層間絶縁膜、２３・・・ＡＩ／Ｓｉ配線 出願人代理人 弁理士 鈴江武彦 ′第２丙（Ａ） 第２因（Ｂ） 第２図（Ｃ） 第２図（Ｄ） 第２図（Ｉ） 第３ａ（Ａ） 第３図（Ｂ） 第４図（Ａ） 第４図（Ｂ） 第５図
Claims (3)
- （１）第一導電型の半導体基板表面に第一の酸化膜を形
成した後、その上に耐酸化性膜を積層堆積する工程と、
ツインタブを構成する一方のウエル領域形成予定部上に
開孔部を有するレジストパターンを形成する工程と、該
レジストパターンをマスクとして等方性のエッチングプ
ロセスで前記耐酸化性膜をエッチングすることにより耐
酸化性膜パターンを形成し、且つその際のサイドエッチ
ングにより耐酸化性膜パターンの端縁を前記レジストパ
ターンの端縁よりも内側に後退させる工程と、前記レジ
ストパターンをブロッキングマスクとして第一導電型不
純物または第二導電型不純物を前記半導体基板にイオン
注入する工程と、前記レジストパターンを除去した後、
前記耐酸化性膜パターンをマスクとして前記半導体基板
表面を選択酸化することにより、前記不純物のイオン注
入領域表面に第二の熱酸化膜を形成し、同時に前記不純
物を活性化させてツインタブを構成する第一のウエル領
域を形成する工程と、前記耐酸化性膜パターンを除去し
た後、前記第二の熱酸化膜をマスクとして前記第一のウ
エル領域を形成した不純物とは逆導電型の不純物をイオ
ン注入する工程と、該イオン注入された不純物を熱処理
で活性化することにより、前記第一のウエル領域とは逆
導電型の第二のウエル領域を形成し、ツインタブを形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。 - （２）前記第一のウエル領域を形成した後、更に該第一
のウエル領域を深くするための熱処理工程を実施するこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
装置の製造方法。 - （３）前記第二のウエル領域を形成するための熱処理を
、その後の通常の製造プロセスに含まれる熱処理工程で
兼用することを特徴とする特許請求の範囲第（１）項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185528A JPS6246552A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185528A JPS6246552A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246552A true JPS6246552A (ja) | 1987-02-28 |
Family
ID=16172375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185528A Pending JPS6246552A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246552A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252510A (en) * | 1991-05-03 | 1993-10-12 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a CMOS device having twin wells and an alignment key region |
| JPH082662A (ja) * | 1995-06-07 | 1996-01-09 | Daifuku Co Ltd | 可動体搬送設備 |
| US5559045A (en) * | 1991-08-22 | 1996-09-24 | Nec Corporation | Method of fabricating vertical-type double diffused mosfet having a self-aligned field oxide film |
| US5773335A (en) * | 1996-08-20 | 1998-06-30 | United Microelectronics Corp. | Method for forming twin-tub wells in substrate |
-
1985
- 1985-08-23 JP JP60185528A patent/JPS6246552A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252510A (en) * | 1991-05-03 | 1993-10-12 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a CMOS device having twin wells and an alignment key region |
| US5559045A (en) * | 1991-08-22 | 1996-09-24 | Nec Corporation | Method of fabricating vertical-type double diffused mosfet having a self-aligned field oxide film |
| JPH082662A (ja) * | 1995-06-07 | 1996-01-09 | Daifuku Co Ltd | 可動体搬送設備 |
| US5773335A (en) * | 1996-08-20 | 1998-06-30 | United Microelectronics Corp. | Method for forming twin-tub wells in substrate |
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