JPS63144574A - Mos型半導体装置 - Google Patents
Mos型半導体装置Info
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- JPS63144574A JPS63144574A JP29381986A JP29381986A JPS63144574A JP S63144574 A JPS63144574 A JP S63144574A JP 29381986 A JP29381986 A JP 29381986A JP 29381986 A JP29381986 A JP 29381986A JP S63144574 A JPS63144574 A JP S63144574A
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- Japan
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- gate electrode
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- polycrystalline silicon
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 238000002844 melting Methods 0.000 claims abstract description 8
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOS型半導体装置に関し、特にMOa型電
界効果トランジスタの構造に関する。
界効果トランジスタの構造に関する。
従来、この桓のMOa型電界効果トランジスタ(以下M
OSFETという)は、第4図に示すよ゛うに、P型半
導体基板1上に形成されたゲート酸化膜3を介して多結
晶シリコンからなるゲート電極4Aを形成した後リンの
イオン注入でN−fiソース・ドレイン領域5を形成す
る。次で全面にCVD法で酸化膜を形成し、工、チバ、
り法にてゲート電極4Aの側壁に鹸化膜からなるサイド
ウオール7Aを形成したのち、Asのイオン注入でN+
型ソース・ドレイン領域6を形成する、いわゆるLDD
(li−ghtly doped diain ) ′
gI造となっていた。
OSFETという)は、第4図に示すよ゛うに、P型半
導体基板1上に形成されたゲート酸化膜3を介して多結
晶シリコンからなるゲート電極4Aを形成した後リンの
イオン注入でN−fiソース・ドレイン領域5を形成す
る。次で全面にCVD法で酸化膜を形成し、工、チバ、
り法にてゲート電極4Aの側壁に鹸化膜からなるサイド
ウオール7Aを形成したのち、Asのイオン注入でN+
型ソース・ドレイン領域6を形成する、いわゆるLDD
(li−ghtly doped diain ) ′
gI造となっていた。
〔発明が解決しようとするrE:JM点点上上述た従来
のMOB型電界効果トランジスタは第4図に示したよう
に、サイドウオール7人は、ゲート電極4Aとは、同電
位でなく、孤立している為、トランジスタの動作時にチ
ャンネル部及びドレイン部で発生したホット・セヤリア
1oがW15図(a)に示すように、サイドウオール7
Aの下部のゲート酸化膜3に大部分がトラップされるた
めトランジスタの劣化が大きいという欠点があった。
のMOB型電界効果トランジスタは第4図に示したよう
に、サイドウオール7人は、ゲート電極4Aとは、同電
位でなく、孤立している為、トランジスタの動作時にチ
ャンネル部及びドレイン部で発生したホット・セヤリア
1oがW15図(a)に示すように、サイドウオール7
Aの下部のゲート酸化膜3に大部分がトラップされるた
めトランジスタの劣化が大きいという欠点があった。
また、との欠点を改善すべく第5図(b)に示すように
、N型ソース・ドレイン領域5とゲート電極4Aのオー
バーラツプを増加させ、ホットキャリア10のトラップ
をゲート電極4Aの下部へ移動させると、トランジスタ
のシ四−ト・チャンネル化に相反するという欠点があっ
た。
、N型ソース・ドレイン領域5とゲート電極4Aのオー
バーラツプを増加させ、ホットキャリア10のトラップ
をゲート電極4Aの下部へ移動させると、トランジスタ
のシ四−ト・チャンネル化に相反するという欠点があっ
た。
本発明の目的は、上記欠点を除去し1、トランジスタの
劣化を防止したMOS型半導体装置を提供することにあ
る。
劣化を防止したMOS型半導体装置を提供することにあ
る。
本発明のMOS型半導体ayは、半導体基板表面に形成
された低一度不純?71領域と高礫度不純物領域とから
なるソース・ドレインと、このソース・ドレイン間上に
ゲート酸化膜を介して形成されたゲート電1極と、ゲー
ト電極の側面に形成されたサイドウオールとを有するM
OS型半導体装置であって、前記ゲート電極は高融点金
属又は高融点金属シリサイドから形成され、かつ前記サ
イドウオールは前記ゲート電極に電気的に接続する多結
晶シリコン層から形成されているものである。
された低一度不純?71領域と高礫度不純物領域とから
なるソース・ドレインと、このソース・ドレイン間上に
ゲート酸化膜を介して形成されたゲート電1極と、ゲー
ト電極の側面に形成されたサイドウオールとを有するM
OS型半導体装置であって、前記ゲート電極は高融点金
属又は高融点金属シリサイドから形成され、かつ前記サ
イドウオールは前記ゲート電極に電気的に接続する多結
晶シリコン層から形成されているものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1の実施例の断面図である。
第1図において、P型半導°体基板1上にはN−型及び
N+型のソース・ドレイン領域5..6が形成されてお
プ、このソース・ドレイン領域間上にはゲート酸化膜を
介してタングステンシリサイドからなるゲート電極4が
形成されている。そして、このゲート電極4の側面には
、ゲート電極4に電気的に接続する多結晶シリコンから
なるサイドウオール7が形成されている。
N+型のソース・ドレイン領域5..6が形成されてお
プ、このソース・ドレイン領域間上にはゲート酸化膜を
介してタングステンシリサイドからなるゲート電極4が
形成されている。そして、このゲート電極4の側面には
、ゲート電極4に電気的に接続する多結晶シリコンから
なるサイドウオール7が形成されている。
このように構成された第1の実施例においては、ゲート
電極4とサイドウオール7とが同電位でるるため、第5
Q(c)に示すように、サイドウオール7の下部にホッ
トキャリア10がトラップされてもトランジスタの劣化
を最小限に抑えることができる。
電極4とサイドウオール7とが同電位でるるため、第5
Q(c)に示すように、サイドウオール7の下部にホッ
トキャリア10がトラップされてもトランジスタの劣化
を最小限に抑えることができる。
次に本第1の実施例の製造方法について第2図を併用し
て説明する。
て説明する。
まず第2図に示すように、従来法によシ、P型半導体基
板1表面を選択酸化し、フィールド酸化膜2を形成する
。次にゲート酸化膜3を形成したのちCVD法等により
タングステンシリサイド層を形成し、パターニングして
タングステンシリサイドからなるゲート電極4を形成す
る。次にこのゲート電極4をマスクとしセルファライン
によシリンを加速電圧4Qkev1 ドーズ量10/d
の条件でイオン注入しN−型ソース・ドレイン領域5を
形成する。
板1表面を選択酸化し、フィールド酸化膜2を形成する
。次にゲート酸化膜3を形成したのちCVD法等により
タングステンシリサイド層を形成し、パターニングして
タングステンシリサイドからなるゲート電極4を形成す
る。次にこのゲート電極4をマスクとしセルファライン
によシリンを加速電圧4Qkev1 ドーズ量10/d
の条件でイオン注入しN−型ソース・ドレイン領域5を
形成する。
次に第1図に示すように、リンを尋人した多結晶シリコ
ンを全面にCVD法で200OA成長したのち、エッチ
バ、り法にて、サイドウオール7を形成する。この時、
ソース・ドレイン領域上にはゲート酸化膜3が、またゲ
ート電極4は、タングステンシリサイドが形成されてい
るため、多結晶シリコンのエッチバ、り時にストッパー
となる。
ンを全面にCVD法で200OA成長したのち、エッチ
バ、り法にて、サイドウオール7を形成する。この時、
ソース・ドレイン領域上にはゲート酸化膜3が、またゲ
ート電極4は、タングステンシリサイドが形成されてい
るため、多結晶シリコンのエッチバ、り時にストッパー
となる。
その後ヒ素を7Qkev、 ドーズ量5×10腸/d
の条件でイオン注入し、N 型ソース・ドレイン領域6
を形成する。
の条件でイオン注入し、N 型ソース・ドレイン領域6
を形成する。
第3図は本発明の第2の実施例の断面図であシ、第1図
に示した第1の実施例と異なる所は、N−型ソース・ド
レイン領域5がN 型ソース・ドレイン領域6の下面周
囲に形成されていることである。
に示した第1の実施例と異なる所は、N−型ソース・ド
レイン領域5がN 型ソース・ドレイン領域6の下面周
囲に形成されていることである。
この第2の実施例においても、多結晶シリコンからなる
サイドウオール7はタングステンシリサイドからなるゲ
ート電極4と電気的に接続されているためホットキャリ
アのトラ、プによるトランジスタの劣化は抑制される。
サイドウオール7はタングステンシリサイドからなるゲ
ート電極4と電気的に接続されているためホットキャリ
アのトラ、プによるトランジスタの劣化は抑制される。
次にこの第2の実施例の製造法について説明する。
まずP型半導体基板1上にゲート酸化膜3を介してタン
グステンシリサイドからなるゲート電極4を形成する。
グステンシリサイドからなるゲート電極4を形成する。
次に全面にリンドープした多結晶シリコンをCVD法で
厚さ2000λに成長させたのち工、チパック法によ勺
サイドウオール7を形成する。次で、グー)X極4及び
サイドウオール7をマスクとしセルファラインでリンを
70keyドーズ量10”/clの条件でイオン注入し
、次でヒ素を70key、5X10”7cmの条件でイ
オン注入する。その後のアニールで、リンとヒ素の拡散
係数の違いを利用してN−温ソース・ドレイン領域5及
びN 型ソース・ドレイン領域6を形成する。
厚さ2000λに成長させたのち工、チパック法によ勺
サイドウオール7を形成する。次で、グー)X極4及び
サイドウオール7をマスクとしセルファラインでリンを
70keyドーズ量10”/clの条件でイオン注入し
、次でヒ素を70key、5X10”7cmの条件でイ
オン注入する。その後のアニールで、リンとヒ素の拡散
係数の違いを利用してN−温ソース・ドレイン領域5及
びN 型ソース・ドレイン領域6を形成する。
この第2の実施例は、リンとヒ素のイオン注入工程の間
にCVD工程が入らない為、0MOS)ランジスタの製
造においても工程を複雑にせず上記副ホ、トキャリMO
S型電界効果トランジスタを作成できるという利点があ
る。
にCVD工程が入らない為、0MOS)ランジスタの製
造においても工程を複雑にせず上記副ホ、トキャリMO
S型電界効果トランジスタを作成できるという利点があ
る。
尚、上記実施例においてはゲート電極をタングステンシ
リサイドで形成した場合について説明したが、MOやT
i尋の高融点金属又はそれらのシリサイドを用いてもよ
い。
リサイドで形成した場合について説明したが、MOやT
i尋の高融点金属又はそれらのシリサイドを用いてもよ
い。
以上説明したように本発明は、ゲート電極を高融点金属
又は高融点金属シリサイドで形成し、更にゲート電極の
側面にはゲート電極に電気的に接続する多結晶シリコン
層からなるサイドウオールを形成することによシホット
キャリアのトラップによるトランジスタの劣化を防止で
きる効果がある。
又は高融点金属シリサイドで形成し、更にゲート電極の
側面にはゲート電極に電気的に接続する多結晶シリコン
層からなるサイドウオールを形成することによシホット
キャリアのトラップによるトランジスタの劣化を防止で
きる効果がある。
第1図は、本発明の第1の実施例の断面図、第2図は第
1の実施−一遣方法■l明するための半導体チップの断
面図、第3図は本発明の第2の実施例の断面図、第4図
は従来のM OS W半導体装置の断面図、第5図(a
)〜(C)は斯;;;ホットキャリアの影響を説明する
ためのゲート電極近傍の断面図である。 1・・・・・・P型半導体基板、2・・・・・・フィー
ルド戚化膜、3・・・・・・ゲート戚化膜、4,4A・
・・・・・ゲート電極、5・・・・・・N型ソース・ド
レイン領域、6・・・・・・N+・型ソース・ドレイン
領域、7,7A・・・・・・サイドウオール、10・・
・・・・ホットキャリア。 fニア′型半JLn&tL s: N−型
ソースドレイ〃頁域2: スールド内屹イE月饅、
イ: 脣シース・ドシイン傾bk3二 ケート酸化
月黄 7二 ・す′イドジオール4: ケート
電本b 身11 回 ¥J2回 ′
1の実施−一遣方法■l明するための半導体チップの断
面図、第3図は本発明の第2の実施例の断面図、第4図
は従来のM OS W半導体装置の断面図、第5図(a
)〜(C)は斯;;;ホットキャリアの影響を説明する
ためのゲート電極近傍の断面図である。 1・・・・・・P型半導体基板、2・・・・・・フィー
ルド戚化膜、3・・・・・・ゲート戚化膜、4,4A・
・・・・・ゲート電極、5・・・・・・N型ソース・ド
レイン領域、6・・・・・・N+・型ソース・ドレイン
領域、7,7A・・・・・・サイドウオール、10・・
・・・・ホットキャリア。 fニア′型半JLn&tL s: N−型
ソースドレイ〃頁域2: スールド内屹イE月饅、
イ: 脣シース・ドシイン傾bk3二 ケート酸化
月黄 7二 ・す′イドジオール4: ケート
電本b 身11 回 ¥J2回 ′
Claims (1)
- 半導体基板表面に形成された低濃度不純物領域と高濃度
不純物領域とからなるソース・ドレインと、該ソース・
ドレイン間上にゲート酸化膜を介して形成されたゲート
電極と、該ゲート電極の側面に形成されたサイドウォー
ルとを有するMOS型半導体装置において、前記ゲート
電極は高融点金属又は高融点金属シリサイドから形成さ
れ、かつ前記サイドウォールは前記ゲート電極に電気的
に接続する多結晶シリコン層から形成されていることを
特徴とするMOS型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29381986A JPS63144574A (ja) | 1986-12-09 | 1986-12-09 | Mos型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29381986A JPS63144574A (ja) | 1986-12-09 | 1986-12-09 | Mos型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63144574A true JPS63144574A (ja) | 1988-06-16 |
Family
ID=17799563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29381986A Pending JPS63144574A (ja) | 1986-12-09 | 1986-12-09 | Mos型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63144574A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02139937A (ja) * | 1988-11-18 | 1990-05-29 | Nec Corp | Ldd構造のmosfet |
US5031008A (en) * | 1989-03-10 | 1991-07-09 | Kabushiki Kaisha Toshiba | MOSFET transistor |
US5254490A (en) * | 1990-01-11 | 1993-10-19 | Seiko Epson Corporation | Self-aligned method of fabricating an LDD MOSFET device |
JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60235469A (ja) * | 1984-05-09 | 1985-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
JPS61241974A (ja) * | 1985-04-18 | 1986-10-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-09 JP JP29381986A patent/JPS63144574A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60235469A (ja) * | 1984-05-09 | 1985-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
JPS61241974A (ja) * | 1985-04-18 | 1986-10-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
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