JP4439678B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法および半導体装置に係わり、特に低耐圧の絶縁ゲート電界効果トランジスタ(以下、MOSFET、と称す)と高耐圧のMOSFETとを同じ半導体基板に形成する半導体装置の製造方法および半導体装置に関する。
【0002】
【従来の技術】
従来では低耐圧素子・高耐圧素子混載プロセスにおいて、シリサイド技術を使用する場合、低耐圧素子形成部を全面シリサイド化し高耐圧素子形成部をシリサイド化しない方式をとっている。低耐圧素子形成部を全面シリサイド化するのは、ドレイン抵抗およびコンタクト抵抗の低減を行ってトランジスタの動作速度を向上させるためである。また高電圧が印加する高耐圧素子形成部をシリサイド化しないのは、シリサイド層による耐圧不良およびリーク不良を回避するためである。
【0003】
従来の低耐圧・高耐圧混載プロセスにおいてシリサイド技術を用いた場合の製造方法について図8乃至図13を参照して説明する。
【0004】
まず図8に示すように、シリコン基板1の低耐圧MOSFETを設ける低耐圧素子形成部Aに低耐圧ウエル層2を形成し、高耐圧MOSFETを設ける高耐圧素子形成部Bに高耐圧ウエル層3を形成する。又、両ウエル層間にフィールド酸化膜、不純物領域等による分離領域16が設けられている。
【0005】
そして全面に高耐圧ゲート酸化膜となるシリコン酸化膜4が形成される。
【0006】
次に図9に示すように、ホトリソグラフィー技術を用いて低耐圧素子形成部Bのシリコン酸化膜4を除去し、シリコン酸化膜4よりも薄いシリコン酸化膜5を形成する。このシリコン酸化膜5は低耐圧ゲート酸化膜となる膜である。
【0007】
次に図10に示すように、ゲート電極6、高耐圧素子形成部Bの低濃度不純物層7、サイドウォール8を順に形成する。
【0008】
ここで、低耐圧素子形成部Aにおいてゲート電極6の下のシリコン酸化膜5は低耐圧ゲート酸化膜5となり、高耐圧素子形成部Bにおいてゲート電極6の下のシリコン酸化膜4は高耐圧ゲート酸化膜4になる。
【0009】
次に図11に示すように、マスク酸化膜9を堆積した後に、イオン注入を行ってソース・ドレイン領域となる高濃度不純物層10を低耐圧素子形成部Aおよび高耐圧素子形成部Bのそれぞれに形成する。
【0010】
次に図12に示すように、低耐圧素子形成部Aを開口するフォトレジストパターン17により高耐圧素子形成部Bをマスクし、低耐圧素子形成部Aのマスク酸化膜9をドライエッチングにより除去する。
【0011】
次に図13に示すように、重金属のスパッタ、熱処理および余剰重金属のエッチングを行うことにより、低耐圧素子形成部Aのみにシリサイド層11が形成される。また、低耐圧素子形成部Aのゲート電極6の上面にシリサイド層11Gが形成される。
【0012】
【発明が解決しようとする課題】
しかし上記した従来技術では次のような問題点が存在する。
【0013】
第1の問題点は、シリサイド層を形成する際には図12に示すようなホトリソグラフィー工程を行わなければならないために、工程数が増加しコスト的にも不利になることである。
【0014】
第2の問題点は、高耐圧素子形成部にシリサイド層を形成しないことにより拡散層抵抗およびコンタクト抵抗が大きくなることである。そのため高耐圧トランジスタの動作速度は劣化し、高速動作回路の設計が困難となる。またコンタクト配置方法にも制限が加わることにより、レイアウトの自由度が小さくなる。
【0015】
したがって本発明の目的は、以上の問題点を解決する、シリサイド技術を用いた低耐圧・高耐圧混載プロセスの半導体装置の製造方法および半導体装置を提供することである。
【0016】
【課題を解決するための手段】
本発明の特徴は、半導体基板の低耐圧素子形成部に低耐圧MOSFETを形成し、前記半導体基板の高耐圧素子形成部に高耐圧MOSFETを形成する半導体装置の製造方法において、前記高耐圧MOSFETのゲート絶縁膜となる第1の絶縁膜を形成し、前記第1の絶縁膜をパターニングにより選択的に除去してそこに前記第1の絶縁膜よりも薄い膜厚であり前記低耐圧MOSFETのゲート絶縁膜となる第2の絶縁膜を形成する際に、前記高耐圧素子形成部内を含むシリサイド層を形成する箇所を前記パターニングにより選択的に除去してそこに前記第2の絶縁膜を形成し、ゲート電極形成を含む工程を行い、その後、ホトリソグラフィーを用いないで前記箇所の半導体基板表面を露出させ、そこにシリサイド層を形成することができる。この場合、全面をエッチバックすることにより前記シリサイド層を形成する箇所の半導体基板表面を露出させる半導体装置の製造方法にある。
【0018】
また、前記高耐圧素子形成部において前記シリサイド層を形成する箇所は前記高耐圧MOSFETのソース、ドレイン領域の中央部分であることが好ましい。この場合、前記ソース、ドレイン領域は高濃度不純物層と該高濃度不純物層を取り囲む低濃度不純物層とを有して構成され、前記シリサイド層は前記高濃度不純物層に限定的に形成されることができる。さらに、前記ゲート電極の側面にサイドウォールを形成することが好ましい。
【0019】
さらに、前記高耐圧MOSFETもしくは低耐圧MOSFETのドレイン領域がコンタクトを形成するコンタクト領域と該コンタクト領域を取り囲む他の領域から構成され、前記コンタクト領域が前記シリサイド層を形成する箇所であることができる。
【0020】
本発明の他の特徴は、半導体基板の低耐圧素子形成部に低耐圧MOSFETが設けられ、前記半導体基板の高耐圧素子形成部に高耐圧MOSFETが設けられている半導体装置において、前記高耐圧MOSFETのソース、ドレイン領域の中央部分に限定的にシリサイド層が形成されている半導体装置にある。ここで、前記ソース、ドレイン領域は高濃度不純物層と該高濃度不純物層を取り囲む低濃度不純物層とを有して構成され、前記シリサイド層は前記高濃度不純物層に形成されていることが好ましい。
【0022】
【発明の実施の形態】
以下、図面を参照して本発明を説明する。図1乃至図6は本発明の実施の形態の製造方法を工程順に示した断面図である。
【0023】
まず図1のように、一導電性型シリコン基板1上に、シリコン基板1の低耐圧MOSFETを設ける低耐圧素子形成部Aに低耐圧ウエル層2をイオン注入または押し込み技術を用いて形成し、高耐圧MOSFETを設ける高耐圧素子形成部Bに高耐圧ウエル層3をイオン注入または押し込み技術を用いて形成する。又、両ウエル層間にフィールド酸化膜、不純物領域等による分離領域16が設けられている。ここで、低耐圧ウェル層2と高耐圧ウェル層3は連続的に一体的に形成されることもできる。
【0024】
そして全面に高耐圧ゲート酸化膜となるシリコン酸化膜4が形成される。この高耐圧ゲート酸化膜4の膜厚は、後から説明する図3の工程でのサイドウォール形成時におけるドライエッチングで十分な残膜が存在するために、75nm(ナノメータ)以上であることが望ましい。
【0025】
続いて図2に示すように、ホトリソグラフィー工程を用いてシリコン酸化膜4をウェットエッチングでパターニングして、低耐圧素子形成部Aの全箇所及び高耐圧素子形成部Bのうちシリサイド層形成予定の箇所Cのシリコン酸化膜4を選択的に除去する。ウェットエッチングを用いる理由は、チャネル領域のダメージを防止するためである。エッチャントとしては希フッ酸が最も望ましい。
【0026】
その後、シリコン酸化膜4が除去された箇所にシリコン酸化膜4よりも薄い、膜厚6nm〜20nmのシリコン酸化膜5を形成する。このシリコン酸化膜5は低耐圧素子形成部Bにおいて低耐圧ゲート酸化膜5となる膜である。
【0027】
また、高耐圧素子形成部Bにおいて薄いシリコン酸化膜5が形成される箇所Cは、高耐圧MOSFETのソース、ドレイン領域の中央部分を構成する高濃度不純物領域が形成される箇所であり、ここにシリサイド層が形成される。
【0028】
さらに、高耐圧MOSFETのソース、ドレイン領域の周辺部分を構成する低濃度不純物層が形成される箇所にはシリサイド層が形成されないから、高耐圧ゲート酸化膜4により被覆されている。この工程における構成が本発明で最も重要な点である。
【0029】
次に図3に示すように、ゲート電極6、高耐圧素子形成部Bの低濃度不純物層7、サイドウォール8を順に形成していく。
【0030】
ゲート電極材料はポリシリコンが最適であり、厚さは200nm以上が良い。ゲート電極厚が200nmよりも薄い場合は、次工程の低濃度不純物層7の形成が困難となるからである。高耐圧素子形成部Bの低濃度不純物層7は、ゲート電極6に対してセルフアラインとなるようにイオン注入技術で形成する。イオン注入時は、ゲート電極下への突き抜けが起こらないように注意する必要がある。ドーズ量は高耐圧の仕様によって異なるが、1011〜1014cm-2の範囲である。
【0031】
続いてのサイドウォール形成方法であるが、シリコン酸化膜またはシリコン窒化膜をCVD技術で堆積し、ホトリソグラフィー工程を行うことなく全体を異方性ドライエッチングでエッチバックすることにより形成する。
【0032】
エッチング量であるが、薄いシリコン酸化膜5が完全に除去され、厚いシリコン酸化膜4が50nm以上残って膜厚50nm以上のシリコン酸化膜4Aとなるように設定するのが最も望ましい。高耐圧ゲート酸化膜となるシリコン酸化膜4の残膜4Aが薄い場合には、本来シリサイド化してはいけない部分もシリサイド化される恐れがあるからである。
【0033】
この工程により、低耐圧素子形成部Aではゲート電極6およびサイドウォール8下以外のシリコン酸化膜5が除去されてそこのシリコン基板が露出する。高耐圧素子形成部Bでは箇所C(図2)の薄いシリコン酸化膜5が除去されてその箇所のシリコン基板が露出され、ゲート電極6およびサイドウォール8下以外のシリコン酸化膜4の膜厚が減少したシリコン酸化膜4Aとなる。
【0034】
ここで、低耐圧素子形成部Aにおいてゲート電極6の下のシリコン酸化膜5が低耐圧ゲート酸化膜5となり、高耐圧素子形成部Bにおいてゲート電極6の下のシリコン酸化膜4が高耐圧ゲート酸化膜4になる。
【0035】
続いて図4に示すように、高濃度不純物層10の形成の際の保護膜であるマスク酸化膜9をCVD技術技術を用いて全体に堆積する。このマスク酸化膜9の膜厚は数十nmが良い。その後ホトリソグラフィー技術を用いて高濃度不純物領域形成のパターニングを行い、イオン注入技術を用いて高濃度不純物層10を形成する。
【0036】
あるいはホトリソグラフィー技術を用いないで、サイドウォールを含むゲート電極構造およびシリコン酸化膜4Aにより厚くなってた部分をマスクにして、シリコン酸化膜4Aパターンの開口内に、すなわち図2で形成された箇所Cにイオン注入技術を用いて高濃度不純物層10を形成する。
【0037】
イオン注入に際しては、注入エネルギーは30〜100keVであり、ドーズ量は1014〜1015cm-2が最適である。イオン種は、N型がヒ素、P型がフッ化ボロンであるのが最も良い。
【0038】
次に図5に示すように、ホトリソグラフィー工程を行うことなく全体を異方性ドライエッチングでエッチバックすることによりマスク酸化膜9を一様にエッチングして除去する。
【0039】
この時シリサイド層を形成したい領域のシリコン酸化膜は完全に除去してそこの半導体基板表面を露出させ、シリサイドを形成しない領域には少なくとも50nm以上のシリコン酸化膜が残るようにする必要がある。
【0040】
ここでは高耐圧ゲート酸化膜となるシリコン酸化膜4が図4の工程で膜厚を減じた膜厚50nm以上のシリコン酸化膜4Aを残存させることができる。この後必要に応じて、シリサイド形成領域のシリコンをアモルファス化するイオン注入を実施する。
【0041】
次に図6に示すように、重金属のスパッタを行う。重金属材料はシリコンと共晶を起こしその共晶体の抵抗が小さいことが要求される。最適な重金属材料はチタンである。その後、シリコンとのを共晶を起こすための熱処理を行う。熱処理温度は共晶点以上に設定し、熱処理時間はシリサイド層11の厚さが数十nmとなるように設定する。
【0042】
そして最後にシリコンと共晶を起こさなかった余剰重金属をウェットエッチングで除去する。これにより図5でシリコン酸化膜を完全に除去した領域に重金属シリサイド層11が形成され、シリコン酸化膜が存在する領域にはシリサイドが形成されない。
【0043】
そして高耐圧MOSFETのソース、ドレイン領域において、中央部の高濃度不純物層10にシリサイド層11を形成し、その周りの低不純物層にはシリサイド層11が形成されていなから、シリサイド層による耐圧不良やリーク不良は発生しない。また、この高濃度不純物層10からこれらの領域のコンタクトをとることができる。この際に、ゲート電極6の上面にもシリサイド層11Gが形成される。
【0044】
もしくは、高濃度不純物層10を熱拡散法で形成する場合は、図3の工程の後、ホトリソグラフィー技術を用いないで、サイドウォールを含むゲート電極構造、分離領域16およびシリコン酸化膜4Aのパターンをマスクにして不純物を拡散して高濃度不純物層10を形成する。その後、高濃度不純物層10の表面に生成された極薄いガラス層をホトリソグラフィー技術を用いないでエッチング洗浄することにより除去し、露出した半導体基板表面、すなわち高濃度不純物層10の露出した上面にそのまま図6の工程を行ってシリサイド層を形成する。
【0045】
いずれの方法によっても、低耐圧ウェル層2および高耐圧ウェル層3がP型ウェルの場合には、N+ 型高濃度不純物層10をソース、ドレイン領域としたNチャネル低耐圧MOSFETが低耐圧素子形成部に形成され、N型低濃度不純物層7とN+ 型高濃度不純物層10をソース、ドレイン領域としたNチャネル高耐圧MOSFETが高耐圧素子形成部に形成される。
【0046】
低耐圧ウェル層2および高耐圧ウェル層3がN型ウェルの場合には、P+ 型高濃度不純物層10をソース、ドレイン領域としたPチャネル低耐圧MOSFETが低耐圧素子形成部に形成され、P型低濃度不純物層7とP+ 型高濃度不純物層10をソース、ドレイン領域としたPチャネル高耐圧MOSFETが高耐圧素子形成部に形成される。
【0047】
又、実施の形態でシリコン酸化膜を例示した絶縁膜を、シリコン窒化膜等の他の絶縁膜、あるいはこれらの異なる絶縁膜の複合膜にすることも可能である。
【0048】
図7は本発明の他の実施の形態として、バッファタイプのESD保護素子の平面図を示したものである。保護素子全体がシリサイド化されてドレイン領域22の抵抗が小さくなった場合、保護素子を流れる電流が非常に大きくなり容易に保護素子の破壊にいたってしまう。
【0049】
そのため保護素子のドレイン領域22においてコンタクト(コンタクト孔)25をとるコンタクト領域23および常に接地電位に固定されるソース領域21の基板表面のみにシリサイド層(右上斜線のハッチングで示す)を形成し、ドレイン領域22のコンタクト領域23を除く他の領域24の基板表面はシリサイド層を形成しない。
【0050】
すなわち、ゲート電極26の下のチャネル領域とシリサイド層を形成したコンタクト領域23との間のシリサイド層を形成しない領域24の抵抗を利用した保護素子であり、抵抗を有効に得るためと集積度とを考慮すると、例えば、コンタクト25の中心とコンタクト領域23の端辺との寸法L2 に対して抵抗を利用する箇所の寸法L1 が2倍以上、5倍以下であることが好ましい。
【0051】
この実施の形態のシリサイド層形成方法は、先の実施の形態で述べた方法で行う。これにより保護素子のドレイン部分に抵抗を追加したことと同じ効果が得られ、ESD耐量の向上が期待される。なお適用される保護素子に関しては、低耐圧、高耐圧のどちらであっても対応できる。
【0052】
すなわち高耐圧素子として図7を適用する場合は、図2の高耐圧素子形成部Bにおいて、ソース領域が形成される部分全面を箇所Cとし、高電圧が印加されるドレイン領域が形成される部分の中央のコンタクト領域が形成されるところを箇所Cにする。
【0053】
一方、低耐圧素子として図7を適用する場合は、図2の低耐圧素子形成部Aにおいて、ドレイン領域が形成される部分のみに厚いシリコン酸化膜5を形成し、その中央のコンタクト領域が形成されるところを箇所Cを形成する。
【0054】
【発明の効果】
以上説明したように、本発明の第1の効果は、シリサイド層を形成する際に追加のホトリソグラフィー工程を行わずにシリサイド形成領域の区分けが可能となることである。このことは工程削減によるコスト削減を意味している。
【0055】
その理由は低耐圧・高耐圧混載プロセスにおいて必須と考えられているゲート酸化膜ホトリソグラフィー工程においてあらかじめシリサイド形成領域をもパターニングしているからである。
【0056】
本発明の第2の効果は、高耐圧素子形成部のコンタクトをとる領域にシリサイド層を形成することにより拡散層抵抗およびコンタクト抵抗を低減することが可能となることである。このことは高耐圧素子による高速動作回路を可能とするとともに、コンタクト配置に関するレイアウトの自由度が向上することを意味している。
【0057】
その理由は高耐圧素子形成部の拡散層抵抗とコンタクト抵抗が大幅に減少するからである。
【図面の簡単な説明】
【図1】実施の形態による半導体装置の製造方法の一工程を示す断面図である。
【図2】図1の後の工程を示す断面図である。
【図3】図2の後の工程を示す断面図である。
【図4】図3の後の工程を示す断面図である。
【図5】図4の後の工程を示す断面図である。
【図6】図5の後の工程を示す断面図である。
【図7】他の実施の形態の半導体装置を示す平面図である。
【図8】従来技術による半導体装置の製造方法の一工程を示す断面図である。
【図9】図8の後の工程を示す断面図である。
【図10】図9の後の工程を示す断面図である。
【図11】図10の後の工程を示す断面図である。
【図12】図11の後の工程を示す断面図である。
【図13】図12の後の工程を示す断面図である。
【符号の説明】
1 シリコン基板
2 低耐圧ウェル層
3 高耐圧ウェル層
4 高耐圧ゲート酸化膜となるシリコン酸化膜
4A 膜厚が減じたしシリコン酸化膜4
5 低耐圧ゲート酸化膜となるシリコン酸化膜
6 ゲート電極
7 高耐圧素子の低濃度不純物層
8 サイドウォール
9 マスク酸化膜
10 高濃度不純物層
11 半導体基板上面のシリサイド層
11G ゲート電極上面のシリサイド層
16 分離領域
17 フォトレジストパターン
21 ソース領域
22 ドレイン領域
23 ドレイン領域内のコンタクト領域
24 ドレイン領域内のコンタクト領域23を除く領域
25 コンタクト
26 ゲート電極
A 低耐圧素子形成部
B 高耐圧素子形成部
C シリサイド層形成予定箇所
Claims (6)
- 半導体基板の低耐圧素子形成部に低耐圧絶縁ゲート電界効果トランジスタを形成し、前記半導体基板の高耐圧素子形成部に高耐圧絶縁ゲート電界効果トランジスタを形成する半導体装置の製造方法において、前記高耐圧絶縁ゲート電界効果トランジスタのゲート絶縁膜となる第1の絶縁膜を形成し、前記第1の絶縁膜をパターニングにより選択的に除去してそこに前記第1の絶縁膜よりも薄い膜厚であり前記低耐圧絶縁ゲート電界効果トランジスタのゲート絶縁膜となる第2の絶縁膜を形成する際に、前記高耐圧素子形成部内を含むシリサイド層を形成する箇所を選択的に除去してそこに前記第2の絶縁膜を形成し、ゲート電極形成を含む工程を行い、その後、ホトリソグラフィーを用いないで前記箇所の半導体基板表面を露出させ、そこにシリサイド層を形成することを特徴とする半導体装置の製造方法。
- 全面をエッチバックすることにより前記シリサイド層を形成する箇所の半導体基板表面を露出させることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記高耐圧素子形成部において前記シリサイド層を形成する箇所は前記高耐圧絶縁ゲート電界効果トランジスタのソース、ドレイン領域の中央部分であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記ソース、ドレイン領域は高濃度不純物層と該高濃度不純物層を取り囲む低濃度不純物層とを有して構成され、前記シリサイド層は前記高濃度不純物層に限定的に形成されることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記ゲート電極の側面にサイドウォールを形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記高耐圧絶縁ゲート電界効果トランジスタもしくは低耐圧絶縁ゲート電界効果トランジスタのドレイン領域がコンタクトを形成するコンタクト領域と該コンタクト領域を取り囲む他の領域から構成され、前記コンタクト領域が前記シリサイド層を形成する箇所であることを特徴とする請求項1記載の半導体装置の製造方法。
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