JPH0824144B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0824144B2 JPH0824144B2 JP62145847A JP14584787A JPH0824144B2 JP H0824144 B2 JPH0824144 B2 JP H0824144B2 JP 62145847 A JP62145847 A JP 62145847A JP 14584787 A JP14584787 A JP 14584787A JP H0824144 B2 JPH0824144 B2 JP H0824144B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【発明の詳細な説明】 [産業上の利用分野] この発明は、半導体装置の製造方法に関するもので、
特に積層CMOS構造の半導体装置の製造方法に関するもの
である。
特に積層CMOS構造の半導体装置の製造方法に関するもの
である。
[従来の技術] 第2図(a)〜(f)は従来の積層CMOS構造の製造方
法を示す断面図である。第2図(a)において1はp型
シリコン基板、2はシリコン基板上面にたとえば熱酸化
法で成長させたシリコン酸化膜、3はたとえば減圧CVD
法で成長させたリンをドープしたポリシリコンを既知の
フォトリソグラフィ法およびエッチング法によりパター
ン形成したゲート電極である。第2図(b)において、
4、5は前記ゲート電極3をマスクにして、ヒ素イオン
注入を行ない、熱処理を加えることにより、自己整合で
形成した砒素拡散層であり、4をソース、5をドレイ
ン、6をチャネル部としてnチャネルMOSトランジスタ
を形成する。
法を示す断面図である。第2図(a)において1はp型
シリコン基板、2はシリコン基板上面にたとえば熱酸化
法で成長させたシリコン酸化膜、3はたとえば減圧CVD
法で成長させたリンをドープしたポリシリコンを既知の
フォトリソグラフィ法およびエッチング法によりパター
ン形成したゲート電極である。第2図(b)において、
4、5は前記ゲート電極3をマスクにして、ヒ素イオン
注入を行ない、熱処理を加えることにより、自己整合で
形成した砒素拡散層であり、4をソース、5をドレイ
ン、6をチャネル部としてnチャネルMOSトランジスタ
を形成する。
第2図(c)において、7はたとえば熱酸化法でゲー
ト電極3の周囲に形成したシリコン酸化膜であり、その
後、既知のフォトリソグラフィ法、エッチング法を用い
て前記ドレイン5の上面にシリコン基板開孔部8を設け
る。その後、第2図(d)に示すように、たとえば減圧
CVD法でポリシリコン膜16を成長させる。その後、第2
図(e)に示すように、フォトリソグラフィ法でレジス
ト17をパターン形成し、レジスト17をマスクにしてボロ
ンイオン注入を行なう。その後レジスト17を除去し、熱
処理を加えることにより、ソース12、ドレイン13、チャ
ネル部14、ゲート電極3を有するpチャネルMOSトラン
ジスタを形成する。ここで、前記nチャネルMOSトラン
ジスタのドレイン5とpチャネルMOSトランジスタのソ
ース12は、開孔部8で接続しており、pn接合を形成して
いる。
ト電極3の周囲に形成したシリコン酸化膜であり、その
後、既知のフォトリソグラフィ法、エッチング法を用い
て前記ドレイン5の上面にシリコン基板開孔部8を設け
る。その後、第2図(d)に示すように、たとえば減圧
CVD法でポリシリコン膜16を成長させる。その後、第2
図(e)に示すように、フォトリソグラフィ法でレジス
ト17をパターン形成し、レジスト17をマスクにしてボロ
ンイオン注入を行なう。その後レジスト17を除去し、熱
処理を加えることにより、ソース12、ドレイン13、チャ
ネル部14、ゲート電極3を有するpチャネルMOSトラン
ジスタを形成する。ここで、前記nチャネルMOSトラン
ジスタのドレイン5とpチャネルMOSトランジスタのソ
ース12は、開孔部8で接続しており、pn接合を形成して
いる。
次に動作について説明する。pチャネルMOSトランジ
スタのしきい値電圧をVTP、nチャネルMOSトランジスタ
のしきい値電圧をVTNとする(ただしVTN>VTPであ
る)。pチャネルMOSトランジスタのドレイン13に正電
圧VDDを加え、nチャネルMOSトランジスタのソース4を
接地電位にし、ゲート電極に電圧Vccを加える。このと
き、Vcc>VTNならば、nチャネルMOSトランジスタはオ
ン状態、pチャネルMOSトランジスタはオフ状態とな
る。逆に、VTP>Vccならば、pチャネルMOSトランジス
タがオン状態となり、nチャネルMOSトランジスタがオ
フ状態となる。
スタのしきい値電圧をVTP、nチャネルMOSトランジスタ
のしきい値電圧をVTNとする(ただしVTN>VTPであ
る)。pチャネルMOSトランジスタのドレイン13に正電
圧VDDを加え、nチャネルMOSトランジスタのソース4を
接地電位にし、ゲート電極に電圧Vccを加える。このと
き、Vcc>VTNならば、nチャネルMOSトランジスタはオ
ン状態、pチャネルMOSトランジスタはオフ状態とな
る。逆に、VTP>Vccならば、pチャネルMOSトランジス
タがオン状態となり、nチャネルMOSトランジスタがオ
フ状態となる。
このように、ゲート電極3を共通にした2つのMOSト
ランジスタ(nチャネルMOSトランジスタとpチャネルM
OSトランジスタ)のオン、オフを同一のゲート電極3を
用いて制御している。
ランジスタ(nチャネルMOSトランジスタとpチャネルM
OSトランジスタ)のオン、オフを同一のゲート電極3を
用いて制御している。
[発明が解決しようとする問題点] 従来の半導体装置の製造方法において、pチャネルMO
Sトランジスタのソース12、ドレイン13を形成するため
のボロンイオン注入は、レジスト17をマスクにして行な
っている。このため、レジスト17をフォトリソグラフィ
法で形成するのに際し、第2図(e)に示されるように
レジスト17がゲート電極3に対して重なり合うように制
御する必要があった。
Sトランジスタのソース12、ドレイン13を形成するため
のボロンイオン注入は、レジスト17をマスクにして行な
っている。このため、レジスト17をフォトリソグラフィ
法で形成するのに際し、第2図(e)に示されるように
レジスト17がゲート電極3に対して重なり合うように制
御する必要があった。
この発明は上記のような問題点を解消するためになさ
れたもので、たとえばpチャネルMOSトランジスタのよ
うな第1導電型のMOSトランジスタの上に形成された第
2導電型のMOSトランジスタのソース12、ドレイン13形
成時のフォトリソグラフィー工程でのレジスト15とゲー
ト電極3の間の重ね合せの制御を不要にすることができ
るとともに、第2導電型のMOSトランジスタのチャネル
部分でのリーク電流が小さく消費電力の少ない高性能な
半導体装置の製造方法を提供することを目的とする。
れたもので、たとえばpチャネルMOSトランジスタのよ
うな第1導電型のMOSトランジスタの上に形成された第
2導電型のMOSトランジスタのソース12、ドレイン13形
成時のフォトリソグラフィー工程でのレジスト15とゲー
ト電極3の間の重ね合せの制御を不要にすることができ
るとともに、第2導電型のMOSトランジスタのチャネル
部分でのリーク電流が小さく消費電力の少ない高性能な
半導体装置の製造方法を提供することを目的とする。
[問題点を解決するための手段] この発明に係る半導体装置の製造方法は、pチャネル
MOSトランジスタのような第1導電型のMOSトランジスタ
上に形成された第2導電型のMOSトランジスタのソー
ス、ドレイン領域を、第1導電型のMOSトランジスタの
ゲート電極の横に単結晶サイドウォールを形成し、その
サイドウォールから第2導電型の不純物領域を形成する
ことによって自己整合的に形成するとともに、その上に
堆積したアモルファスシリコン層を単結晶サイドウォー
ルを種として単結晶化し、このようにしてできた単結晶
シリコン層に単結晶サイドウォールから第2導電型の不
純物を熱拡散してソースとドレインを形成するようにし
たものである。
MOSトランジスタのような第1導電型のMOSトランジスタ
上に形成された第2導電型のMOSトランジスタのソー
ス、ドレイン領域を、第1導電型のMOSトランジスタの
ゲート電極の横に単結晶サイドウォールを形成し、その
サイドウォールから第2導電型の不純物領域を形成する
ことによって自己整合的に形成するとともに、その上に
堆積したアモルファスシリコン層を単結晶サイドウォー
ルを種として単結晶化し、このようにしてできた単結晶
シリコン層に単結晶サイドウォールから第2導電型の不
純物を熱拡散してソースとドレインを形成するようにし
たものである。
[作用] この発明による半導体装置の製造方法においては、p
チャネルMOSトランジスタのような第1導電型のMOSトラ
ンジスタ上に形成された第2導電型のMOSトランジスタ
のソース、ドレイン領域を自己整合で形成するととも
に、第2導電型のMOSトランジスタのソースおよびドレ
インを単結晶シリコン層を用いて形成したため、第2導
電型のMOSトランジスタのソース、ドレイン形成時のフ
ォトリソグラフィー工程におけるレジストとゲート間の
重ね合せの制御が不要になるとともに、第2導電型のMO
Sトランジスタのチャネル領域がポリシリコンで形成さ
れている場合に生じる問題点を解消することができる。
チャネルMOSトランジスタのような第1導電型のMOSトラ
ンジスタ上に形成された第2導電型のMOSトランジスタ
のソース、ドレイン領域を自己整合で形成するととも
に、第2導電型のMOSトランジスタのソースおよびドレ
インを単結晶シリコン層を用いて形成したため、第2導
電型のMOSトランジスタのソース、ドレイン形成時のフ
ォトリソグラフィー工程におけるレジストとゲート間の
重ね合せの制御が不要になるとともに、第2導電型のMO
Sトランジスタのチャネル領域がポリシリコンで形成さ
れている場合に生じる問題点を解消することができる。
[発明の実施例] 第1図(a)において、1はp型シリコン基板、2は
シリコン基板上面にたとえば熱酸化法で成長されたシリ
コン酸化膜、3はたとえば減圧CVD法で成長させたリン
をドープしたポリシリコンを既知のフォトリソグラフィ
法およびエッチング法によりパターン形成したゲート電
極である。第1図(b)において、4、5は前記ゲート
電極3をマスクにして、砒素イオン注入を行ない、熱処
理を加えることにより、自己整合で形成した砒素拡散層
であり、4をソース、5をドレイン、6をチャネル部と
してnチャネルMOSトランジスタを形成する。
シリコン基板上面にたとえば熱酸化法で成長されたシリ
コン酸化膜、3はたとえば減圧CVD法で成長させたリン
をドープしたポリシリコンを既知のフォトリソグラフィ
法およびエッチング法によりパターン形成したゲート電
極である。第1図(b)において、4、5は前記ゲート
電極3をマスクにして、砒素イオン注入を行ない、熱処
理を加えることにより、自己整合で形成した砒素拡散層
であり、4をソース、5をドレイン、6をチャネル部と
してnチャネルMOSトランジスタを形成する。
第1図(c)において、7はたとえば熱酸化法でゲー
ト電極3の周囲に形成したシリコン酸化膜であり、その
後、既存のフォトリソグラフィ法、エッチング法を用い
て前記ドレイン5の上面にシリコン基板開孔部8を設け
る。その後第1図(d)に示すように、たとえば減圧CV
D法でポリシリコン膜を成長させ、シリコンイオン注入
を行ない、アモルファスシリコン膜を形成し、さらにボ
ロンイオン注入を行なった後たとえばN2雰囲気において
600℃10時間のアニールを施し、開孔部8のシリコン基
板を種として固相エピタキシャル成長を行なうと、単結
晶シリコン層9が得られる。さらに、第1図(e)に示
すように、リアクティブイオンエッチング法で単結晶シ
リコン層9をエッチングすることにより、ゲート電極3
を覆うシリコン酸化膜7の周囲にボロンを含む単結晶シ
リコンのサイドウォール10が形成される。その後再びポ
リシリコン膜を成長させ、シリコンイオン注入によりア
モルファスシリコン膜を形成した後、たとえばN2雰囲気
において600℃10時間の熱処理を施すと、単結晶シリコ
ンのサイドウォール10を種として固相エピタキシャル成
長が起こり、単結晶シリコン層11が形成される(第1図
(f))。その後、より高温の熱処理を施すことによ
り、ボロンを含む単結晶シリコンのサイドウォール10か
らボロンの拡散が起こり、pチャネルMOSトランジスタ
のソース12、ドレイン13、チャネル部分14が形成される
(第1図(g))。さらに、フォトリソグラフィ法を用
いてレジスト15をパターン形成した後、ボロンイオン注
入を行ない熱処理を加えると(第1図(h))、pチャ
ネルMOSトランジスタのソース12とnチャネルMOSトラン
ジスタのドレイン5はpn接合を形成することになり、積
層CMOS構造ができる。
ト電極3の周囲に形成したシリコン酸化膜であり、その
後、既存のフォトリソグラフィ法、エッチング法を用い
て前記ドレイン5の上面にシリコン基板開孔部8を設け
る。その後第1図(d)に示すように、たとえば減圧CV
D法でポリシリコン膜を成長させ、シリコンイオン注入
を行ない、アモルファスシリコン膜を形成し、さらにボ
ロンイオン注入を行なった後たとえばN2雰囲気において
600℃10時間のアニールを施し、開孔部8のシリコン基
板を種として固相エピタキシャル成長を行なうと、単結
晶シリコン層9が得られる。さらに、第1図(e)に示
すように、リアクティブイオンエッチング法で単結晶シ
リコン層9をエッチングすることにより、ゲート電極3
を覆うシリコン酸化膜7の周囲にボロンを含む単結晶シ
リコンのサイドウォール10が形成される。その後再びポ
リシリコン膜を成長させ、シリコンイオン注入によりア
モルファスシリコン膜を形成した後、たとえばN2雰囲気
において600℃10時間の熱処理を施すと、単結晶シリコ
ンのサイドウォール10を種として固相エピタキシャル成
長が起こり、単結晶シリコン層11が形成される(第1図
(f))。その後、より高温の熱処理を施すことによ
り、ボロンを含む単結晶シリコンのサイドウォール10か
らボロンの拡散が起こり、pチャネルMOSトランジスタ
のソース12、ドレイン13、チャネル部分14が形成される
(第1図(g))。さらに、フォトリソグラフィ法を用
いてレジスト15をパターン形成した後、ボロンイオン注
入を行ない熱処理を加えると(第1図(h))、pチャ
ネルMOSトランジスタのソース12とnチャネルMOSトラン
ジスタのドレイン5はpn接合を形成することになり、積
層CMOS構造ができる。
次に動作について説明する。pチャネルMOSトランジ
スタのしきい値電圧をVTP、nチャネルMOSトランジスタ
のしきい値電圧をVTNとする(但しVTN>VTPであ
る。)。pチャネルMOSトランジスタのドレイン13に正
電圧VDDを加え、nチャネルMOSトランジスタのソース4
を接地電位にし、ゲート電極に電圧Vccを加える。この
とき、Vcc>VTNならばnチャネルMOSトランジスタはオ
ン状態、pチャネルMOSトランジスタはオフ状態とな
る。逆に、VTP>Vccならば、pチャネルMOSトランジス
タがオン状態となりnチャネルMOSトランジスタがオフ
状態となる。
スタのしきい値電圧をVTP、nチャネルMOSトランジスタ
のしきい値電圧をVTNとする(但しVTN>VTPであ
る。)。pチャネルMOSトランジスタのドレイン13に正
電圧VDDを加え、nチャネルMOSトランジスタのソース4
を接地電位にし、ゲート電極に電圧Vccを加える。この
とき、Vcc>VTNならばnチャネルMOSトランジスタはオ
ン状態、pチャネルMOSトランジスタはオフ状態とな
る。逆に、VTP>Vccならば、pチャネルMOSトランジス
タがオン状態となりnチャネルMOSトランジスタがオフ
状態となる。
このように、ゲート電極3を共通にした2つのMOSト
ランジスタ(nチャネルMOSトランジスタとpチャネルM
OSトランジスタ)のオン、オフを同一のゲート電極3を
用いて制御している。
ランジスタ(nチャネルMOSトランジスタとpチャネルM
OSトランジスタ)のオン、オフを同一のゲート電極3を
用いて制御している。
なお、上記実施例では下層のMOSトランジスタがnチ
ャネルMOSトランジスタ、上層のMOSトランジスタがpチ
ャネルMOSトランジスタからなる積層CMOS構造の場合に
ついて説明したが、下層のMOSトランジスタがpチャネ
ルMOSトランジスタで、上層にnチャネルMOSトランジス
タを積層CMOS構造の場合についても上記の実施例と同様
の効果を奏する。
ャネルMOSトランジスタ、上層のMOSトランジスタがpチ
ャネルMOSトランジスタからなる積層CMOS構造の場合に
ついて説明したが、下層のMOSトランジスタがpチャネ
ルMOSトランジスタで、上層にnチャネルMOSトランジス
タを積層CMOS構造の場合についても上記の実施例と同様
の効果を奏する。
また、上記実施例では上層のMOSトランジスタのソー
ス、ドレインを形成する際に単結晶シリコンのサイドウ
ォールからそのサイドウォールを覆った単結晶シリコン
層へボロンの拡散を行なった後レジストでチャネル部分
を覆いボロンイオン注入を行なっているが、先にレジス
トでチャネル部分を覆いボロンイオン注入を行ないレジ
ストを除去した後熱処理を加えるという方法を用いても
よい。
ス、ドレインを形成する際に単結晶シリコンのサイドウ
ォールからそのサイドウォールを覆った単結晶シリコン
層へボロンの拡散を行なった後レジストでチャネル部分
を覆いボロンイオン注入を行なっているが、先にレジス
トでチャネル部分を覆いボロンイオン注入を行ないレジ
ストを除去した後熱処理を加えるという方法を用いても
よい。
なおこの発明の実施例では、サイドウォール等を単結
晶シリコンで形成したが、これはMOSトランジスタのチ
ャネル部がポリシリコンで形成されている場合に生じる
次の問題点を同時に解消するためである。すなわち従来
はpチャネルMOSトランジスタのチャネル部14がポリシ
リコンで形成されているためドレイン13に電圧VDDを加
え、ソース4を接地電位にし、ゲート電極3に電圧Vcc
(>VTN)を加え、pチャネルMOSトランジスタをオフ状
態に保ったときに、ソース12、ドレイン13間のリーク電
流が大きいという問題点があった。それに対しこの発明
の実施例のように単結晶シリコンを用いてチャネル部分
を形成することによりpチャネルMOSトランジスタがオ
フ状態のときのチャネル部14でのリーク電流を低減する
ことができ、チャネル部分でのリーク電流が小さく、消
費電力の少ない高性能な素子を得ることができるという
効果が得られる。
晶シリコンで形成したが、これはMOSトランジスタのチ
ャネル部がポリシリコンで形成されている場合に生じる
次の問題点を同時に解消するためである。すなわち従来
はpチャネルMOSトランジスタのチャネル部14がポリシ
リコンで形成されているためドレイン13に電圧VDDを加
え、ソース4を接地電位にし、ゲート電極3に電圧Vcc
(>VTN)を加え、pチャネルMOSトランジスタをオフ状
態に保ったときに、ソース12、ドレイン13間のリーク電
流が大きいという問題点があった。それに対しこの発明
の実施例のように単結晶シリコンを用いてチャネル部分
を形成することによりpチャネルMOSトランジスタがオ
フ状態のときのチャネル部14でのリーク電流を低減する
ことができ、チャネル部分でのリーク電流が小さく、消
費電力の少ない高性能な素子を得ることができるという
効果が得られる。
[発明の効果] 以上のように、この発明によれば、積層CMOS構造のp
チャネルMOSトランジスタのような第1導電型のMOSトラ
ンジスタ上に形成された第2導電型のMSOトランジスタ
のソース、ドレイン、チャネル部分をボロンのような第
2導電型の不純物を含んだシリコン層のサイドウォール
を種として自己整合で形成するよう構成したため、pチ
ャネルMOSトランジスタのような第1導電型のMOSトラン
ジスタ上に形成された第2導電型のMOSトランジスタの
ソース、ドレイン形成時のフォトリソグラフィー工程を
なくすことができるとともに、第2導電型のMOSトラン
ジスタのソース、ドレイン形成を単結晶シリコン層を用
いて行なったため、第2導電型のMOSトランジスタにお
けるチャネル部分でのリーク電流が小さく、消費電力の
少ない高性能は半導体装置が提供できるという効果があ
る。
チャネルMOSトランジスタのような第1導電型のMOSトラ
ンジスタ上に形成された第2導電型のMSOトランジスタ
のソース、ドレイン、チャネル部分をボロンのような第
2導電型の不純物を含んだシリコン層のサイドウォール
を種として自己整合で形成するよう構成したため、pチ
ャネルMOSトランジスタのような第1導電型のMOSトラン
ジスタ上に形成された第2導電型のMOSトランジスタの
ソース、ドレイン形成時のフォトリソグラフィー工程を
なくすことができるとともに、第2導電型のMOSトラン
ジスタのソース、ドレイン形成を単結晶シリコン層を用
いて行なったため、第2導電型のMOSトランジスタにお
けるチャネル部分でのリーク電流が小さく、消費電力の
少ない高性能は半導体装置が提供できるという効果があ
る。
第1図はこの発明の一実施例による半導体装置の製造方
法を示す断面図、第2図は従来の半導体装置の製造方法
を示す断面図である。 1はp型シリコン基板、2はシリコン酸化膜、3はゲー
ト電極、4はnチャネルMOSトランジスタのソース、5
はnチャネルMOSトランジスタのドレイン、6はnチャ
ネルMOSトランジスタのチャネル部分、7はゲート電極
の周囲に形成したシリコン酸化膜、8はシリコン基板開
孔部、9は単結晶シリコン層、10はボロンを含む単結晶
シリコンのサイドウォール、11は単結晶シリコン層、12
はpチャネルMOSトランジスタのソース、13はpチャネ
ルMOSトランジスタのドレイン、14はpチャネルMOSトラ
ンジスタのチャネル部分、15はレジストである。 なお、図中、同一符号は同一、または相当部分を示す。
法を示す断面図、第2図は従来の半導体装置の製造方法
を示す断面図である。 1はp型シリコン基板、2はシリコン酸化膜、3はゲー
ト電極、4はnチャネルMOSトランジスタのソース、5
はnチャネルMOSトランジスタのドレイン、6はnチャ
ネルMOSトランジスタのチャネル部分、7はゲート電極
の周囲に形成したシリコン酸化膜、8はシリコン基板開
孔部、9は単結晶シリコン層、10はボロンを含む単結晶
シリコンのサイドウォール、11は単結晶シリコン層、12
はpチャネルMOSトランジスタのソース、13はpチャネ
ルMOSトランジスタのドレイン、14はpチャネルMOSトラ
ンジスタのチャネル部分、15はレジストである。 なお、図中、同一符号は同一、または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/092 29/786 9056−4M H01L 29/78 613 A 9056−4M 616 M (72)発明者 中尾 修治 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 尾田 秀一 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 井上 靖朗 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭60−16458(JP,A)
Claims (1)
- 【請求項1】基板と、チャネル領域を隔てた第1導電型
のソース、ドレイン領域と、その上に形成され、絶縁膜
で覆われたゲート電極とを備える半導体複合物を準備す
るステップと、 前記ゲート電極の一方の側および他方の側を覆うように
第2導電型で同一結晶方位の単結晶サイドウォールを形
成するステップと、 前記ゲート電極、前記サイドウォールおよび前記基板の
表面上にアモルファスシリコン層を形成するステップ
と、 前記アモルファスシリコン層を、前記単結晶サイドウォ
ールを種として固相エピタキシャル成長によって単結晶
化するステップと、 前記サイドウォールから前記第2導電型不純物を前記単
結晶化されたシリコン層へ拡散し、前記絶縁膜で覆われ
た前記ゲート電極の一方の側面および他方の側面に隣接
して、第2導電型のソース、ドレイン領域を形成するス
テップと を含む半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62145847A JPH0824144B2 (ja) | 1987-06-10 | 1987-06-10 | 半導体装置の製造方法 |
US07/204,581 US4987092A (en) | 1987-06-10 | 1988-06-09 | Process for manufacturing stacked semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62145847A JPH0824144B2 (ja) | 1987-06-10 | 1987-06-10 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63308949A JPS63308949A (ja) | 1988-12-16 |
JPH0824144B2 true JPH0824144B2 (ja) | 1996-03-06 |
Family
ID=15394471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62145847A Expired - Lifetime JPH0824144B2 (ja) | 1987-06-10 | 1987-06-10 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4987092A (ja) |
JP (1) | JPH0824144B2 (ja) |
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US5801396A (en) * | 1989-01-18 | 1998-09-01 | Stmicroelectronics, Inc. | Inverted field-effect device with polycrystalline silicon/germanium channel |
US5243203A (en) * | 1991-11-04 | 1993-09-07 | Motorola, Inc. | Compact transistor pair layout and method thereof |
JP2689038B2 (ja) * | 1991-12-04 | 1997-12-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5266507A (en) * | 1992-05-18 | 1993-11-30 | Industrial Technology Research Institute | Method of fabricating an offset dual gate thin film field effect transistor |
JPH0677428A (ja) * | 1992-08-25 | 1994-03-18 | Nec Corp | 半導体記憶装置及びその製造方法 |
US5324960A (en) * | 1993-01-19 | 1994-06-28 | Motorola, Inc. | Dual-transistor structure and method of formation |
KR0136931B1 (ko) * | 1994-05-12 | 1998-04-24 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
US5451534A (en) * | 1994-12-14 | 1995-09-19 | United Microelectronics Corporation | Method of making single layer thin film transistor static random access memory cell |
KR100214075B1 (ko) * | 1995-11-03 | 1999-08-02 | 김영환 | 박막트랜지스터 제조 방법 |
US5573964A (en) * | 1995-11-17 | 1996-11-12 | International Business Machines Corporation | Method of making thin film transistor with a self-aligned bottom gate using diffusion from a dopant source layer |
US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
JP5548976B2 (ja) * | 2009-06-25 | 2014-07-16 | セイコーエプソン株式会社 | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4467518A (en) * | 1981-05-19 | 1984-08-28 | Ibm Corporation | Process for fabrication of stacked, complementary MOS field effect transistor circuits |
US4476475A (en) * | 1982-11-19 | 1984-10-09 | Northern Telecom Limited | Stacked MOS transistor |
US4554572A (en) * | 1983-06-17 | 1985-11-19 | Texas Instruments Incorporated | Self-aligned stacked CMOS |
US4502202A (en) * | 1983-06-17 | 1985-03-05 | Texas Instruments Incorporated | Method for fabricating overlaid device in stacked CMOS |
CA1197628A (en) * | 1984-01-05 | 1985-12-03 | Thomas W. Macelwee | Fabrication of stacked mos devices |
US4628589A (en) * | 1984-09-28 | 1986-12-16 | Texas Instruments Incorporated | Method for fabricating stacked CMOS structures |
US4603468A (en) * | 1984-09-28 | 1986-08-05 | Texas Instruments Incorporated | Method for source/drain self-alignment in stacked CMOS |
US4691433A (en) * | 1985-04-12 | 1987-09-08 | General Electric Company | Hybrid extended drain concept for reduced hot electron effect |
US4656731A (en) * | 1985-08-05 | 1987-04-14 | Texas Instruments Incorporated | Method for fabricating stacked CMOS transistors with a self-aligned silicide process |
IT1209682B (it) * | 1985-12-23 | 1989-08-30 | Sgs Microelettronica Spa | Processo per la fabbricazione mediante ricristallizzazione epitassiale di transistori ad effetto di campo a gate isolato con giunzioni a profondita' minima. |
US4654121A (en) * | 1986-02-27 | 1987-03-31 | Ncr Corporation | Fabrication process for aligned and stacked CMOS devices |
-
1987
- 1987-06-10 JP JP62145847A patent/JPH0824144B2/ja not_active Expired - Lifetime
-
1988
- 1988-06-09 US US07/204,581 patent/US4987092A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4987092A (en) | 1991-01-22 |
JPS63308949A (ja) | 1988-12-16 |
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