KR0146080B1 - 반도체 소자의 트윈 웰 형성방법 - Google Patents
반도체 소자의 트윈 웰 형성방법Info
- Publication number
- KR0146080B1 KR0146080B1 KR1019950022240A KR19950022240A KR0146080B1 KR 0146080 B1 KR0146080 B1 KR 0146080B1 KR 1019950022240 A KR1019950022240 A KR 1019950022240A KR 19950022240 A KR19950022240 A KR 19950022240A KR 0146080 B1 KR0146080 B1 KR 0146080B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- well
- region
- optional
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 72
- 125000006850 spacer group Chemical group 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims abstract description 16
- 238000010438 heat treatment Methods 0.000 claims abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 10
- 238000001020 plasma etching Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 2
- 238000000992 sputter etching Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 230000007261 regionalization Effects 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QVMHUALAQYRRBM-UHFFFAOYSA-N [P].[P] Chemical compound [P].[P] QVMHUALAQYRRBM-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 트윈 웰 형성방법에 관한 것으로, 제1 영역과 제2 영역을 가지는 반도체 기판 상에 절연막을 형성하는 공정과; 상기 제1 영역의 절연막 상에 제1 임의막을 형성하는 공정과; 상기 제1 임의막 측벽에 제1 측벽 스페이서를 형성하는 공정과; 제2 영역의 기판에 제1 도전형 이온을 주입하는 공정과; 제2 영역의 기판상에 제2 임의막을 형성하는 공정과; 상기 제1 임의막을 제거하는 공정과; 제1 영역의 기판에 제2 도전형 이온을 주입하는 공정과; 제2 임의막 및 제1 절연막 스페이서를 제거하고 열처리하는 공정을 구비하여 소자 제조를 완료하므로써, 1) 제1 및 제2 측벽 스페이서를 조절하는 자기정렬 방식으로 트윈 웰을 제조하므로써, 종래 트윈 웰 제조에서 문제시되던 n웰과 p웰 경계에서의 농도 제어가 어려운 넓은 경계 영역을 줄일 수 있게 되어 래치-업 특성을 향상시킬 수 있을 뿐 아니라 상기 경계영역에서의 래치-업 관련 회로 구성의 어려움을 극복할 수 있게 되며, 2) n웰 및 p웰간의 단차로 인한 패턴 형성시의 CD 변화에 따른 고집적회로의 어려움을 개선할 수 있고, 3) 고집적 DRAM 소자의 배선 신뢰성을 향상시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
Description
제1(a)도 내지 제1(e)도는 종래 기술에 따른 CMOS 트윈 웰 형성방법을 도시한 공정수순도.
제2(a)도 내지 제2(b)도는 종래 기술에 따른 DRAM 셀 구조를 도시한 단면도.
제3(a)도 내지 제3(g)도는 본 발명의 제1 실시예에 따른 CMOS 트윈 웰 형성방법을 도시한 공정수순도.
제4(a)도 내지 제4(g)도는 본 발명의 제2 실시예에 따른 CMOS 트윈 웰 형성방법을 도시한 공정수순도.
*도면의 주요부분에 대한 부호의 설명
100 : 실리콘 기판 102,102' : 열산화막
104 : 제1 임의막 106 : 감광막
108,108' : 제1 및 제2 측벽 스페이서 110 : 제2 임의막
112 : n웰 영역 114 : p웰 영역
본 발명은 반도체 소자의 트윈 웰(twin well) 형성방법에 관한 것으로, 특히 고집적도를 요하는 DRAM 소자에서의 래치-업(latch-up) 특성 및 커패시터 탑재에 따른 단차 문제에 기인된 소자의 특성 저하를 개선한 반도체 소자의 트윈 웰 형성방법에 관한 것이다.
종래의 확산(diffused) 트윈 웰은 먼저, n웰을 형성하면서 기판의 n웰 표면에 두꺼운 산화막을 성장시키고, 이를 p형 이온주입 도핑(doping)시 마스킹 층으로 사용하는 1(one)-마스크에 의한 자기정렬(self-align)트윈 터브(twin tub) 방법으로 웰을 구성하고 있다.
이를 제1(a)도 내지 제1(e)도에 도시된 기존 CMOS 소자의 트윈 웰 제조방법을 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 제1(a)도에 도시된 바와 같이 p형 실리콘 기판(10) 상에 열산화막(12)을 100Å의 두께로 성장시킨 뒤 저압화학기상증착(LPCVD) 방식으로 상기 열산화막(12) 상에 실리콘 질화막(14)인 Si3N4을 1400Å의 두께로 증착한다.
그후, n웰이 형성될 영역을 한정하기 위하여 실리콘 질화막(14)을 감광막 패턴(16)을 마스크로 식각처리하여 제1(b)도에 도시된 바와 같은 패턴을 형성하고, 상기 n웰 영역에 인(phosphorus)을 1.0*1013ions/cm2, 120KeV 조건으로 이온주입한 뒤 상기 감광막 패턴(16)을 제거하고, n웰 드라이브-인(drive-in) 및 열산화막을 성장시키기 위한 열공정(oxidation)을 900℃, H2/O2분위기에서 진행한다.
그 결과, 제1(c)도에 도시된 바와 같이 상기 실리콘 기판 내에는 n웰(18)이 형성하고, 상기 n웰(18) 상에는 4500Å 두께의 산화막(20)이 형성된다.
그 다음 제1(d)도에 도시된 바와 같이 p웰이 형성될 영역의 실리콘 질화막(14)을 핫(hot) 인산(H3PO4)에 담구어 제거하고, 두꺼운 산화막(20)이 없는 영역에 보론(boron)을 5.0*1012ions/cm2, 80KeV 조건으로 이온주입한 후, 1150℃, N2분위기하에서 4시간 동안 열처리하여 드라이브-인시키므로써 상기 실리콘 기판 내에 p웰(22)을 형성한다.
이때, 상기 n웰(18) 상에 형성된 4500Å 두께의 산화막(20)은 p웰(22) 형성시 이온주입 마스크로 사용된다.
이후, 제1(e)도에 도시된 바와 같이 상기 열산화막(12),(20)을 동시에 HF에 담구어 제거하므로써 웰 형성 공정을 완료한다. 후속 공정은 일반적인 CMOS 소자의 제조공정을 따르므로 여기서는 설명을 생략한다.
상기 공정 결과, 일반적인 경우 n웰 형성시 성장시키는 산화막의 두께가 4000Å내외인 점을 감안해 볼 때, 열공정 진행시 기판의 두께가 성장된 산화막 두께의 약 50% 정도 소모된다 하더라도 상기 p웰(22)과 n웰(18) 간의 단차(e)는 약 2000Å 내외로 발생됨을 알 수 있다.
따라서, 고집적화된 소자를 제조하는 측면에서 다음과 같은 문제점이 제기된다. 그 하나는, n웰과 p웰 경계면(boundary)에서의 도판트 캄펀세이션(compensation)에 따른 웰 경계면의 실질적인 스페이스(space) 증가 문제이며, 또 다른 하나는 n웰과 p웰 간의 단차 증가로 인한 소자의 신뢰성 저하 문제이다.
이를 보다 구체적으로 살펴보면 다음과 같다.
먼저, 웰 경계면의 스페이서 증가 문제를 설명한다. n웰을 열처리(oxidation)하는 로커스(local oxidation of silicon : 이하, LOCOS라 한다)공정 진행 중, n웰의 인(phosphorus) 도판트가 열공정시 확산이 늘어나게(enhance) 되므로 원래의 n웰 경계면보다 넓게 퍼져 나가게 되고, 또한 p웰 형성시에는 상기 n웰 위의 산화막을 p웰과의 경계로 사용하므로 실질적으로 p웰이 n웰에 인접하게 형성되는 구조를 가지게 된다.
이로 인해, 확산과정에서 n웰과 p웰의 경계면 영역에서 도판트 캄펀세이션(compensation) 현상이 발생하며, 농도 제어(control)가 불가능할뿐 아니라 실질적인 도핑(doping) 농도가 저하되어 실제 소자의 활성영역으로 사용될 수 없는 n웰과 p웰 간의 데드 스페이스(dead space)가 증가하게 되는 문제점이 야기된다.
통상, n웰과 p웰 간의 충분한 래치-업 특성을 확보하기 위해서는 웰간(well to well) 스페이스를 크게 확보해야 하는데, 기 언급된 바와 같이 실질적으로는 활성영역으로 사용할 수 없는 데드 스페이스가 많이 발생하므로, 소자의 집적화를 위한 레이 아웃 스켈링(scaling)에 많은 제약이 따르게 되는 문제가 발생하게 된다.
다음으로, n웰과 p웰 간의 단차 증가로 인한 소자의 신뢰성 저하문제를 설명한다.
종래 LOCOS 방식의 자기정렬 방법에 의해 제조된 트윈 터브 구조의 CMOS 트윈 웰은, n웰 위에 성장된 산화막 제거시, 낮아진 n웰 영역에 의해 p웰 영역과의 단차가 발생하게 되므로 차후, n웰과 p웰 경계면의 일정 범위에서 사진식각공정을 위한 감광막(photoresist:이하, PR이라 한다) 증착시, 상기 PR에 두께 변화가 발생하게 된다.
통상, n웰 위의 LOCOS 산화막을 4000Å 성장시킬 때 웰 경계면의 10μm 범위내에서 두께 변화가 나타난다.
종래에는 패턴 디멘션(pattern dimension)이 1.0μm 이상 이었기 때문에 상기와 같이 디멘션의 변화(variation)가 패턴 폭(width)의 10%이내일 경우에 있어서, 소자 제조시 아무런 문제가 되지 않았으나 반도체 소자가 집적화되면서 1.0μm 이하 영역(sub-micron)의 패턴 폭이 요구됨에 따라 상기와 같이 감광막 두께에 따른 패턴 사이즈의 변화가 0.1μm 이상일 경우, 소자의 일반적인 디자인 오차(tolerance)가 10% 이상이 되어 소자 디자인시, 공정변화에 따른 동작이 민감한 임계회로(critical circuit)를 상기 웰 경계면의 10μm 범위 내에 구성할 수 없게 된다.
이 제한은 고집적 소자에서 문제가 되는 래치-업(latch-up) 제거(suppression)를 위한 회로 구성시, 핸디-켑(handi-cap)으로 작용하여 소자 제조에 커다란 어려움이 되고 있다.
웰 영역의 단차는 특히, 별도의 축적 커패시터가 p웰 영역에 탑재되는 DRAM 소자에서 더욱 문제시되는데, 이는 제2(a)도에 도시된 셀 단면도를 참조하여 설명한다.
CMOS 트윈 웰 구조를 갖는 DRAM 소자는 통상적으로 p웰(22)에 메모리 셀(28)이 배치되고 n웰(18)에 관련 구동회로(30)가 배치되므로, n웰(18)에 대해 상대적으로 높은 단차를 갖는 p웰(22) 위에 부가의 커패시터(26)가 탑재된다.
따라서, 제품 제조시 커패시터 형성 이후의 공정(back-end 공정)에서는 메모리 셀 영역(p웰 영역)(28)과 주변회로(peripheral circuit)부영역(주로 n웰 영역)(30)간의 단차 차이가 더욱 커지게 된다. 보통 메모리 셀 영역(28)과 주변회로부 영역(10) 간의 단차(d')는 5000Å 이상 발생된다.
이와 같이 단차가 심하게 발생하게 되면, 이후 배선 형성을 위한 콘택형성 단계와 라인 패터닝 단계 등에서 사진식각공정(photolithography)시 얼라이너(aligner)의 광 촛점 깊이(depth of focus : 이하, DOF라 한다) 한계를 벗어나게 되어 패턴의 CD(critical dimension) 제어(control)가 이루어지지 않아, 촛점 깊이의 한계를 벗어난 부분은 제대로 식각이 이루어지지 않게 되므로 잔존물이 그대로 남아 있게 되어 원하는 배선 패턴을 얻기가 어려워진다.
이러한 현성은 단차로 인한 패턴 폭의 변화(variation)시 더욱 심각해져 소자의 특성을 저하시키는 주요인이 된다.
따라서, 현재는 상기와 같은 문제점을 극복하기 위하여 양산성이 저하되는 복잡한 방법임에도 불구하고, DOF의 범위를 초과하는 토폴로지(topology) 단차로 인하여 별도의 CVD막을 증착하고 에치-백하는 글로벌(global) 공정을 배선공정 전에 추가시키거나, 또는 패턴 형성시 다층 레지스트(multilayer resist:MLR)를 이용한 사진식각공정을 채택하여 사용하고 있는 실정이다.
게다가 최근, DRAM 소자의 집적도가 급격히 증가되면서 축소된 커패시터 영역에서 기존과 동일한 일정 정전용량(capacitance)을 확보하기 위하여 커패시터 구조를 단순 스택 커패시터(single stack capacitor)구조 대신 멀티-스택(multi-stack)이나 실린더(cylinder) 구조를 채택함에 따라, 상기 n웰과 p웰 영역 간의 단차 차이는 더욱 커져 소자 제조시 커다란 문제로 대두되고 있다.
이에 따라, 차세대 CMOS 구조의 DRAM 소자에서는 n웰과 p웰 간의 단차를 최소화하기 위한 연구가 활발히 진행되고 있다.
그 일예로, 히다찌(hitachi) CO.가 발표한 256메가급 DRAM 소자에서는 제2(b)도에 도시된 바와 같이 웰을 형성하기 전에 p웰 영역이 될 부분을 미리 열처리(oxidation)하고, 그 위의 산화막을 제거하여 사전에 p웰 영역(22)의 기판을 리세스(recess)시키므로써, 웰 형성 공정 후 n웰 영역(18)의 기판이 리세스에 의해 나타나는 단차를 보상하여 메모리 셀 영역(28)과 주변회로부(30) 영역 간의 단차(d'')를 줄이도록 하고 있다.
그러나, 상기 기술 또한 최종적으로 p웰 영역의 리세스된 양 만큼만 단차가 개선되므로 복잡한 공정에 따른 제품의 단가(cost) 상승과, 고 종횡비(high aspect ratio)의 콘택 및, 고 토플로지(high topology)에서의 배선 불균일성에 따른 소자의 신뢰성 저하등과 같은 문제점들이 여전히 해결되지 못한 상태이다. 이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 측벽(side wall) 스페이스를 조절하는 자기정렬 방식에 의하여 트윈 웰을 제조하므로써, 래치-업 특성을 향상시킴과 동시에 CMOS 회로로 구성된 고집적 DRAM 소자의 배선 신뢰성을 향상시킨 반도체 소자의 트윈 웰 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 제1 및 제2 실시에 따른 반도체 소자의 트윈 웰 형성방법은 제1 영역과 제2 영역을 가지는 반도체 기판 상에 절연막을 형성하는 공정과; 상기 제1 영역의 절연막 상에 제1 임의막을 형성하는 공정과; 상기 제1 임의막 측벽에 제1 측벽 스페이서를 형성하는 공정과; 제2 영역의 기판에 제 1 도전형 이온을 주입하는 공정과; 제 2 영역의 기판 상에 제2 임의막을 형성하는 공정과; 상기 제1 임의막을 제거하는 공정과; 제1 영역의 기판에 제2 도전형 이온을 주입하는 공정과; 제2 임의막 및 제1 절연막 스페이서를 제거하고 열처리하는 공정을 구비하여 형성됨을 특징으로 한다.
상기 공정 결과, 고집적 DRAM 소자의 신뢰성을 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 기존의 LOCOS법을 이용한 자기정렬 방식 대신, 측벽 스페이스를 조절하는 자기정렬 방식으로 트윈 웰을 제조토록 한 것으로, 이를 제3도 및 제4도에 도시된 제1 및 제2 실시예를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 제1 실시예로서 제3(a)도 내지 제3(g)도에 도시된 공정수순도를 살펴본다.
우선, 제3(a)도에 도시된 바와 같이 반도체 기판인 p형 실리콘 기판(100) 상에 절연막인 열산화막(102)을 900℃에서 습식(wet) H2/O2방식으로 300Å 두께로 성장시키고, 상기 열산화막(102) 상에 저압화학기상증착(LPCVD)법으로 제1 임의막(104)을 2000Å두께로 증착시킨다.
이때, 상기 제1 임의막(104)으로는 실리콘 질화막(Si3N4)을 포함하여 감광막이나 CVD 절연막 등 균질한 두께로 형성할 수 있는 물질은 다 사용 가능한데, 여기서는 일 예로서 실리콘 질화막(104)을 증착한 경우에 대하여 살펴본다.
그후, 순서에 상관없이 p웰 또는 n웰 중 어느 하나의 영역을 한정하기 위하여 제1 임의막(104) 상에 감광막 패턴(106)을 형성하고, 이를 마스크로 한 사진식각공정으로 실리콘 질화막(104)을 제거하여 제3(b)도에 도시된 바와 같은 패턴을 형성한다.
이때, 상기 실리콘 질화막(104)은 CHF3/CF4를 이용한 반응성이온식각(RIE) 방법으로 식각되며, 상기 실리콘 질화막이 식각될 때 노출된 열산화막(102')도 소정 두께 예컨대, 150Å 정도 함께 식각처리되는데, 이는 이후 공정에서 패턴 얼라인(align)시 흔적 패턴으로 사용하기 위함이다.
이어서, 상기 감광막 패턴(106)을 제거하고, 실리콘 질화막(104)을 포함한 노출된 열산화막(102') 상에 CVD 절연막을 컨포멀(conformal)하게 2500Å 두께로 증착한 뒤, 이방성(anisotropic) 식각이 되도록 하기 위하여 반응성이온식각 방식으로 마스크 없이 상기 CVD 절연막을 증착 두께로 에치-백(etch-back)하여, 상기 실리콘 질화막(104) 측벽에 제3(c)도에 도시된 바와 같은 CVD 절연막으로 이루어진 제1 측벽 스페이서(108)를 형성한다.
그 다음, n웰 또는 p웰을 형성하기 위한 소정의 도판트를 노출된 열산화막(102')에 이온주입시킨다. 이때, n웰을 먼저 형성하고자 할 경우에는 인 이온을 1.0*1013ions/cm2, 120KeV 조건으로 이온주입하며, p웰을 먼저 형성하고자 할 경우에는 보론 이온을 5*1012ions/cm2, 80KeV 조건으로 이온주입해준다. 여기서는 일 예로서, n웰을 먼저 형성한 경우에 대하여 살펴본다.
이후, 제3(d)도에 도시된 바와 같이 기판의 굴곡과 무관하게 평평하게 코팅되는 물질인 제2 임의막(110)을 상기 제1 측벽 스페이서(108) 및 실리콘 질화막(104)을 포함한 열산화막(102') 상에 스핀 코팅(spin coating) 시킨다.
이때, 상기 제2 임의막(110)의 대표적 물질로는 감광막이나 SOG(spin on glass)를 들 수 있으며, 여기서는 감광막(110)을 코팅한 경우를 예로 들어 설명한다.
계속해서, 제3(e)도에 도시된 바와 같이 상기 감광막(110) 표면을 화학적물리적연마(chemical mechanical polishing) 또는 이방성이온식각 방법으로 상기 실리콘 질화막(104)의 표면이 노출될때 까지 평탄도를 유지시키면서 식각처리한다.
그 다음, 제3(f)도에 도시된 바와 같이 상기 실리콘 질화막(104)을 온도가 150℃ 이상인 핫 인산(H3PO4)에 담구에 제거하고, 그 하부의 노출된 열산화막(102)에 p웰을 도핑하기 위하여 보론을 기 언급된 조건으로 이온주입한다. 이때, 제1 측벽 스페이서(108)가 존재하는 기판영역(a)에는 n형 또는 p형 어느 이온도 주입되어 있지 않다.
이후, 제3(g)도에 도시된 바와 같이 제2 임의막인 상기 감광막(110)을 H2O2/H2SO4혼합용액에 담구어 제거하고, 제1 측벽 스페이서(108)를 묽은(dilute) HF 수용액에 담구어 제거한다.
이때, 상기 감광막(110)이 이온주입시 그 표면이 손상되어 H2O2/H2SO4용액에 잘 제거되지 않을 경우에는 H2O2/H2SO4용액에 담구기 전에 건식식각(dry etching) 방식으로 상기 감광막 표면을 먼저 제거한 뒤, H2O2/H2SO4용액에 담구어 제거하면 잘 제거된다.
이어, n웰과 p웰의 접합(junction) 형성 및 도판트의 활성화를 위하여 1150℃, N2분위기 하에서 약 4시간 동안 열처리(annealing)를 실시하여 본 공정을 완료한다.
이때, 이온주입된 n형 또는 p형 도판트가 기판(100) 내부로 확산되어 깊은 접합의 n웰 영역(112) 및 p웰 영역(114)이 형성되고, 상기 n웰 영역(112)과 p웰 영역(114)의 경계에서는 도판트가 도핑되지 않은 제1 측벽 스페이서(108)가 있던 기판의 경계 영역(a)으로 측벽 확산이 이루어지게 된다.
그 결과, 도판트가 섞이어 농도가 조절이 않되는 영역이 종래에 비해 상대적으로 줄어들게 되어 보다 개선(fine)된 형태의 n웰과 p웰경계를 형성할 수 있게 되며, 또한 웰간 단차가 전혀 발생되지 않는 반도체 소자의 트윈 웰을 형성할 수 있게 된다.
따라서, n웰(112)과 p웰(144)간의 단차 및 넓은 영역의 웰 경계면으로 인해 야기되던 제반 문제점들을 크게 개선할 수 있다.
한편, 제2 실시예로서 제4(a)도 내지 제4(g)도에 도시된 공정수순도를 살펴보면 다음과 같다.
상기 실시예는 제1 실시예를 다소 변형한 것으로, 제4(a)도 내지 제4(f)도 까지의 공정은 제3(a)도 내지 제3(f)도에 도시된 공정과 동일 수순에 따라 진행한다.
이후, 제4(f)도에 도시된 공정에서 다시 CVD 절연막으로 이루어진 제2 측벽 스페이서를 p웰이 형성될 영역에 형성하기 위하여, CVD 절연막을 제2 임의막인 감광막(110) 및 제1 측벽 스페이서(108)를 포함한 열산화막(102) 상에 2000Å의 뚜께로 형성하고, 이방성(anisotrop ic) 식각이 되도록 하기 위하여 반응성이온식각 방식으로 마스크 없이 상기 CVD 절연막을 증착 두께로 에치-백(etch-back)하여 제2 측벽 스페이서(108')를 형성한다.
그 다음, p웰을 도핑하기 위하여 노출된 연산화막(102)에 보론 이온을 5*1012ions/cm2, 80 KeV 조건으로 이온주입한다.
계속해서, 제4(g)도에 도시된 바와 같이 상기 감광막(110)을 H2O2/H2SO4혼합용액에 담구어 제거하고, 제1 측벽 스페이서(108) 및 제2 측벽 스페이서(108')를 묽은(dilute) HF 수용액에 담구어 제거한후 드라이브-인 하여 이온주입 영역에 n웰 영역(112) 및 p웰 영역(114)을 형성하므로써 본 공정을 완료한다.
상술한 바와 같이 본 발명에 의하며, 1) 제1 및 제2 측벽 스페이서를 조절하는 자기정렬 방식으로 트윈 웰을 제조하므로써, 종래 트윈 웰 제조에서 문제시되던 n웰과 p웰 경계에서의 농도 제어가 어려운 넓은 경계 영역을 줄일 수 있게 되어 래치-업 특성을 향상시킬 수 있을 뿐 아니라 상기 경계영역에서의 래치-업 관련 회로 구성의 어려움을 극복할 수 있게 되며, 2) n웰 및 p웰간의 단차로 인한 패턴 형성시의 CD 변화에 따른 고집적화의 어려움을 개선할 수 있고, 3) 고집적 DRAM 소자의 배선 신뢰성을 향상시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
Claims (15)
- 제1 영역과 제2 영역을 가지는 반도체 기판 상에 절연막을 형성하는 공정과; 상기 제1 영역의 절연막 상에 제1 임의막을 형성하는 공정과; 상기 제1 임의막 측벽에 제1 측벽 스페이서를 형성하는 공정과; 제2 영역의 기판에 제1 도전형 이온을 주입하는 공정과; 제2 영역의 기판상에 제2 임의막을 형성하는 공정과; 상기 제1 임의막을 제거하는 공정과; 제1 영역의 기판에 제2 도전형 이온을 주입하는 공정과; 제2 임의막 및 제1 절연막 스페이서를 제거하고 열처리하는 공정을 구비하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제1항에 있어서, 상기 제1 임의막은 실리콘 질화막이나 감광막 또는 CVD 절연막 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제1항에 있어서, 상기 제1 임의막은 상기 절연막 상에 제1 임의막을 증착하는 공정과; 상기 제1 영역의 절연막 상에 감광막 패턴을 형성한후, 이를 마스크로 제1 임의막을 식각하는 공정 및; 상기 감광막 패턴을 제거하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제3항에 있어서, 상기 제2 영역의 절연막은 감광막 패턴을 마스크로 한 제1 임의막 식각공정시 소정 두께 식각되는 것을 특징으로 하는 반도체 소자의 트윈 웰 제조방법.
- 제1항에 있어서, 상기 제1 측벽 스페이서는 CVD 절연막으로 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제1항 또는 제5항에 있어서, 상기 제1 측벽 스페이서는 제1 임의막을 포함한 노출된 제2 영역의 절연막 상에 CVD 절연막을 증착는 공정 및; 상기 CVD 절연막을 반응성이온식각 방식으로 증착 두께로 에치-백하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제1항에 있어서, 상기 제2 임의막은 감광막이나 SOG막 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제1항에 있어서, 상기 제2 임의막은 스핀코팅되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제1항에 있어서, 상기 제2 임의막은 상기 제1 측벽 스페어서 및 제1 임의막을 포함한 절연막 상에 제2 임의막을 증착하는 공정 및; 상기 제1 임의막 표면이 노출되도록 상기 제2 임의막을 식각하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제9항에 있어서, 상기 제2 임의막은 화학적물리적연마 또는 이방성이온식각 방법으로 식각되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제1항에 있어서, 상기 반도체 소자의 트윈 웰 형성방법은 제2 도전형 이온을 주입한 후, 건식식각 방식으로 상기 제2 임의막 표면을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제1항에 있어서, 상기 반도체 소자의 트윈 웰 형성방법은 제1 임의막 제거 후, 제2 측벽 스페이서를 형성하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제12항에 있어서, 상기 제2 측벽 스페이서는 CVD 절연막으로 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제12항에 있어서, 상기 제2 측벽 스페이서는 제2 임의막 및 제1 측벽 스페이서를 포함한 제1 영역의 절연막 상에 CVD 산화막을 증착하는 공정 및; 상기 CVD 절연막을 반응성이온식각 방식으로 증착 두께로 에치-백하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
- 제1항 또는 제12항에 있어서, 상기 반도체 소자의 트윈 웰 형성방법은 상기 제2 임의막 및 제1 절연막 스페어서 제거시, 제2 측벽 스페이서를 제거하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950022240A KR0146080B1 (ko) | 1995-07-26 | 1995-07-26 | 반도체 소자의 트윈 웰 형성방법 |
| JP8002246A JP2843010B2 (ja) | 1995-07-26 | 1996-01-10 | 半導体素子のツインウェルの形成方法 |
| DE19603794A DE19603794B4 (de) | 1995-07-26 | 1996-02-02 | Verfahren zum Ausbilden einer Doppelwanne für Halbleiteranordnungen |
| US08/686,767 US5661067A (en) | 1995-07-26 | 1996-07-26 | Method for forming twin well |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950022240A KR0146080B1 (ko) | 1995-07-26 | 1995-07-26 | 반도체 소자의 트윈 웰 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970008574A KR970008574A (ko) | 1997-02-24 |
| KR0146080B1 true KR0146080B1 (ko) | 1998-08-01 |
Family
ID=19421612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950022240A KR0146080B1 (ko) | 1995-07-26 | 1995-07-26 | 반도체 소자의 트윈 웰 형성방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5661067A (ko) |
| JP (1) | JP2843010B2 (ko) |
| KR (1) | KR0146080B1 (ko) |
| DE (1) | DE19603794B4 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372590B1 (en) * | 1997-10-15 | 2002-04-16 | Advanced Micro Devices, Inc. | Method for making transistor having reduced series resistance |
| US6100123A (en) * | 1998-01-20 | 2000-08-08 | International Business Machines Corporation | Pillar CMOS structure |
| US6140217A (en) | 1998-07-16 | 2000-10-31 | International Business Machines Corporation | Technique for extending the limits of photolithography |
| KR100301818B1 (ko) * | 1999-06-29 | 2001-11-01 | 김영환 | 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조방법 |
| US6391700B1 (en) * | 2000-10-17 | 2002-05-21 | United Microelectronics Corp. | Method for forming twin-well regions of semiconductor devices |
| FR2826507B1 (fr) * | 2001-06-21 | 2004-07-02 | St Microelectronics Sa | Procede de traitement de zones complementaires de la surface d'un substrat et produit semi-conducteur obtenu par ce procede |
| DE102005022084B3 (de) * | 2005-05-12 | 2006-10-26 | Infineon Technologies Ag | Verfahren zum Strukturieren eines Halbleiterbauelements |
| US20080124904A1 (en) * | 2006-07-04 | 2008-05-29 | Hyun Soo Shin | Method for Fabricating Semiconductor Device |
| US8497167B1 (en) * | 2007-01-17 | 2013-07-30 | National Semiconductor Corporation | EDS protection diode with pwell-nwell resurf |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112165A (en) * | 1978-02-22 | 1979-09-01 | Seiko Epson Corp | Manufacture of semiconductor integrated circuit |
| JPS5817656A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 半導体装置の製造方法 |
| DE3149185A1 (de) * | 1981-12-11 | 1983-06-23 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| JPS6151937A (ja) * | 1984-08-22 | 1986-03-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63202055A (ja) * | 1987-02-17 | 1988-08-22 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH02133921A (ja) * | 1988-11-15 | 1990-05-23 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH02133920A (ja) * | 1988-11-15 | 1990-05-23 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH02188914A (ja) * | 1989-01-17 | 1990-07-25 | Seiko Instr Inc | 半導体装置の製造方法 |
| JP2550691B2 (ja) * | 1989-01-18 | 1996-11-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5141882A (en) * | 1989-04-05 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor field effect device having channel stop and channel region formed in a well and manufacturing method therefor |
| GB8907897D0 (en) * | 1989-04-07 | 1989-05-24 | Inmos Ltd | Forming wells in semiconductor devices |
| JPH081930B2 (ja) * | 1989-09-11 | 1996-01-10 | 株式会社東芝 | 半導体装置の製造方法 |
| US5024961A (en) * | 1990-07-09 | 1991-06-18 | Micron Technology, Inc. | Blanket punchthrough and field-isolation implant for sub-micron N-channel CMOS devices |
| JP3000739B2 (ja) * | 1991-08-22 | 2000-01-17 | 日本電気株式会社 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
| JPH05160256A (ja) * | 1991-12-04 | 1993-06-25 | Toshiba Corp | 半導体装置の製造方法 |
| US5252501A (en) * | 1991-12-30 | 1993-10-12 | Texas Instruments Incorporated | Self-aligned single-mask CMOS/BiCMOS twin-well formation with flat surface topography |
| US5219783A (en) * | 1992-03-20 | 1993-06-15 | Texas Instruments Incorporated | Method of making semiconductor well structure |
| US5278085A (en) * | 1992-08-11 | 1994-01-11 | Micron Semiconductor, Inc. | Single mask process for forming both n-type and p-type gates in a polycrystalline silicon layer during the formation of a semiconductor device |
| JPH06260607A (ja) * | 1993-03-09 | 1994-09-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5413944A (en) * | 1994-05-06 | 1995-05-09 | United Microelectronics Corporation | Twin tub CMOS process |
-
1995
- 1995-07-26 KR KR1019950022240A patent/KR0146080B1/ko not_active IP Right Cessation
-
1996
- 1996-01-10 JP JP8002246A patent/JP2843010B2/ja not_active Expired - Fee Related
- 1996-02-02 DE DE19603794A patent/DE19603794B4/de not_active Expired - Fee Related
- 1996-07-26 US US08/686,767 patent/US5661067A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19603794B4 (de) | 2004-06-03 |
| DE19603794A1 (de) | 1997-01-30 |
| KR970008574A (ko) | 1997-02-24 |
| JP2843010B2 (ja) | 1999-01-06 |
| US5661067A (en) | 1997-08-26 |
| JPH0945794A (ja) | 1997-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2795565B2 (ja) | 半導体記憶素子の製造方法 | |
| US5742095A (en) | Method of fabricating planar regions in an integrated circuit | |
| US6207532B1 (en) | STI process for improving isolation for deep sub-micron application | |
| US6133116A (en) | Methods of forming trench isolation regions having conductive shields therein | |
| US5252504A (en) | Reverse polysilicon CMOS fabrication | |
| US5554554A (en) | Process for fabricating two loads having different resistance levels in a common layer of polysilicon | |
| US6107135A (en) | Method of making a semiconductor memory device having a buried plate electrode | |
| US5229317A (en) | Method for preventing out-diffusion of phosphorous and boron in a bpsg-buried trench | |
| KR0146080B1 (ko) | 반도체 소자의 트윈 웰 형성방법 | |
| JPH0586863B2 (ko) | ||
| JP4290983B2 (ja) | 半導体タイリング構造体及びその製造方法 | |
| KR0179831B1 (ko) | 반도체 소자의 웰 형성방법 | |
| US6740571B2 (en) | Method of etching a dielectric material in the presence of polysilicon | |
| KR0161432B1 (ko) | 소자분리 영역의 면적을 감소시키기 위한 트랜지스터 제조방법 | |
| US6656816B2 (en) | Method for manufacturing semiconductor device | |
| KR20010065186A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100406500B1 (ko) | 반도체소자의 제조방법 | |
| US20030100166A1 (en) | Method for avoiding the effects of lack of uniformity in trench isolated integrated circuits | |
| US6200854B1 (en) | Method of manufacturing dynamic random access memory | |
| KR100250098B1 (ko) | 아이솔레이션영역 및 그형성방법 | |
| KR100480554B1 (ko) | 반도체장치의트렌치소자분리형성방법 | |
| KR100214520B1 (ko) | 트랜지스터 제조방법 | |
| JPH05129595A (ja) | 半導体装置およびその製造方法 | |
| KR920009749B1 (ko) | 엔-모스 셀의 고집적 기억소자 제조방법 | |
| JP3164375B2 (ja) | トランジスタを形成する方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120424 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |