JP2912252B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2912252B2 JP2912252B2 JP8229092A JP22909296A JP2912252B2 JP 2912252 B2 JP2912252 B2 JP 2912252B2 JP 8229092 A JP8229092 A JP 8229092A JP 22909296 A JP22909296 A JP 22909296A JP 2912252 B2 JP2912252 B2 JP 2912252B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に各種の回路ブロックを含む能動回路領域を挟ん
で複数の入出力回路をそれぞれ備えた複数のメモリブロ
ックが配置された構成の半導体記憶装置に関する。
し、特に各種の回路ブロックを含む能動回路領域を挟ん
で複数の入出力回路をそれぞれ備えた複数のメモリブロ
ックが配置された構成の半導体記憶装置に関する。
【０００２】
【従来の技術】１つ又は複数のメモリプレートに対し複
数ビットの書込み用のデータ及び読出しデータ（以下こ
れらを単にデータ、又は入出力データという）を並列に
入出力する複数の入出力回路を備えたメモリブロックを
複数備えた半導体記憶装置においては、これら複数のメ
モリブロックのブロック指定制御やアドレス指定制御、
データ入出力制御等を行う複数の回路ブロックを含む能
動回路領域を挟んで、これら複数のメモリブロックが線
対称に配置される構成が一般的である。
数ビットの書込み用のデータ及び読出しデータ（以下こ
れらを単にデータ、又は入出力データという）を並列に
入出力する複数の入出力回路を備えたメモリブロックを
複数備えた半導体記憶装置においては、これら複数のメ
モリブロックのブロック指定制御やアドレス指定制御、
データ入出力制御等を行う複数の回路ブロックを含む能
動回路領域を挟んで、これら複数のメモリブロックが線
対称に配置される構成が一般的である。
【０００３】このような従来の半導体記憶装置の一例を
図４に示す。
図４に示す。
【０００４】この半導体記憶装置は、１つ（複数個又は
複数に分割されていてもよい）のメモリプレート（ＭＰ
１〜ＭＰ４のうちの１つ）に対し４ビットのデータを並
列に入出力する４つの入出力回路（ＩＯ１１〜ＩＯ１
４，ＩＯ２１〜ＩＯ２４，ＩＯ３１〜ＩＯ３４，ＩＯ４
１〜ＩＯ４４のうちの１組）をそれぞれ含む４つのメモ
リブロックＭＢ１〜ＭＢ４と、これらメモリブロックＭ
Ｂ１〜ＭＢ４のブロック指定制御，アドレス指定制御、
データ入出力制御等を行う複数の回路ブロックＣＢを含
む能動回路領域ＡＣＡと、メモリブロックＭＢ１〜ＭＢ
４に対する入出力データを伝達し所定の入出力電極（図
示省略）を介して外部回路との間で入出力するリード・
ライトバスＲＷＢ１１〜ＲＷＢ１４，ＲＷＢ２１〜ＲＷ
Ｂ２４とを備え、能動回路領域ＡＣＡを挟んで、その一
方の側にメモリブロックＭＢ１，ＭＢ２、他方の側にメ
モリブロックＭＢ３，ＭＢ４が配置され、また、メモリ
ブロックＭＢ１，ＭＢ２と能動回路領域ＡＣＡとの間に
は、メモリブロックＭＢ１，ＭＢ２の互いに対応する入
出力回路と接続するリード・ライトバスＲＷＢ１１〜Ｒ
ＷＢ１４が、メモリブロックＭＢ３，ＭＢ４と能動回路
領域ＡＣＡとの間には、メモリブロックＭＢ３，ＭＢ４
の互いに対応する入出力回路と接続するリード・ライト
バスＲＷＢ２１〜ＲＷＢ２４がそれぞれ配置された構成
となっている。
複数に分割されていてもよい）のメモリプレート（ＭＰ
１〜ＭＰ４のうちの１つ）に対し４ビットのデータを並
列に入出力する４つの入出力回路（ＩＯ１１〜ＩＯ１
４，ＩＯ２１〜ＩＯ２４，ＩＯ３１〜ＩＯ３４，ＩＯ４
１〜ＩＯ４４のうちの１組）をそれぞれ含む４つのメモ
リブロックＭＢ１〜ＭＢ４と、これらメモリブロックＭ
Ｂ１〜ＭＢ４のブロック指定制御，アドレス指定制御、
データ入出力制御等を行う複数の回路ブロックＣＢを含
む能動回路領域ＡＣＡと、メモリブロックＭＢ１〜ＭＢ
４に対する入出力データを伝達し所定の入出力電極（図
示省略）を介して外部回路との間で入出力するリード・
ライトバスＲＷＢ１１〜ＲＷＢ１４，ＲＷＢ２１〜ＲＷ
Ｂ２４とを備え、能動回路領域ＡＣＡを挟んで、その一
方の側にメモリブロックＭＢ１，ＭＢ２、他方の側にメ
モリブロックＭＢ３，ＭＢ４が配置され、また、メモリ
ブロックＭＢ１，ＭＢ２と能動回路領域ＡＣＡとの間に
は、メモリブロックＭＢ１，ＭＢ２の互いに対応する入
出力回路と接続するリード・ライトバスＲＷＢ１１〜Ｒ
ＷＢ１４が、メモリブロックＭＢ３，ＭＢ４と能動回路
領域ＡＣＡとの間には、メモリブロックＭＢ３，ＭＢ４
の互いに対応する入出力回路と接続するリード・ライト
バスＲＷＢ２１〜ＲＷＢ２４がそれぞれ配置された構成
となっている。
【０００５】なお、メモリブロックＭＢ１〜ＭＢ４の互
いに対応する入出力回路、例えばＩＯ１１，ＩＯ２１，
ＩＯ３１，ＩＯ４１の入出力データは、これらデータを
伝達するリード・ライトバスＲＷＢ１１，ＲＷＢ２１を
介し、かつ例えば能動回路領域ＡＣＡの所定の位置に設
けられた１つの入出力電極を介して、外部回路との間で
入出力される。すなわち、並列に入出力される４ビット
のデータに１番から４番の番号を付したとすると、メモ
リブロックＭＢ１〜ＭＢ４の互いに対応する入出力回路
を介して入出力されるデータは並列に入出力される４ビ
ットのデータのうちの同一番号のデータとして扱われ
る。
いに対応する入出力回路、例えばＩＯ１１，ＩＯ２１，
ＩＯ３１，ＩＯ４１の入出力データは、これらデータを
伝達するリード・ライトバスＲＷＢ１１，ＲＷＢ２１を
介し、かつ例えば能動回路領域ＡＣＡの所定の位置に設
けられた１つの入出力電極を介して、外部回路との間で
入出力される。すなわち、並列に入出力される４ビット
のデータに１番から４番の番号を付したとすると、メモ
リブロックＭＢ１〜ＭＢ４の互いに対応する入出力回路
を介して入出力されるデータは並列に入出力される４ビ
ットのデータのうちの同一番号のデータとして扱われ
る。
【０００６】また、この半導体記憶装置では、設計や評
価等の容易さから、メモリブロックＭＢ１〜ＭＢ４それ
ぞれの入出力回路の配置位置に、一方の端から他方の端
にかけて順次１番から４番の番号を付したとすると、メ
モリブロックＭＢ１〜ＭＢ４それぞれの各入出力回路の
配置位置には、同一番号のデータを入出力する入出力回
路が配置され（すなわち、１番の入出力回路の配置位置
には入出力回路ＩＯ１１，ＩＯ２１，ＩＯ３１，ＩＯ４
１が配置される、というように）、また、前述したよう
に、能動駆動回路ＡＣＡとメモリブロックＭＢ１，ＭＢ
２との間には、同一番号の入出力データそれぞれを伝達
する４本のリード・ライトバスＲＷＢ１１〜ＲＷＢ１４
が、メモリブロックＭＢ１，ＭＢ２の互いに対応する入
出力回路と接続し並行して配置され、能動回路領域ＡＣ
ＡとメモリブロックＭＢ３，ＭＢ４との間には、同一番
号の入出力データそれぞれを伝達する４本のリード・ラ
イトバスＲＷＢ２１〜ＲＷＢ２４が、メモリブロックＭ
Ｂ３，ＭＢ４の互いに対応する入出力回路と接続し並行
して配置されている。
価等の容易さから、メモリブロックＭＢ１〜ＭＢ４それ
ぞれの入出力回路の配置位置に、一方の端から他方の端
にかけて順次１番から４番の番号を付したとすると、メ
モリブロックＭＢ１〜ＭＢ４それぞれの各入出力回路の
配置位置には、同一番号のデータを入出力する入出力回
路が配置され（すなわち、１番の入出力回路の配置位置
には入出力回路ＩＯ１１，ＩＯ２１，ＩＯ３１，ＩＯ４
１が配置される、というように）、また、前述したよう
に、能動駆動回路ＡＣＡとメモリブロックＭＢ１，ＭＢ
２との間には、同一番号の入出力データそれぞれを伝達
する４本のリード・ライトバスＲＷＢ１１〜ＲＷＢ１４
が、メモリブロックＭＢ１，ＭＢ２の互いに対応する入
出力回路と接続し並行して配置され、能動回路領域ＡＣ
ＡとメモリブロックＭＢ３，ＭＢ４との間には、同一番
号の入出力データそれぞれを伝達する４本のリード・ラ
イトバスＲＷＢ２１〜ＲＷＢ２４が、メモリブロックＭ
Ｂ３，ＭＢ４の互いに対応する入出力回路と接続し並行
して配置されている。
【０００７】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、能動回路領域ＡＣＡとメモリブロックＭＢ
１，ＭＢ２との間、及び能動回路領域ＡＣＡとメモリブ
ロックＭＢ３，ＭＢ４との間それぞれに、並列に入出力
されるデータのビット数と同一数のリード・ライトバス
ＲＷＢ１１〜ＲＷＢ１４，ＲＷＢ２１〜ＲＷＢ２４が並
行して配置され、これらリード・ライトバスのうちの互
いに対応する番号のものは同一の入出力電極を介して外
部回路との間でデータの入出力を行う構成となっている
ので、これらリード・ライトバスそれぞれの全長が長く
なり、その寄生容量が増大して動作の高速化をはかるこ
とができないという問題点と、リード・ライトバスの領
域が増大してチップ面積が大きくなるという問題点があ
った。
装置では、能動回路領域ＡＣＡとメモリブロックＭＢ
１，ＭＢ２との間、及び能動回路領域ＡＣＡとメモリブ
ロックＭＢ３，ＭＢ４との間それぞれに、並列に入出力
されるデータのビット数と同一数のリード・ライトバス
ＲＷＢ１１〜ＲＷＢ１４，ＲＷＢ２１〜ＲＷＢ２４が並
行して配置され、これらリード・ライトバスのうちの互
いに対応する番号のものは同一の入出力電極を介して外
部回路との間でデータの入出力を行う構成となっている
ので、これらリード・ライトバスそれぞれの全長が長く
なり、その寄生容量が増大して動作の高速化をはかるこ
とができないという問題点と、リード・ライトバスの領
域が増大してチップ面積が大きくなるという問題点があ
った。
【０００８】また、単に、リード・ライトバスを一方の
側だけとし、能動回路領域を挟んで相対向するメモリブ
ロックの対応する入出力回路を、能動回路領域を横切っ
て互いに接続するようにすると、リード・ライトバスの
領域は半減し各リード・ライトバスの全長も短かくなる
が、対応する入出力回路を互いに接続する配線が能動回
路領域を横切る位置には回路ブロックがあるので、その
回路ブロックの外側を迂回する必要があり、その分リー
ド・ライトバスの全長が長くなると共に、リード・ライ
トバスが配置されている側とは異なる側にも迂回のため
の配線領域が必要となってリード・ライトバスの領域が
増大することになる。
側だけとし、能動回路領域を挟んで相対向するメモリブ
ロックの対応する入出力回路を、能動回路領域を横切っ
て互いに接続するようにすると、リード・ライトバスの
領域は半減し各リード・ライトバスの全長も短かくなる
が、対応する入出力回路を互いに接続する配線が能動回
路領域を横切る位置には回路ブロックがあるので、その
回路ブロックの外側を迂回する必要があり、その分リー
ド・ライトバスの全長が長くなると共に、リード・ライ
トバスが配置されている側とは異なる側にも迂回のため
の配線領域が必要となってリード・ライトバスの領域が
増大することになる。
【０００９】本発明の目的は、リード・ライトバスの領
域を半減すると共にリード・ライトバスそれぞれの全長
を短かくして動作の高速化をはかることができる半導体
記憶装置を提供することにある。
域を半減すると共にリード・ライトバスそれぞれの全長
を短かくして動作の高速化をはかることができる半導体
記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、少なくとも１つの第１のメモリプレート、及びこの
第１のメモリプレートに対し複数ビットのデータを並列
に入出力する複数の第１の入出力回路を備えた第１のメ
モリブロックと、少なくとも１つの第２のメモリプレー
ト、及びこの第１のメモリプレートに対し複数ビットの
データを並列に入出力しかつ前記複数の第１の入出力回
路と相対向して設けられた複数の第２の入出力回路を備
えた第２のメモリブロックと、前記第１及び第２のメモ
リブロックの間に配置されこれら第１，第２のメモリブ
ロックの各種制御を行う複数の回路ブロックを備えた能
動回路領域と、この能動回路領域と前記第１及び第２の
メモリブロックとの間に配置されこれら第１，第２のメ
モリブロックの複数の入出力回路と接続してこれら第
１，第２のメモリブロックに対する前記複数ビットのデ
ータを伝達する複数のリード・ライトバスとを有する半
導体記憶装置であって、前記第１及び第２のメモリブロ
ックそれぞれの複数の入出力回路の配置位置を、前記複
数ビットのデータのうちの対応するビットを入出力する
入出力回路が互いに異なるように配置し、前記第１及び
第２のメモリブロックの複数の入出力回路の対応するビ
ットを入出力する入出力回路間を、前記能動回路領域の
回路ブロック間の空き領域を横切って接続しかつ互いに
同一の長さになるように前記リード・ライトバスを配置
するようにして、前記第１のメモリブロック側に、第３
のメモリプレート及び複数の第３の入出力回路を備えた
第３のメモリブロックが配置され、前記第２のメモリブ
ロック側に、第４のメモリプレート及び複数の第４の入
出力回路を備え、これら第４の入出力回路が能動回路領
域を挟んで相対向する第４のメモリブロックが配置さ
れ、前記第１のメモリブロックの複数の入出力回路のう
ちの前記第２のメモリブロックの対応するビットの入出
力回路に対し前記第３のメモリブロック寄りに配置され
た半数の入出力回路と前記第３のメモリブロックの複数
の入出力のうちの対応するビットの入出力回路とを前記
第１のメモリブロック寄りで接続し、前記第２のメモリ
ブロックの複数の入出力回路のうちの前記第１のメモリ
ブロックの対応するビットの入出力回路に対し前記第４
のメモリブロック寄りに配置された半数の 入出力回路と
前記第４の複数の入出力回路のうちの対応するビットの
入出力回路とを前記第２のメモリ寄りで接続し、前記第
３及び第４のメモリブロックの複数の入出力回路間を、
前記第１及び第２のメモリブロックの複数の入出力間の
接続と同様に接続するように複数のリード・ライトバス
を配置して構成される。
は、少なくとも１つの第１のメモリプレート、及びこの
第１のメモリプレートに対し複数ビットのデータを並列
に入出力する複数の第１の入出力回路を備えた第１のメ
モリブロックと、少なくとも１つの第２のメモリプレー
ト、及びこの第１のメモリプレートに対し複数ビットの
データを並列に入出力しかつ前記複数の第１の入出力回
路と相対向して設けられた複数の第２の入出力回路を備
えた第２のメモリブロックと、前記第１及び第２のメモ
リブロックの間に配置されこれら第１，第２のメモリブ
ロックの各種制御を行う複数の回路ブロックを備えた能
動回路領域と、この能動回路領域と前記第１及び第２の
メモリブロックとの間に配置されこれら第１，第２のメ
モリブロックの複数の入出力回路と接続してこれら第
１，第２のメモリブロックに対する前記複数ビットのデ
ータを伝達する複数のリード・ライトバスとを有する半
導体記憶装置であって、前記第１及び第２のメモリブロ
ックそれぞれの複数の入出力回路の配置位置を、前記複
数ビットのデータのうちの対応するビットを入出力する
入出力回路が互いに異なるように配置し、前記第１及び
第２のメモリブロックの複数の入出力回路の対応するビ
ットを入出力する入出力回路間を、前記能動回路領域の
回路ブロック間の空き領域を横切って接続しかつ互いに
同一の長さになるように前記リード・ライトバスを配置
するようにして、前記第１のメモリブロック側に、第３
のメモリプレート及び複数の第３の入出力回路を備えた
第３のメモリブロックが配置され、前記第２のメモリブ
ロック側に、第４のメモリプレート及び複数の第４の入
出力回路を備え、これら第４の入出力回路が能動回路領
域を挟んで相対向する第４のメモリブロックが配置さ
れ、前記第１のメモリブロックの複数の入出力回路のう
ちの前記第２のメモリブロックの対応するビットの入出
力回路に対し前記第３のメモリブロック寄りに配置され
た半数の入出力回路と前記第３のメモリブロックの複数
の入出力のうちの対応するビットの入出力回路とを前記
第１のメモリブロック寄りで接続し、前記第２のメモリ
ブロックの複数の入出力回路のうちの前記第１のメモリ
ブロックの対応するビットの入出力回路に対し前記第４
のメモリブロック寄りに配置された半数の 入出力回路と
前記第４の複数の入出力回路のうちの対応するビットの
入出力回路とを前記第２のメモリ寄りで接続し、前記第
３及び第４のメモリブロックの複数の入出力回路間を、
前記第１及び第２のメモリブロックの複数の入出力間の
接続と同様に接続するように複数のリード・ライトバス
を配置して構成される。
【００１１】また、第１のメモリブロックの複数の入出
力回路のうちの半数の入出力回路の更にその半数は第３
のメモリブロックの対応する入出力回路と接続し残りの
半数の入出力回路は能動回路領域の回路ブロック間の空
き領域を横切って第４のメモリブロックの対応する入出
力回路と接続し、第２のメモリブロックの複数の入出力
回路のうちの半数の入出力回路の更にその半数は前記第
４のメモリブロックの対応する入出力回路と接続し残り
の半数の入出力回路は前記能動回路領域の回路ブロック
間の空き領域を横切って前記第３のメモリブロックの対
応する入出力回路と接続するように複数のリード・ライ
トバスを配置して構成される。
力回路のうちの半数の入出力回路の更にその半数は第３
のメモリブロックの対応する入出力回路と接続し残りの
半数の入出力回路は能動回路領域の回路ブロック間の空
き領域を横切って第４のメモリブロックの対応する入出
力回路と接続し、第２のメモリブロックの複数の入出力
回路のうちの半数の入出力回路の更にその半数は前記第
４のメモリブロックの対応する入出力回路と接続し残り
の半数の入出力回路は前記能動回路領域の回路ブロック
間の空き領域を横切って前記第３のメモリブロックの対
応する入出力回路と接続するように複数のリード・ライ
トバスを配置して構成される。
【００１２】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１３】図１は本発明の第１の実施の形態を示すレ
イアウト図である。
イアウト図である。
【００１４】この第１の実施の形態が図４に示された従
来の半導体記憶装置と相違する点は、能動回路ブロック
ＡＣＡを挟んで相対向するメモリブロックＭＢ１の入出
力回路ＩＯ１１〜ＩＯ１４の配置位置及びメモリブロッ
クＭＢ３の入出力回路ＩＯ３１〜ＩＯ３４の配置位置
を、メモリブロックＭＢ３側の入出力回路ＩＯ３１とＩ
Ｏ３２とを入れ換え、ＩＯ３３とＩＯ３４とを入れ換え
て、並列に入出力する４ビットの入出力データのうちの
対応するビットを入出力する入出力回路の配置位置が互
いに異なるようにしてメモリブロックＭＢ３をＭＢ３ａ
とし、これらメモリブロックＭＢ１，ＭＢ３ａの入出力
回路のうちの対応するビットを入出力する入出力回路間
を、能動回路領域ＡＣＡの回路ブロック間の開き領域を
横切って接続し、メモリブロックＭＢ２，ＭＢ４それぞ
れの入出力回路の配置位置を、メモリブロックＭＢ２側
の入出力回路ＩＯ２１とＩＯ２２とを入れ換え、ＩＯ２
３とＩＯ２４とを入れ換えて、並列に入出力する４ビッ
トの入出力データのうちの対応するビットを入出力する
入出力回路の配置位置が互いに異なるようにしてメモリ
ブロックＭＢ２をＭＢ２ａとし、これらメモリブロック
ＭＢ２ａ，ＭＢ４の対応するビットを入出力する入出力
回路間を、能動回路領域ＡＣＡの回路ブロック間の空き
領域を横切って接続し、かつ、メモリブロックＭＢ１の
入出力回路ＩＯ１１〜ＩＯ１４のうちのメモリブロック
ＭＢ３ａの対応するビットの入出力回路に対しメモリブ
ロックＭＢ２ａ寄りに配置された半数の入出力回路ＩＯ
１２，ＩＯ１４とメモリブロックＭＢ２ａの入出力回路
ＩＯ２１〜ＩＯ２４のうちの対応するビットの入出力回
路ＩＯ２２，ＩＯ２４とをメモリブロックＭＢ１寄りで
対応接続し、メモリブロックＭＢ３ａの入出力回路ＩＯ
３１〜ＩＯ３４のうちのメモリブロックＭＢ１の対応す
るビットの入出力回路に対しメモリブロックＭＢ４寄り
に配置され半数の入出力回路ＩＯ３１，ＩＯ３３とメモ
リブロックＭＢ４の入出力回路ＩＯ４１，ＩＯ４３とを
メモリブロックＭＢ３ａ寄りで対応接続し、更に、それ
ぞれの全長が同一となるようにしてリード・ライトバス
ＲＷＢ１１〜ＲＷＢ１４，ＲＷＢ２１〜ＲＷＢ２４に代
るリード・ライトバスＲＷＢ１〜ＲＷＢ４を配置形成し
た点にある。
来の半導体記憶装置と相違する点は、能動回路ブロック
ＡＣＡを挟んで相対向するメモリブロックＭＢ１の入出
力回路ＩＯ１１〜ＩＯ１４の配置位置及びメモリブロッ
クＭＢ３の入出力回路ＩＯ３１〜ＩＯ３４の配置位置
を、メモリブロックＭＢ３側の入出力回路ＩＯ３１とＩ
Ｏ３２とを入れ換え、ＩＯ３３とＩＯ３４とを入れ換え
て、並列に入出力する４ビットの入出力データのうちの
対応するビットを入出力する入出力回路の配置位置が互
いに異なるようにしてメモリブロックＭＢ３をＭＢ３ａ
とし、これらメモリブロックＭＢ１，ＭＢ３ａの入出力
回路のうちの対応するビットを入出力する入出力回路間
を、能動回路領域ＡＣＡの回路ブロック間の開き領域を
横切って接続し、メモリブロックＭＢ２，ＭＢ４それぞ
れの入出力回路の配置位置を、メモリブロックＭＢ２側
の入出力回路ＩＯ２１とＩＯ２２とを入れ換え、ＩＯ２
３とＩＯ２４とを入れ換えて、並列に入出力する４ビッ
トの入出力データのうちの対応するビットを入出力する
入出力回路の配置位置が互いに異なるようにしてメモリ
ブロックＭＢ２をＭＢ２ａとし、これらメモリブロック
ＭＢ２ａ，ＭＢ４の対応するビットを入出力する入出力
回路間を、能動回路領域ＡＣＡの回路ブロック間の空き
領域を横切って接続し、かつ、メモリブロックＭＢ１の
入出力回路ＩＯ１１〜ＩＯ１４のうちのメモリブロック
ＭＢ３ａの対応するビットの入出力回路に対しメモリブ
ロックＭＢ２ａ寄りに配置された半数の入出力回路ＩＯ
１２，ＩＯ１４とメモリブロックＭＢ２ａの入出力回路
ＩＯ２１〜ＩＯ２４のうちの対応するビットの入出力回
路ＩＯ２２，ＩＯ２４とをメモリブロックＭＢ１寄りで
対応接続し、メモリブロックＭＢ３ａの入出力回路ＩＯ
３１〜ＩＯ３４のうちのメモリブロックＭＢ１の対応す
るビットの入出力回路に対しメモリブロックＭＢ４寄り
に配置され半数の入出力回路ＩＯ３１，ＩＯ３３とメモ
リブロックＭＢ４の入出力回路ＩＯ４１，ＩＯ４３とを
メモリブロックＭＢ３ａ寄りで対応接続し、更に、それ
ぞれの全長が同一となるようにしてリード・ライトバス
ＲＷＢ１１〜ＲＷＢ１４，ＲＷＢ２１〜ＲＷＢ２４に代
るリード・ライトバスＲＷＢ１〜ＲＷＢ４を配置形成し
た点にある。
【００１５】この第１の実施の形態では、４つのメモリ
ブロックＭＢ１，ＭＢ２ａ，ＭＢ３ａ，ＭＢ４の対応す
るビットの入出力回路（例えばＩＯ１１，ＩＯ２１，Ｉ
Ｏ３１，ＩＯ４１）を１本のリード・ライトバス（ＲＷ
Ｂ１）で、各メモリブロックの入出力回路の配置位置番
号が常に昇順となる方向に（すなわち後戻りすることな
く）順次接続することができるので、これらリード・ラ
イトバスＲＷＢ１〜ＲＷＢ４それぞれ長さを短かくする
ことができ、従ってこれらリード・ライトバスの寄生容
量が小さくなって高速動作が可能となる。また、能動回
路領域ＡＣＡの両側に並行に走るリード・ライトバス
は、それぞれ２本ずつであるので、従来例に比べ、リー
ド・ライトバスの領域を半減することができ、その分チ
ップ面積を小さくすることができる。また、能動回路領
域ＡＣＡを横切るリード・ライトバスは、その回路ブロ
ック間の空き領域に容易に配置形成されるので、能動回
路領域ＡＣＡの面積が増大することは殆んどない。
ブロックＭＢ１，ＭＢ２ａ，ＭＢ３ａ，ＭＢ４の対応す
るビットの入出力回路（例えばＩＯ１１，ＩＯ２１，Ｉ
Ｏ３１，ＩＯ４１）を１本のリード・ライトバス（ＲＷ
Ｂ１）で、各メモリブロックの入出力回路の配置位置番
号が常に昇順となる方向に（すなわち後戻りすることな
く）順次接続することができるので、これらリード・ラ
イトバスＲＷＢ１〜ＲＷＢ４それぞれ長さを短かくする
ことができ、従ってこれらリード・ライトバスの寄生容
量が小さくなって高速動作が可能となる。また、能動回
路領域ＡＣＡの両側に並行に走るリード・ライトバス
は、それぞれ２本ずつであるので、従来例に比べ、リー
ド・ライトバスの領域を半減することができ、その分チ
ップ面積を小さくすることができる。また、能動回路領
域ＡＣＡを横切るリード・ライトバスは、その回路ブロ
ック間の空き領域に容易に配置形成されるので、能動回
路領域ＡＣＡの面積が増大することは殆んどない。
【００１６】図２は本発明の第２の実施の形態を示すレ
イアウト図である。
イアウト図である。
【００１７】この第２の実施の形態が図１に示された第
１の実施の形態と相違している点は、能動回路領域ＡＣ
Ａの左下のメモリブロックが、第１の実施の形態では従
来例と異っていたのに対し第２の実施の形態では従来例
と同一であり、右下のメモリブロックが、第１の実施の
形態では従来例と同一であるのに対し第２の実施の形態
では異っている点と、この相違点に伴い、リード・ライ
トバスの接続経路が相違している点である。
１の実施の形態と相違している点は、能動回路領域ＡＣ
Ａの左下のメモリブロックが、第１の実施の形態では従
来例と異っていたのに対し第２の実施の形態では従来例
と同一であり、右下のメモリブロックが、第１の実施の
形態では従来例と同一であるのに対し第２の実施の形態
では異っている点と、この相違点に伴い、リード・ライ
トバスの接続経路が相違している点である。
【００１８】この第２の実施の形態においては、１本の
リード・ライトバスが能動回路領域ＡＣＡを横切る回数
が第１の実施の形態より１回増え、その分全長が長くな
るが、従来例に比べると、第１の実施の形態と同様の効
果がある。
リード・ライトバスが能動回路領域ＡＣＡを横切る回数
が第１の実施の形態より１回増え、その分全長が長くな
るが、従来例に比べると、第１の実施の形態と同様の効
果がある。
【００１９】図３は本発明の第３の実施の形態を示すレ
イアウト図である。
イアウト図である。
【００２０】この第３の実施の形態は、メモリブロック
の入出力回路が８個、すなわち、並列に入出力されるデ
ータのビット数が８ビットである半導体記憶装置に本発
明を適用したものである。
の入出力回路が８個、すなわち、並列に入出力されるデ
ータのビット数が８ビットである半導体記憶装置に本発
明を適用したものである。
【００２１】この第３の実施の形態では、２つずつの入
出力回路単位でその配置位置を入れ換えている。そし
て、入出力回路２つを１単位の入出力回路とみなすと、
リード・ライトバスの形成配置経路は、第１の実施の形
態と同一である。もちろん、１単位の２つの入出力回路
に対するリード・ライトバスは別々に形成・配置され
る。
出力回路単位でその配置位置を入れ換えている。そし
て、入出力回路２つを１単位の入出力回路とみなすと、
リード・ライトバスの形成配置経路は、第１の実施の形
態と同一である。もちろん、１単位の２つの入出力回路
に対するリード・ライトバスは別々に形成・配置され
る。
【００２２】この第３の実施の形態においても、第１の
実施の形態と同様の効果があることは明白である。
実施の形態と同様の効果があることは明白である。
【００２３】これら第１〜第３の実施の形態において
は、能動回路領域ＡＣＡの両側に２つずつのメモリブロ
ックが設けられた例について述べたが、能動回路領域Ａ
ＣＡの両側に、１つずつのメモリブロックを設けること
もできるし、また、３つずつ或はそれ以上のメモリブロ
ックを設けることもできる。１つずつの場合は、図１〜
図３における上側のメモリブロックのみとし、下側のメ
モリブロックと接続するリード・ライトバスを削除すれ
ばよい。また３つ以上の場合は、能動回路領域ＡＣＡを
挟んで相対向するメモリブロック間を接続するリード・
ライトバスは第１〜第３の実施の形態と同様に配置形成
すればよく、また上下のメモリブロック間のリード・ラ
イトバスも第１〜第３の実施の形態の接続関係をくり返
えせばよい。
は、能動回路領域ＡＣＡの両側に２つずつのメモリブロ
ックが設けられた例について述べたが、能動回路領域Ａ
ＣＡの両側に、１つずつのメモリブロックを設けること
もできるし、また、３つずつ或はそれ以上のメモリブロ
ックを設けることもできる。１つずつの場合は、図１〜
図３における上側のメモリブロックのみとし、下側のメ
モリブロックと接続するリード・ライトバスを削除すれ
ばよい。また３つ以上の場合は、能動回路領域ＡＣＡを
挟んで相対向するメモリブロック間を接続するリード・
ライトバスは第１〜第３の実施の形態と同様に配置形成
すればよく、また上下のメモリブロック間のリード・ラ
イトバスも第１〜第３の実施の形態の接続関係をくり返
えせばよい。
【００２４】
【発明の効果】以上説明したように本発明は、能動回路
領域を挟んで相対向するメモリブロックの対応するビッ
トの入出力回路の配置位置を互いに異なるようにし、こ
れら相対向するメモリブロックの対応するビットの入出
力回路を、能動回路領域の回路ブロック間の空き領域を
横切って接続し、能動回路領域の両側に複数のメモリブ
ロックがあるときには、能動回路領域を挟んで相対向す
るメモリブロックの組の間を、能動回路領域の両側で並
列に入出力するデータのビット数（１つのメモリブロッ
クの入出力回路数）の半数ずつで接続し、かつ互いの長
さが同一になるように複数のリード・ライトバスそれぞ
れを配置形成する構成とすることにより、これらリード
・ライトバスそれぞれの全長を短かくすることができて
動作の高速化をはかることができ、かつリード・ライト
バスの領域を半減することができてチップ面積を小さく
することができる効果がある。
領域を挟んで相対向するメモリブロックの対応するビッ
トの入出力回路の配置位置を互いに異なるようにし、こ
れら相対向するメモリブロックの対応するビットの入出
力回路を、能動回路領域の回路ブロック間の空き領域を
横切って接続し、能動回路領域の両側に複数のメモリブ
ロックがあるときには、能動回路領域を挟んで相対向す
るメモリブロックの組の間を、能動回路領域の両側で並
列に入出力するデータのビット数（１つのメモリブロッ
クの入出力回路数）の半数ずつで接続し、かつ互いの長
さが同一になるように複数のリード・ライトバスそれぞ
れを配置形成する構成とすることにより、これらリード
・ライトバスそれぞれの全長を短かくすることができて
動作の高速化をはかることができ、かつリード・ライト
バスの領域を半減することができてチップ面積を小さく
することができる効果がある。
【図１】本発明の第１の実施の形態を示すレイアウト図
である。
である。
【図２】本発明の第２の実施の形態を示すレイアウト図
である。
である。
【図３】本発明の第３の実施の形態を示すレイアウト図
である。
である。
【図４】従来の半導体記憶装置の一例を示すレイアウト
図である。
図である。
ＡＣＡ，ＡＣＡｂ 能動回路領域 ＣＢ，ＣＢｂ 回路ブロック ＩＯ１１〜ＩＯ１８，ＩＯ２１〜ＩＯ２８，ＩＯ３１〜
ＩＯ３４，ＩＯ４１〜ＩＯ４４ 入出力回路 ＭＢ１〜ＭＢ４，ＭＢ２ａ，ＭＢ３ａ，ＭＢ４ａ，ＭＢ
１ｂ〜ＭＢ４ｂ メモリブロック ＭＰ１〜ＭＰ４，ＭＰ２ａ，ＭＰ３ａ，ＭＰ４ａ，ＭＰ
１ｂ〜ＭＰ４ｂ メモリプレート ＲＷＢ１〜ＲＷＢ４，ＲＷＢ１ａ〜ＲＷＢ４ａ，ＲＷＢ
１ｂ〜ＲＷＢ４ｂ，ＲＷＢ１１〜ＲＷＢ１４，ＲＷＢ２
１〜ＲＷＢ２４ リード・ライトバス
ＩＯ３４，ＩＯ４１〜ＩＯ４４ 入出力回路 ＭＢ１〜ＭＢ４，ＭＢ２ａ，ＭＢ３ａ，ＭＢ４ａ，ＭＢ
１ｂ〜ＭＢ４ｂ メモリブロック ＭＰ１〜ＭＰ４，ＭＰ２ａ，ＭＰ３ａ，ＭＰ４ａ，ＭＰ
１ｂ〜ＭＰ４ｂ メモリプレート ＲＷＢ１〜ＲＷＢ４，ＲＷＢ１ａ〜ＲＷＢ４ａ，ＲＷＢ
１ｂ〜ＲＷＢ４ｂ，ＲＷＢ１１〜ＲＷＢ１４，ＲＷＢ２
１〜ＲＷＢ２４ リード・ライトバス
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 G11C 11/401 G11C 11/409 H01L 21/8242 H01L 27/108
Claims (2)
- 【請求項１】 少なくとも１つの第１のメモリプレー
ト、及びこの第１のメモリプレートに対し複数ビットの
データを並列に入出力する複数の第１の入出力回路を備
えた第１のメモリブロックと、少なくとも１つの第２の
メモリプレート、及びこの第１のメモリプレートに対し
複数ビットのデータを並列に入出力しかつ前記複数の第
１の入出力回路と相対向して設けられた複数の第２の入
出力回路を備えた第２のメモリブロックと、前記第１及
び第２のメモリブロックの間に配置されこれら第１，第
２のメモリブロックの各種制御を行う複数の回路ブロッ
クを備えた能動回路領域と、この能動回路領域と前記第
１及び第２のメモリブロックとの間に配置されこれら第
１，第２のメモリブロックの複数の入出力回路と接続し
てこれら第１，第２のメモリブロックに対する前記複数
ビットのデータを伝達する複数のリード・ライトバスと
を有する半導体記憶装置であって、前記第１及び第２の
メモリブロックそれぞれの複数の入出力回路の配置位置
を、前記複数ビットのデータのうちの対応するビットを
入出力する入出力回路が互いに異なるように配置し、前
記第１及び第２のメモリブロックの複数の入出力回路の
対応するビットを入出力する入出力回路間を、前記能動
回路領域の回路ブロック間の空き領域を横切って接続し
かつ互いに同一の長さになるように前記リード・ライト
バスを配置するようにして、 前記第１のメモリブロック側に、第３のメモリプレート
及び複数の第３の入出力回路を備えた第３のメモリブロ
ックが配置され、前記第２のメモリブロック側に、第４
のメモリプレート及び複数の第４の入出力回路を備え、
これら第４の入出力回路が能動回路領域を挟んで相対向
する第４のメモリブロックが配置され、前記第１のメモ
リブロックの複数の入出力回路のうちの前記第２のメモ
リブロックの対応するビットの入出力回路に対し前記第
３のメモリブロック寄りに配置された半数の入出力回路
と前記第３のメモリブロックの複数の入出力のうちの対
応するビットの入出力回路とを前記第１のメモリブロッ
ク寄りで接続し、前記第２のメモリブロックの複数の入
出力回路のうちの前記第１のメモリブロックの対応する
ビットの入出力回路に対し前記第４のメモリブロック寄
りに配置された半数の入出力回路と前記第４の複数の入
出力回路のうちの対応するビットの入出力回路 とを前記
第２のメモリ寄りで接続し、前記第３及び第４のメモリ
ブロックの複数の入出力回路間を、前記第１及び第２の
メモリブロックの複数の入出力間の接続と同様に接続す
るように複数のリード・ライトバスを配置 した半導体記
憶装置。 - 【請求項２】 第１のメモリブロックの複数の入出力回
路のうちの半数の入出力回路の更にその半数は第３のメ
モリブロックの対応する入出力回路と接続し残りの半数
の入出力回路は能動回路領域の回路ブロック間の空き領
域を横切って第４のメモリブロックの対応する入出力回
路と接続し、第２のメモリブロックの複数の入出力回路
のうちの半数の入出力回路の更にその半数は前記第４の
メモリブロックの対応する入出力回路と接続し残りの半
数の入出力回路は前記能動回路領域の回路ブロック間の
空き領域を横切って前記第３のメモリブロックの対応す
る入出力回路と接続するように複数のリード・ライトバ
スを配置した請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229092A JP2912252B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
| US08/921,329 US5923580A (en) | 1996-08-29 | 1997-08-29 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229092A JP2912252B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069774A JPH1069774A (ja) | 1998-03-10 |
| JP2912252B2 true JP2912252B2 (ja) | 1999-06-28 |
Family
ID=16886634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8229092A Expired - Lifetime JP2912252B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5923580A (ja) |
| JP (1) | JP2912252B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172935B1 (en) * | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
| JPH11195766A (ja) * | 1997-10-31 | 1999-07-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100520139B1 (ko) * | 1998-07-21 | 2005-11-24 | 주식회사 하이닉스반도체 | 균일한 길이의 데이타 버스 라인을 갖는 메모리 장치 |
| KR20100091640A (ko) * | 2009-02-11 | 2010-08-19 | 삼성전자주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2519593B2 (ja) * | 1990-10-24 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
| KR0172426B1 (ko) * | 1995-12-21 | 1999-03-30 | 김광호 | 반도체 메모리장치 |
-
1996
- 1996-08-29 JP JP8229092A patent/JP2912252B2/ja not_active Expired - Lifetime
-
1997
- 1997-08-29 US US08/921,329 patent/US5923580A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5923580A (en) | 1999-07-13 |
| JPH1069774A (ja) | 1998-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990309 |