JP3856596B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。
【0002】
【従来の技術】
図7は、同一構成のバンク0と1とを備えた従来の同期型DRAMの構成を示す概略ブロック図である。
【0003】
例えばバンク0のメモリセルアレイ10内のメモリセルC1及びC2の内容を読み出す場合、ロウデコーダ11によりワード線WLが活性化されてこれに結合された複数のメモリセルが各列のビット線と導通され、次にワード線WLを含むメモリセルブロック21の両側に配置されたセンスアンプ行31及び32により、微小変化したビット線の電圧が増幅される。
【0004】
他方、ブロックデコーダ13により、選択されたメモリセルブロック21に対応したブロックスイッチBS01及びBS02がオンになり、センスアンプ行31及び32内に配置されたローカルデータバスLDB01及びLDB02がそれぞれグローバルデータバスGDB1及びグローバルデータバスGDB0と導通される。
【0005】
次に、コラムデコーダ12によりコラム選択線CSLが活性化されてコラムスイッチCS20〜CS24がオンになり、コラムスイッチCS20〜CS24と接続されたビット線の電圧がそれぞれローカルデータバスLDB00〜LDB04上に取り出される。ブロックスイッチBS01及びBS02以外のブロックスイッチBS00、BS03、BS04及びBS10〜BS14がオフであるので、ローカルデータバスLDB01及びLDB02上の電圧がそれぞれグローバルデータバスGDB1及びGDB0に伝達され、次にリード/ライト増幅回路40でこの電圧が増幅され、さらにI/Oデータバッファ回路41で外部電圧に変換され、DATAとして外部に取り出される。
【0006】
ライトの場合には、外部から供給されたDATAがI/Oデータバッファ回路41で内部電圧に変換され、リード/ライト増幅回路40により増幅され、上述のリードの場合と逆向きに電圧が伝達されて、選択されたメモリセルにデータが書き込まれる。
【0007】
2進数のアドレスでメモリブロックが選択されるので、その数は偶数Nとなり、メモリブロックを挟んでいるセンスアンプ行の数は奇数(N+1)となる。また、選択されたブロックを挟むセンスアンプ行内のローカルデータバスから異なるグローバルデータバスに電圧が伝達されるので、ローカルデータバスLDB00〜LDB04がグローバルデータバスGDB0及びGDB1に対し交互に結合されている。
【0008】
このような条件の下で、従来ではバンク毎に同一のレイアウトデータを用いてチップ上に同一パターンを繰り返し配置することにより、複数バンクを構成していた。
【0009】
【発明が解決しようとする課題】
このため、グローバルデータバスGDB0とGDB1とにそれぞれ接続されたローカルデータバスの本数が異なり、図7の場合にはグローバルデータバスGDB0の方がグローバルデータバスGDB1よりも負荷が重い。リード及びライトの動作速度は、負荷の重い方のデータバスにより制限されるので、動作速度が遅くなる原因となる。
【0010】
本発明の目的は、このような事実に着目し、データバス間で負荷に差が生じないようにして動作を高速化することが可能な半導体記憶装置を提供することにある。
【0011】
【課題を解決するための手段及びその作用効果】
請求項1では、バンクを偶数備え、各バンクは、
ローカルデータバスを含むセンスアンプ行を3以上の奇数有し、行及び列に配置されたメモリセルのブロックが隣り合うセンスアンプ行の間に配置され、選択されたブロック内の2つのメモリセルに対しそれぞれこのブロックを挟む一方及び他方の該ローカルデータバスを介して同時にアクセスされるメモリセルアレイを有し、
各バンクに共通であり、隣り合う該ローカルデータバスがそれぞれ結合された第1及び第2グローバルデータバスを有する半導体記憶装置において、
該第1グローバルデータバスに結合された該ローカルデータバスの数と該第2グローバルデータバスに結合された該ローカルデータバスの数とが等しい。
【0012】
この半導体記憶装置によれば、第1グローバルデータバスに結合されたローカルデータバスの数と第2グローバルデータバスGDB1のそれとが等しいので、データバス間で負荷のアンバランスが生ぜず、アンバランスが生じていた従来よりも動作速度が向上する。
【0013】
請求項2の半導体記憶装置では、請求項1において、隣り合うバンクの一方の両側に配置されたローカルデータバスは上記第1グローバルデータバスに結合され、該隣り合うバンクの他方の両側に配置されたローカルデータバスは上記第2グローバルデータバスに結合されている。
【0014】
請求項3の半導体記憶装置では、請求項2の上記メモリセルアレイにおいて、各上記列は複数のメモリセルが結合されたビット線を含み、各上記センスアンプ行は、上記ローカルデータバスと1つおきのビット線との間に接続されたコラムスイッチ及び該コラムスイッチに接続されたビット線上の電圧を増幅するセンスアンプを含み、隣り合うビット線がそれぞれ該隣り合うセンスアンプ行の一方及び他方の該コラムスイッチを介して該ローカルビット線に接続され、該隣り合うビット線に接続された該コラムスイッチが同一コラム選択線でオン/オフされる。
【0015】
請求項4の半導体記憶装置では、請求項3において、上記ビット線は、隣り合うブロックの一方及び他方の隣り合う列に配置され、両者が該隣り合うブロックの間のセンスアンプ行を斜めに横切って結合されており、
ビット線パターンが上記隣り合うバンクに関し互いに反転したものになっている。
【0016】
この半導体記憶装置によれば、隣り合うバンクの対応するメモリセルに対し、同一のグローバルデータバスを介してアクセスされるので、故障解析において、グローバルデータバスとバンクとの対応関係を半導体記憶装置の品種に応じ考慮する必要がない。
【0017】
請求項5の半導体記憶装置では、請求項4において、上記ローカルデータバスと上記グローバルデータバスとが層間コンタクトを介して直結され、該層間コンタクトのパターンが上記隣り合うバンクに関し互いに反転したものになっている。
【0018】
半導体記憶装置の設計においては、各バンクに共通のレイアウトパターンと、バンク間で異なるレイアウトパターンとを設計すればよいが、この半導体記憶装置によれば、後者のパターンが簡単になるので、バンク数が多くても設計が容易になる。
【0019】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。複数の図中、同一又は類似の構成要素には、同一又は類似の符号を付している。
【0020】
[第1実施形態]
図1は、本発明の第1実施形態の同期型DRAMの構成を示す概略ブロック図であり、図7と対応している。
【0021】
このDRAMは、図7と同一構成のバンク0と1のコア部を備えており、これらは互いに同一のレイアウトパターンで構成されている。図2は、図1中の一部の構成を示す概略ブロック図である。
【0022】
バンク0では、メモリセルアレイ10の一辺に沿ってロウデコーダ11が配置され、この辺と隣り合う辺に沿ってコラムデコーダ12が配置されている。メモリセルアレイ10は、メモリセルが行及び列に配置されたメモリセルブロック20〜23と、ブロック20〜23の各々を挟むように配置されたセンスアンプ行30〜34とを備えている。
【0023】
図中、WLはワード線であり、BL13及びBL23はビット線であり、C1及びC2はメモリセルであり、CS20〜CS24はコラムスイッチであり、SA21及びSA22はセンスアンプである。ビット線は、リード及びライトに共通である1対の相補信号線である。
【0024】
各メモリブロックについて、各行は複数のメモリセルと結合されたワード線を含み、各列は複数のメモリセルと結合されたビット線を含んでいる。各センスアンプ行は、ローカルデータバスと、1つおきのビット線と該ローカルデータバスとの間に接続されたコラムスイッチと、該コラムスイッチに接続されたビット線上の電圧を増幅するセンスアンプとを含んでいる。
【0025】
隣り合うビット線、例えばビット線BL13とBL23とはそれぞれ、隣り合うセンスアンプ行のコラムスイッチCS21及びCS22を介してローカルデータバスLDB01及びLDB02に接続されている。隣り合うブロック間でセンスアンプを共用することにより充分なセンスアンプ配置スペースを確保するために、例えばビット線BL13のように隣り合うメモリブロックのビット線が同一のセンスアンプに結合されて共用されている。また、隣り合うビット線に接続されたコラムスイッチを同一のコラム選択線CSLでオン/オフ可能にするために、例えばビット線BL13のように隣り合うメモリブロックの隣り合う列に配置されたビット線が、センスアンプ行を斜めに横切る傾斜部SL1で結合されている。
【0026】
周辺回路の一部であるグローバルデータバスGDB0及びGDB1は、バンク0及び1に共通に配置されている。グローバルデータバスGDB0は、ブロックスイッチBS00、BS02及びBS04を介し、バンク0の両側を含む1つおきのローカルデータバスLDB00、LDB02及びLDB04に接続されている。グローバルデータバスGDB1は、ブロックスイッチBS01及びBS03を介し、バンク0の両側を含まない1つおきのローカルデータバスLDB01及びLDB03に接続されている。
【0027】
ローカルデータバス及びグローバルデータバスはいずれも、リード及びライトに共通である1対の相補信号線であっても、リード用とライト用とで別々である2対の相補信号線であってもよい。
【0028】
以上の構成は、図7のそれと同一である。
【0029】
図1では図7と異なり、バンク1のローカルデータバスに対するグローバルデータバスGDB0及びGDB1の結合が、バンク0のそれと逆になっている。すなわち、グローバルデータバスGDB1は、ブロックスイッチBS10、BS12及びBS14を介し、バンク1の両側を含む1つおきのローカルデータバスLDB10、LDB12及びLDB14に接続されている。グローバルデータバスGDB0は、ブロックスイッチBS11及びBS13を介し、バンク1の両側を含まない1つおきのローカルデータバスLDB11及びLDB13に接続されている。
【0030】
バンクアドレスBNKAが‘0’のときバンク0のみ活性化され、バンクアドレスBNKAが‘1’のときバンク1のみ活性化される。
【0031】
次に、バンクアドレスBNKAが‘0’のときの概略動作を説明する。
【0032】
ロウデコーダ11は、ロウアドレスROWAの値に応じて、選択されたワード線WLに結合されているメモリセルをビット線と導通させる。他方、ブロックデコーダ13は、ブロックアドレスBLKAの値に応じて、ブロックスイッチBS00〜BS04のうち、選択されたメモリセルブロックの両側のローカルデータバスと接続されたブロックスイッチのみオンにする。コラムデコーダ12は、コラムアドレスCAの値に応じて、1つのコラム選択線CSLに結合されたコラムスイッチをオンにして、ビット線とローカルデータバスとを導通させる。他の動作は、従来の技術の欄で述べたものと同一であるので省略する。
【0033】
バンクアドレスBNKAが‘1’のときの動作も上記同様である。
【0034】
本第1実施形態によれば、グローバルデータバスGDB0に接続されたローカルデータバスの数とグローバルデータバスGDB1のそれとが等しいので、データバス間で負荷のアンバランスが生ぜず、アンバランスが生じていた従来よりも動作速度が向上する。
【0035】
[第2実施形態]
図1において例えば、バンク0のメモリセルC3はグローバルデータバスGDB0を介してアクセスされるが、これに対応したバンク1のメモリセルC5はグローバルデータバスGDB1を介してアクセスされる。あるアドレスに書き込まれたデータは同一アドレスから読み出されるので、バンク0と1との間のこのような相違は、通常使用時には問題とならない。しかし、故障解析においては、バンク0と1とでこのような異なる対応関係を考慮する必要がある。
【0036】
本発明の第2実施形態では、このような対応関係を考慮しなくてもよいようにするために、同期型DRAMを図3に示す如く構成している。
【0037】
すなわち、ビット線パターンについて、センスアンプ行を斜めに横切る部分(例えばSL1、SL2)の列方向に対する傾斜角を、バンク0とバンク1とで逆にしている。換言すれば、バンク0のビット線パターンを左右又は上下に反転させたものが、バンク1のビット線パターンに等しくなっている。他の点は、図1と同一構成である。
【0038】
例えばバンク0のメモリセルC3をアクセスする場合、メモリセルC3を含むメモリセルブロック20に対応したブロックスイッチBS00及びBS01がオンになり、メモリセルC3がブロックスイッチBS00及びグローバルデータバスGDB0を介してアクセスされる。
【0039】
このメモリセルC3に対応したバンク1のメモリセルC5をアクセスする場合には、メモリセルC5を含むメモリセルブロック50に対応したブロックスイッチBS10及びBS11がオンになり、メモリセルC5がブロックスイッチBS11及びグローバルデータバスGDB0を介してアクセスされる。
【0040】
同様に、バンク0のメモリセルC4がグローバルデータバスGDB1を介してアクセスされるのに対し、このメモリセルC4に対応したバンク1のメモリセルC6もグローバルデータバスGDB1を介してアクセスされる。
【0041】
本第2実施形態によれば、バンク0とバンク1の対応するメモリセルに対し、同一のグローバルデータバスを介してアクセスされるので、故障解析において、グローバルデータバスに関するバンク0とバンク1の対応関係をDRAMの品種に応じ考慮する必要がない。
【0042】
[第3実施形態]
図4は、本発明の第3実施形態の同期型DRAMの構成を示す概略ブロック図である。
【0043】
このDARMでは、図3に示すブロックスイッチBS00〜BS04及びBS10〜BS14が省略されて、基板に関し上下方向に隣り合う配線層に配置されたグローバルデータバスとローカルデータバスとが層間コンタクトを介し直結されている。ブロックデコーダ13の機能は、ロウデコーダ11Aに含まれている。
【0044】
図5は、図4の一部の構成を示す概略ブロック図である。
【0045】
ローカルデータバスと各ビット線との間には、コラムスイッチとブロックスイッチとが直列接続されている。例えばローカルデータバスLDB01とビット線BL13との間には、コラムスイッチCS21とブロックスイッチBS12とが直列接続され、ローカルデータバスLDB02とビット線BL23との間には、コラムスイッチCS22とブロックスイッチBS22とが直列接続されている。ブロックスイッチは、ロウデコーダ11A内のブロックデコーダ部(不図示)に接続されたブロック選択線BSL1及びBSL2によりオン/オフ制御される。例えばメモリセルブロック21を選択する場合には、ブロック選択線BSL1とBSL2とが活性化され、これに接続されたブロックスイッチがオンになる。次に、例えばコラム選択線CSLが活性化されると、これに結合されたコラムスイッチがオンになり、結果として、ビット線BL13がスイッチBS21及びCS21を介してローカルデータバスLDB01と導通され、ビット線BL23がスイッチBS22及びCS22を介してローカルデータバスLDB02と導通される。したがって、アクセス動作は図3の場合と同様になる。
【0046】
バンク0と1に関するレイアウトパターンの相違は、図6に示す如く、センスアンプ行を横切るビットパターン傾斜部と、ローカルデータバスとグローバルデータバスとの間を接続するための層間コンタクトホールパターンである。図6では図4との関係で簡単化のために、各データバスが1本である場合のコンタクトホールパターンを示している。
【0047】
図3の場合には、バンク0と1とでブロックスイッチ(トランジスタ)のレイアウトパターンが異なるが、図4では、このような相違が無いので、バンク0と1とで異なるパターンが図6に示す如く簡単になる。
【0048】
LSIの設計においては、各バンクに共通のレイアウトパターンと、バンク間で異なるレイアウトパターンとを設計すればよいが、本第3実施形態によれば、後者のパターンが簡単になるので、バンク数が多くても設計が容易になるという利点を有する。
【図面の簡単な説明】
【図1】本発明の第1実施形態の同期型DRAMの構成を示す概略ブロック図である。
【図2】図1中の一部の構成を示す概略ブロック図である。
【図3】本発明の第2実施形態の同期型DRAMの構成を示す概略ブロック図である。
【図4】本発明の第3実施形態の同期型DRAMの構成を示す概略ブロック図である。
【図5】図4の一部の構成を示す概略ブロック図である。
【図6】図4のバンク0と1に関するレイアウトパターンの相違部を示す概略パターン図である。
【図7】従来の同期型DRAMの構成を示す概略ブロック図である。
【符号の説明】
10 メモリセルアレイ
11、11A ロウデコーダ
12 コラムデコーダ
13 ブロックデコーダ
20〜23 メモリセルブロック
30〜34 センスアンプ行
40 リード/ライト増幅回路
41 I/Oデータバッファ回路
WL ワード線
BL13、BL23 ビット線
CSL コラム選択線
BSL1、BSL2 ブロック選択線
C1〜C6 メモリセル
SL1、SL2 傾斜部
SA12、SA22 センスアンプ
CS20〜CS24 コラムスイッチ
BS00〜BS04、BS10〜BS14、BS21、BS22 ブロックスイッチ
LDB00〜LDB04、LDB10〜LDB14 ローカルデータバス
GDB0、GDB1 グローバルデータバス
Claims (5)
- バンクを偶数備え、各バンクは、
ローカルデータバスを含むセンスアンプ行を3以上の奇数有し、行及び列に配置されたメモリセルのブロックが隣り合うセンスアンプ行の間に配置され、選択されたブロック内の2つのメモリセルに対しそれぞれこのブロックを挟む一方及び他方の該ローカルデータバスを介して同時にアクセスされるメモリセルアレイを有し、
各バンクに共通であり、隣り合う該ローカルデータバスがそれぞれ結合された第1及び第2グローバルデータバスを有する半導体記憶装置において、
該第1グローバルデータバスに結合された該ローカルデータバスの数と該第2グローバルデータバスに結合された該ローカルデータバスの数とが等しいことを特徴とする半導体記憶装置。 - 隣り合うバンクの一方の両側に配置されたローカルデータバスは上記第1グローバルデータバスに結合され、該隣り合うバンクの他方の両側に配置されたローカルデータバスは上記第2グローバルデータバスに結合されていることを特徴とする請求項1記載の半導体記憶装置。
- 上記メモリセルアレイにおいて、
各上記列は複数のメモリセルが結合されたビット線を含み、各上記センスアンプ行は、上記ローカルデータバスと1つおきのビット線との間に接続されたコラムスイッチ及び該コラムスイッチに接続されたビット線上の電圧を増幅するセンスアンプを含み、隣り合うビット線がそれぞれ該隣り合うセンスアンプ行の一方及び他方の該コラムスイッチを介して該ローカルビット線に接続され、該隣り合うビット線に接続された該コラムスイッチが同一コラム選択線でオン/オフされることを特徴とする請求項2記載の半導体記憶装置。 - 上記ビット線は、隣り合うブロックの一方及び他方の隣り合う列に配置され、両者が該隣り合うブロックの間のセンスアンプ行を斜めに横切って結合されており、
ビット線パターンが上記隣り合うバンクに関し互いに反転したものになっていることを特徴とする請求項3記載の半導体記憶装置。 - 上記ローカルデータバスと上記グローバルデータバスとが層間コンタクトを介して直結され、該層間コンタクトのパターンが上記隣り合うバンクに関し互いに反転したものになっていることを特徴とする請求項4記載の半導体記憶装置。
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