JPS59132489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59132489A JPS59132489A JP58005911A JP591183A JPS59132489A JP S59132489 A JPS59132489 A JP S59132489A JP 58005911 A JP58005911 A JP 58005911A JP 591183 A JP591183 A JP 591183A JP S59132489 A JPS59132489 A JP S59132489A
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- JP
- Japan
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- column
- memory
- circuit
- common
- decoder
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体記憶装置に関し、特に複数ピントノデ
ータを一括し又読出しあるいは書込むことができるよう
にされた半導体記憶装置に関する。
ータを一括し又読出しあるいは書込むことができるよう
にされた半導体記憶装置に関する。
データの入出力を１バイト（８ビツト）単位で行なえる
ようにメモリを構成する場合、従来は例えは第１図に示
すように、メモリアレイを８個のブロックＭＭｏ−ＭＭ
７ （以下メモリマットと称する）に分割し、各メモリ
マットから１ピノトスつデータを読出し、あるいは書込
むようにする方式か提案されている。しかしなから、こ
のようなマント構成方式では、各メモリマットから入出
力バノファ回路’ｒ ／ Ｏまで引き出されろｌｌ１０
線１、−１．の負荷容量か太きく、かつ各Ｉ１０線の負
荷容量がアンバランスにされてしまう。そのため、アク
セス時間が長くなったり、Ｉ１０線を駆動するのに大ぎ
なパワーを必要とするという不都合かあった。
ようにメモリを構成する場合、従来は例えは第１図に示
すように、メモリアレイを８個のブロックＭＭｏ−ＭＭ
７ （以下メモリマットと称する）に分割し、各メモリ
マットから１ピノトスつデータを読出し、あるいは書込
むようにする方式か提案されている。しかしなから、こ
のようなマント構成方式では、各メモリマットから入出
力バノファ回路’ｒ ／ Ｏまで引き出されろｌｌ１０
線１、−１．の負荷容量か太きく、かつ各Ｉ１０線の負
荷容量がアンバランスにされてしまう。そのため、アク
セス時間が長くなったり、Ｉ１０線を駆動するのに大ぎ
なパワーを必要とするという不都合かあった。
さらに、最近は、バイト構成のような×Ｎビット構成の
メモリにおいて、データビットの他にパリティビットを
設ける必要性から×９ビットのような奇数ビットのメモ
リが要求されろようになってぎている。ところか、第１
図のよ５なマント構成方式では、奇数ビットのメモリを
構成する場合、メモリマットのレイアウト上、メモリア
レイ内に無駄なエリア（空白）が生じてしまうという問
題点がある。
メモリにおいて、データビットの他にパリティビットを
設ける必要性から×９ビットのような奇数ビットのメモ
リが要求されろようになってぎている。ところか、第１
図のよ５なマント構成方式では、奇数ビットのメモリを
構成する場合、メモリマットのレイアウト上、メモリア
レイ内に無駄なエリア（空白）が生じてしまうという問
題点がある。
そこでこの発明は、×Ｎビット構成のメモリを構成する
場合において、メモリアレイから入出カバソファまで引
き出されるｌ ／ （Ｊ線の負荷容量を小さく、かつバ
ランスよく設計できるよりにして、アクセス時間を短く
し、かつパワーを減らすことができるようにすることを
目的とする。
場合において、メモリアレイから入出カバソファまで引
き出されるｌ ／ （Ｊ線の負荷容量を小さく、かつバ
ランスよく設計できるよりにして、アクセス時間を短く
し、かつパワーを減らすことができるようにすることを
目的とする。
この発明の他の目的は、奇数ビット構成のメモリを、メ
モリアレイ内に無駄なエリアを生じさせることなくレイ
アウトすることかでき、これによって、チップサイズを
縮小できるようにすることにある。
モリアレイ内に無駄なエリアを生じさせることなくレイ
アウトすることかでき、これによって、チップサイズを
縮小できるようにすることにある。
以下図面を用いてこの発明を説明する。
−例としで、この発明を、×９ビット構成の２８８にビ
ット・ダイナミックｌ（、ＡＭ Ｃランダム・アクセス
・メモ！Ｊ ） Ｉｃ適用した場合の実施例を築２図２
よび第３図を用いて説明する。
ット・ダイナミックｌ（、ＡＭ Ｃランダム・アクセス
・メモ！Ｊ ） Ｉｃ適用した場合の実施例を築２図２
よび第３図を用いて説明する。
Ｗ２図において、ＩＭ−ＡＲＹＬ、Ｍ−ＡＲＹ）Ｌば、
それぞれ記憶用キャパシタとスイッチＭＯ８ＦＩＥｉＴ
で構成された公知の１ＭＵｓ型メモサメモリセルリック
ス状に配設されてなるメモリアレイである。メモリアレ
イＭ−Ａ几ＹＬは図のように、コモンＩ１０線群０ＤＧ
Ｉ、（３１Ｊ（）２を挾んで２５６行×４列のメモリブ
ロックＭ ｋ３と２５６行×５列のメモリブロックＭＢ
が交互に６４段配置されたメモリマットＭＭＩとＭＭ２
とからなる。
それぞれ記憶用キャパシタとスイッチＭＯ８ＦＩＥｉＴ
で構成された公知の１ＭＵｓ型メモサメモリセルリック
ス状に配設されてなるメモリアレイである。メモリアレ
イＭ−Ａ几ＹＬは図のように、コモンＩ１０線群０ＤＧ
Ｉ、（３１Ｊ（）２を挾んで２５６行×４列のメモリブ
ロックＭ ｋ３と２５６行×５列のメモリブロックＭＢ
が交互に６４段配置されたメモリマットＭＭＩとＭＭ２
とからなる。
ただし、メモリマットＭＭ１とＭＭ２とでは４列構成の
メモリブロックと５列構成のメモリブロックの順序か逆
にされている。これによって、各メモリマットＭＭ１と
ＭＭ２はそれぞれ２５６×２８８のマトリックスに構成
されている。そして、各メモリマットＭＭＩとＩＶＩＭ
２の中央には行アドレスデコーダＲ−ＤＣＲＩと几−１
） ＯＲ２が設けられている。また、コモンＩ１０線群
０ＤＧ１と０ＤＧ２との間には、その左右両側に位置す
るメモリブロックＭＢ内のすべての列（データ線）を選
択するための列アドレスデコーダ０−１）ＯＲ１〜０−
、ＤＣＲ６４か配設されている。
メモリブロックと５列構成のメモリブロックの順序か逆
にされている。これによって、各メモリマットＭＭ１と
ＭＭ２はそれぞれ２５６×２８８のマトリックスに構成
されている。そして、各メモリマットＭＭＩとＩＶＩＭ
２の中央には行アドレスデコーダＲ−ＤＣＲＩと几−１
） ＯＲ２が設けられている。また、コモンＩ１０線群
０ＤＧ１と０ＤＧ２との間には、その左右両側に位置す
るメモリブロックＭＢ内のすべての列（データ線）を選
択するための列アドレスデコーダ０−１）ＯＲ１〜０−
、ＤＣＲ６４か配設されている。
また、各メモリブロックＭＢＩ〜ＭＢ６４のコモンＩ１
０線群０ＤＧ１．０ＪＪＧ２側には、上呂己列アドレス
デコーダ０−１） ０に１〜Ｃ−ＤＯＲ６４によってオ
ン、オフされて、内部のデータ線をコモンＩ１０線群Ｃ
１）（）１，０ＤＧ２に接続するためのカラムスイッチ
０−８Ｗか設けられている。
０線群０ＤＧ１．０ＪＪＧ２側には、上呂己列アドレス
デコーダ０−１） ０に１〜Ｃ−ＤＯＲ６４によってオ
ン、オフされて、内部のデータ線をコモンＩ１０線群Ｃ
１）（）１，０ＤＧ２に接続するためのカラムスイッチ
０−８Ｗか設けられている。
更に、各メモリブロックＩＭＢＩ〜ＭＢ６４のコモンＩ
／（Ｊ線群ＣＩ）Ｇｌ、０１）Ｇ２と反対側のサイドに
はセンスアンプ８Ａがそれぞれ設けられている。
／（Ｊ線群ＣＩ）Ｇｌ、０１）Ｇ２と反対側のサイドに
はセンスアンプ８Ａがそれぞれ設けられている。
なお、一点鎖線で示さｔｌている右側のメモリアレイＭ
−Ａ几Ｙ、ｌ（、は、上記メモリアレイＭ−ＡＲＹＬと
全く同じ構成にさハ、てぃろので説明は省略する。
−Ａ几Ｙ、ｌ（、は、上記メモリアレイＭ−ＡＲＹＬと
全く同じ構成にさハ、てぃろので説明は省略する。
回路記号＋４−Ａ Ｄ Ｈで示されているのは、行アド
レスバッファであり、外部端子から供給される外部アド
レス信号Ａ。−Ａヮを受ヒて、内部アドレス信号、ｌｌ
ｉ、 ａｉを形成する。この内部アドレス信−＠ａ
１＋ ａ ＋は、上記行アドレスデコーダＲ−ＤＣ）Ｌ
ｌ、 に−ＤＣＨ１２に供給され、ワード線選択信号
が形成される。
レスバッファであり、外部端子から供給される外部アド
レス信号Ａ。−Ａヮを受ヒて、内部アドレス信号、ｌｌ
ｉ、 ａｉを形成する。この内部アドレス信−＠ａ
１＋ ａ ＋は、上記行アドレスデコーダＲ−ＤＣ）Ｌ
ｌ、 に−ＤＣＨ１２に供給され、ワード線選択信号
が形成される。
回路記号０ ’１’ Ｌで示されているのは、コントロ
ール回路であり、外部端子から供給される外部アドレス
信号Ａ、、Ａｊやライトイイ・−プル信号ＷＥ。
ール回路であり、外部端子から供給される外部アドレス
信号Ａ、、Ａｊやライトイイ・−プル信号ＷＥ。
チップセレクト信号Ｃ８等に基ついて適当な内部制御信
号φ。３．φ８等を形成する。
号φ。３．φ８等を形成する。
上記行アドレスバッファ１ｉ−ＡＤＢはコントロール回
路０ ’ＩＩ’ Ｌからの制御信号φ。５に基つい壬外
部アドレス信号Ａ、を取り込み、内部アドレス信号ａｉ
、ａｉを形成する。また、上記行アトレステコーダＲ−
ＤＣ凡１．に−ＤＣＩ（，２は、コントロール回路ＣＴ
Ｌからの制御信号φ、に同期して、メモリアレイＭ−Ａ
ＲＹ １．Ｍ−ＡＲＹ ２にワード線選択信号を供給す
る。
路０ ’ＩＩ’ Ｌからの制御信号φ。５に基つい壬外
部アドレス信号Ａ、を取り込み、内部アドレス信号ａｉ
、ａｉを形成する。また、上記行アトレステコーダＲ−
ＤＣ凡１．に−ＤＣＩ（，２は、コントロール回路ＣＴ
Ｌからの制御信号φ、に同期して、メモリアレイＭ−Ａ
ＲＹ １．Ｍ−ＡＲＹ ２にワード線選択信号を供給す
る。
回路記号（３−ＡＤＨで示されるのは、列アドレスバッ
ファであり、外部端子から供給される外部アドレス信号
Ａ８〜Ａ ３．を受けて、コントロール回路ＣＴ Ｌか
らの制御信号φ。５のタイミングに基づいて内部アドレ
ス信号ａ Ｊ Ｉ ａ Ｊを形成する。この内部アドレ
ス信ｎａ７．ａ３は前記列アトレステコーダ（、−１）
ＯＪ−ＬＬ〜Ｃ−ＩＪＯ几６４に供給さね、コントロー
ル回路ＣＴＬからの制御信号φ、と同期して、対応する
カラムスイッチＣ−５Ｗをオンさせる。
ファであり、外部端子から供給される外部アドレス信号
Ａ８〜Ａ ３．を受けて、コントロール回路ＣＴ Ｌか
らの制御信号φ。５のタイミングに基づいて内部アドレ
ス信号ａ Ｊ Ｉ ａ Ｊを形成する。この内部アドレ
ス信ｎａ７．ａ３は前記列アトレステコーダ（、−１）
ＯＪ−ＬＬ〜Ｃ−ＩＪＯ几６４に供給さね、コントロー
ル回路ＣＴＬからの制御信号φ、と同期して、対応する
カラムスイッチＣ−５Ｗをオンさせる。
回路記号ＭＡＩ １．ＭＡＩ ２で示されているのは、
メインアンプであり、前記コモンＩ１０線群０ＤＧＩ、
０ＤＧ２に対応してそれぞれ５個ずつ設けられている。
メインアンプであり、前記コモンＩ１０線群０ＤＧＩ、
０ＤＧ２に対応してそれぞれ５個ずつ設けられている。
コントロール回路ＯＴＬかう出力される制御信号φ、ａ
のタイミングで、センスアンプＳＡにおいて増幅された
データは、カラムデコーダ０ ’ Ｄ （３ＲＩＩＣ
よってオンされたカラムスイッチｅ −Ｓ Ｗを通って
コモンＩ１０線群ＣＩ）Ｇに出力さハ、る。そして、コ
モン１１０線群Ｃ１）（）に出力されたデータ信号か、
コントロール回路ＯＴＬから供給される制御信号幅３の
タイミングで、メインアンプＭ Ａ ＩＣ＄−いて増幅
される。
のタイミングで、センスアンプＳＡにおいて増幅された
データは、カラムデコーダ０ ’ Ｄ （３ＲＩＩＣ
よってオンされたカラムスイッチｅ −Ｓ Ｗを通って
コモンＩ１０線群ＣＩ）Ｇに出力さハ、る。そして、コ
モン１１０線群Ｃ１）（）に出力されたデータ信号か、
コントロール回路ＯＴＬから供給される制御信号幅３の
タイミングで、メインアンプＭ Ａ ＩＣ＄−いて増幅
される。
回路記号１（ＪＢで示されるのは、人出力）＜・ソファ
回路であり、コントロール回路ＯＴＬから供給される制
＃信矢φｒｗに基づいて、上記メインアンプＭＡＶＣお
いて増幅された９ビツトの読出しデータを外部端子り。
回路であり、コントロール回路ＯＴＬから供給される制
＃信矢φｒｗに基づいて、上記メインアンプＭＡＶＣお
いて増幅された９ビツトの読出しデータを外部端子り。
−Ｄ８に込出し、あるいは、外部端子り。−Ｄ８に外部
より供給された書込みデータをコモン１１０ｉ’１ｉｉ
ｉＩ＄０１）（）１．０Ｄ（）２に伝えろ。
より供給された書込みデータをコモン１１０ｉ’１ｉｉ
ｉＩ＄０１）（）１．０Ｄ（）２に伝えろ。
なお、上記入出カバソファ回路１０Ｂに（ま、区（中右
狽１１のメモリアレイＭ −ＡｂＹＲ力）ら読出さオ］
たデータを増幅するメインアンプＭへ２１ 、 ＭＡ２
２からの読出し信号も供給されるよりにされて℃・る。
狽１１のメモリアレイＭ −ＡｂＹＲ力）ら読出さオ］
たデータを増幅するメインアンプＭへ２１ 、 ＭＡ２
２からの読出し信号も供給されるよりにされて℃・る。
またアドレス信号Ａ、４に応じてコントロール回路ＯＴ
Ｌから列アドレステコーダＵ−ＤＣＲＶＣ供給さ灼る
制佃ｊ信耕φ、１．またはφ９、θう５ち、−万σ）み
がロウレベルにｇｈることによって、列アドレスデコー
ダの出力かカラムスイッチ（Ｃ８Ｗに供給さね、石よう
にされ粗いる。こセによって、左右のメモリアレイＭ−
ＡＲＹＬまたはへ４−ＡＲＹＲσ）いずれか−万からの
み、メインアンプＭＡＩＩ。
Ｌから列アドレステコーダＵ−ＤＣＲＶＣ供給さ灼る
制佃ｊ信耕φ、１．またはφ９、θう５ち、−万σ）み
がロウレベルにｇｈることによって、列アドレスデコー
ダの出力かカラムスイッチ（Ｃ８Ｗに供給さね、石よう
にされ粗いる。こセによって、左右のメモリアレイＭ−
ＡＲＹＬまたはへ４−ＡＲＹＲσ）いずれか−万からの
み、メインアンプＭＡＩＩ。
１２またばＭへ２１．２２に読出しチータカ−】丙（ハ
）ねて増幅され、入出カッく・ソファ回路］、ＯＢまり
ダト部端子ｌ）。−Ｄ８に出力されるようにさハ、て℃
当る。
）ねて増幅され、入出カッく・ソファ回路］、ＯＢまり
ダト部端子ｌ）。−Ｄ８に出力されるようにさハ、て℃
当る。
第３図には、上記第１図におけろ主要な旧１路σつ具体
的一実施例の回路図が示さねて℃・る。以丁、特に言及
しない限り、ＭＯＳＦＥＴはｎチャンイ・ル型に形成さ
才１．ているものとして説明する。
的一実施例の回路図が示さねて℃・る。以丁、特に言及
しない限り、ＭＯＳＦＥＴはｎチャンイ・ル型に形成さ
才１．ているものとして説明する。
図面には、メモリアレイＭ−ＡｉもＹＬ（またはＭ−Ａ
ＲＹＲ）の左６（１ｊのメモリマントＭＭｌ内の４列構
成のメモリブロックＭＢが、−列だけ代表的に図示され
て構成が示されている。メモリブロックＭＢ内の各列は
、互いに平行に配置さメｔた相補データ線り、 １）
に、スイッチＭＯ８ＦＥＴＱ、。
ＲＹＲ）の左６（１ｊのメモリマントＭＭｌ内の４列構
成のメモリブロックＭＢが、−列だけ代表的に図示され
て構成が示されている。メモリブロックＭＢ内の各列は
、互いに平行に配置さメｔた相補データ線り、 １）
に、スイッチＭＯ８ＦＥＴＱ、。
〜Ｑ２２とＭＯ８容量とで構成された複数のメモリセル
のそれぞれの入出力ノードか、同図に示すように、所定
の規則性をもりて配分、結合さｆｌてなる。
のそれぞれの入出力ノードか、同図に示すように、所定
の規則性をもりて配分、結合さｆｌてなる。
一対の相補データ線り、 ’ｌ）間には、タイミング
信号φｐｃｗによってオン、オフされるプリチャージ用
のスイッチＭＯ８ＦＢＴＱ、、が設けらハ、ている。
信号φｐｃｗによってオン、オフされるプリチャージ用
のスイッチＭＯ８ＦＢＴＱ、、が設けらハ、ている。
センスアンプＳ Ａは、ｐチャンネルＭＯ８ＦＥＴＱ７
．Ｑ、と、ｎチャンネルＭＵＳＦＥＴＱ６゜Ｑ＠とから
なるＣ！ＭＯ８（相補型ＭＯ８Ｆ’ＥＴ）ラッチ回路で
構成され、その一対の入出力ノードが上記相補データ線
り、 ＩＪに結合されている。また、上記ラッチ回路
には、特に制限されないが、並列形態のｐチャンネルＭ
（Ｊ Ｓ Ｆ１号ＴＱ＋２．Ｑ＋＝を通し℃電源電圧
Ｖ。０が供給され、並列形態のｎチャンネルｘ”Ａ ０
８ Ｆ’ Ｅ Ｔ Ｑ＋ｎ ＋ Ｑｕを通し又回路の
接地電位か供給される。これらのＭ ＯＳ Ｆ Ｅ ’
Ｉ’Ｑ、。〜Ｑ５．は、同一の行に設けられている他の
センスアンプ８Ａに対して共通に用いらｆｉ’ｔいる。
．Ｑ、と、ｎチャンネルＭＵＳＦＥＴＱ６゜Ｑ＠とから
なるＣ！ＭＯ８（相補型ＭＯ８Ｆ’ＥＴ）ラッチ回路で
構成され、その一対の入出力ノードが上記相補データ線
り、 ＩＪに結合されている。また、上記ラッチ回路
には、特に制限されないが、並列形態のｐチャンネルＭ
（Ｊ Ｓ Ｆ１号ＴＱ＋２．Ｑ＋＝を通し℃電源電圧
Ｖ。０が供給され、並列形態のｎチャンネルｘ”Ａ ０
８ Ｆ’ Ｅ Ｔ Ｑ＋ｎ ＋ Ｑｕを通し又回路の
接地電位か供給される。これらのＭ ＯＳ Ｆ Ｅ ’
Ｉ’Ｑ、。〜Ｑ５．は、同一の行に設けられている他の
センスアンプ８Ａに対して共通に用いらｆｉ’ｔいる。
上記ＭＵＳＦＥＴＱｕ＋−Ｑｔｚのゲートには、センス
アンプＳＡを活性化させる相補タイミング年岩φｐ２１
．マ震管−が印加され、ＭＯ８ＦＥＴＱ、、。
アンプＳＡを活性化させる相補タイミング年岩φｐ２１
．マ震管−が印加され、ＭＯ８ＦＥＴＱ、、。
Ｑｌ、、のゲートには上記信号φ、ａ８．φｐａｉ よ
りも少し遅れた相子由タイミングイ８号φ φ
が開力Ｄｐａ２＋ ｐａ２ されろ。これは、メモリセルからの微小読出し電圧でセ
ンスアンプＳＡを動作させたとぎ、データ線のレベル落
込みを、比較的小さなコンダクタンスのＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ＋ｎ 、Ｑｌ２により電流制限を行なうこと
によって防止するためである。
りも少し遅れた相子由タイミングイ８号φ φ
が開力Ｄｐａ２＋ ｐａ２ されろ。これは、メモリセルからの微小読出し電圧でセ
ンスアンプＳＡを動作させたとぎ、データ線のレベル落
込みを、比較的小さなコンダクタンスのＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ＋ｎ 、Ｑｌ２により電流制限を行なうこと
によって防止するためである。
そして、上記センスアンプＳＡの増幅動作によって相補
データ線の電圧の差を大キ＜シた後、比較的大ぎなコン
ダクタンスのＭＯ８Ｉ”ＥＴＱ、、。
データ線の電圧の差を大キ＜シた後、比較的大ぎなコン
ダクタンスのＭＯ８Ｉ”ＥＴＱ、、。
Ｑ 、ｐをオンさせて、その増幅動作を速くする。この
ように２段階に分け（センスアンプＳＡの増幅動作を行
なわせることによって、相補データ線のハイレベル側の
落込みを防止しつつ、高速読出し。
ように２段階に分け（センスアンプＳＡの増幅動作を行
なわせることによって、相補データ線のハイレベル側の
落込みを防止しつつ、高速読出し。
を行なうことかできろ。
行デコーダ↓も−１） ０ ）ｔは、その１回路分（ワ
ード線８本分）か代表として示されており、例えは、ア
ドレス信号ａ、〜ａ７を受けるｎチャンネルＭｏ５ＦＥ
ＴＱ＊２〜Ｑ１６分よぴｐチャンネルＭ（ＪＳＦ Ｅ
Ｔ Ｑ−７〜Ｑ４１ テＪ７を成−＃ｔ１．ｆ、ニーＣ
Ｍ ＯＳ Ｉｎ構成のＮＡＮＤ回路で、上記８本分のワ
ード線選択信号が形成される。このＮＡＮＩ）回路の出
力は、ＣＭＯＳインバータＩＶＩで反転され、カットＭ
ＵＳＦＥＴＱ４□〜ＱＡａを通して、ＭＯ８Ｆ’ＥＴＱ
、。
ード線８本分）か代表として示されており、例えは、ア
ドレス信号ａ、〜ａ７を受けるｎチャンネルＭｏ５ＦＥ
ＴＱ＊２〜Ｑ１６分よぴｐチャンネルＭ（ＪＳＦ Ｅ
Ｔ Ｑ−７〜Ｑ４１ テＪ７を成−＃ｔ１．ｆ、ニーＣ
Ｍ ＯＳ Ｉｎ構成のＮＡＮＤ回路で、上記８本分のワ
ード線選択信号が形成される。このＮＡＮＩ）回路の出
力は、ＣＭＯＳインバータＩＶＩで反転され、カットＭ
ＵＳＦＥＴＱ４□〜ＱＡａを通して、ＭＯ８Ｆ’ＥＴＱ
、。
〜Ｑ５７のゲートに供給される。
また、アドレス信号ａ。、ａ、、ａ２で形成されたテコ
ード信云と、制御信号φ８との組合せで形成さねた８通
りのワード線選択制御信号φｘｏ〜φ８□が上記Ｍｏ５
ＦＥ’ｌ”Ｑ、。〜Ｑ５７を介して各ワード線に伝えら
れるようにさｉｔている。
ード信云と、制御信号φ８との組合せで形成さねた８通
りのワード線選択制御信号φｘｏ〜φ８□が上記Ｍｏ５
ＦＥ’ｌ”Ｑ、。〜Ｑ５７を介して各ワード線に伝えら
れるようにさｉｔている。
また、各ワード線と接地型１位との間には、ＭＵｓＦ’
Ｂ’ｌ”Ｑ、〜Ｑ、。が設けらね、そのゲートに前記Ｎ
ＡＮＤ回路の出力が印加されることにより、非選択のワ
ード線を接地電位に固定させる。
Ｂ’ｌ”Ｑ、〜Ｑ、。が設けらね、そのゲートに前記Ｎ
ＡＮＤ回路の出力が印加されることにより、非選択のワ
ード線を接地電位に固定させる。
さらに、上記各ワード線には、リセット用のＭＯＳ Ｆ
Ｅ Ｔ Ｑ Ａｎ ” Ｑ ｕが設けられており、リ
セットパルスφいを受け℃、これらのＭ ＯＳ Ｆ Ｅ
ＴＱ、ｏ−Ｑ、ｌ□かオンされることによって、選択さ
れたワード線が接地レベルにリセットされるようにされ
ている。
Ｅ Ｔ Ｑ Ａｎ ” Ｑ ｕが設けられており、リ
セットパルスφいを受け℃、これらのＭ ＯＳ Ｆ Ｅ
ＴＱ、ｏ−Ｑ、ｌ□かオンされることによって、選択さ
れたワード線が接地レベルにリセットされるようにされ
ている。
カラムスイッチＣ＝８Ｗは、代表とし、（示Ｆｆｉでい
るＭ ＯＳ Ｆ Ｉシミ’ Ｑ？＋ 、Ｑヮ、のよ５Ｋ
、相補データＤ、 Ｌ）を、コモンＩ１０線０１Ｊ、
ＣＤに選択的に結合させる。
るＭ ＯＳ Ｆ Ｉシミ’ Ｑ？＋ 、Ｑヮ、のよ５Ｋ
、相補データＤ、 Ｌ）を、コモンＩ１０線０１Ｊ、
ＣＤに選択的に結合させる。
第２図ではコモンＩ１０線ＣＤ、ＣＤがそれぞれ一本の
線で表わされているが、具体的には築３図のようＶＣ，
各コモン１１線がそれぞれ対をなして形成され、片側に
結局１０本のＩ１０線が設けられる。そして、メモリブ
ロックＭＢ内の各列の相補データ線り、 Ｄが、対応す
るコモン１１０線ＣＤ、ＣＤに結合される。ただし、メ
モリブロックＭＢが４列構成にされ又いる場合には、５
対のコモン１．１０想ＯＤ、ＣＤのうち１対はデータ線
１）、Ｄ接続されないことになる。
線で表わされているが、具体的には築３図のようＶＣ，
各コモン１１線がそれぞれ対をなして形成され、片側に
結局１０本のＩ１０線が設けられる。そして、メモリブ
ロックＭＢ内の各列の相補データ線り、 Ｄが、対応す
るコモン１１０線ＣＤ、ＣＤに結合される。ただし、メ
モリブロックＭＢが４列構成にされ又いる場合には、５
対のコモン１．１０想ＯＤ、ＣＤのうち１対はデータ線
１）、Ｄ接続されないことになる。
同一のメモリブロックＭＢ内のカラムスイッチ０−８Ｗ
を構成するスイッチＭＯ８ＦＥＴＱ、、。
を構成するスイッチＭＯ８ＦＥＴＱ、、。
Ｑ、２．・・・のゲートには、同一の列アドレスデコー
ダ０−ＤＯＢからの選択信号が供給さｔし、同時にオン
、オフ制御される。
ダ０−ＤＯＢからの選択信号が供給さｔし、同時にオン
、オフ制御される。
列アドレスデコーダＯ−Ｄ Ｏ）Ｌは、特に制限されな
いが、内部アドレス信号ａ、〜ａ８．を入力信号とする
ＮＡＮＤ回１烙Ｇ、と、このＮ Ａ Ｎ ］、）回路Ｇ
、の出力信号と、前記コントロール回路ＯＴＬからの制
御信号φ、５（またはφ５．Ｒ）とを入力信号とするＮ
ＯＲ回路Ｇ２ 、 Ｇ２’とから構成されている。
いが、内部アドレス信号ａ、〜ａ８．を入力信号とする
ＮＡＮＤ回１烙Ｇ、と、このＮ Ａ Ｎ ］、）回路Ｇ
、の出力信号と、前記コントロール回路ＯＴＬからの制
御信号φ、５（またはφ５．Ｒ）とを入力信号とするＮ
ＯＲ回路Ｇ２ 、 Ｇ２’とから構成されている。
上記Ｎ Ａ Ｎ’ Ｄ回路Ｇ１は、内部アドレス信号ａ
８〜ａ１、をゲー トに受けるｐチャンネルＭ、０８Ｆ
ＥＴ Ｑ ８１〜Ｑ ｇ−とｎチャンネＡ／ Ｍ Ｕ
８ Ｆ Ｅ ＴＱ１１７〜Ｑ９２とにより”Ｃ０ＭＯ８
回路に構成されており、アドレス信号ａ８〜ａ１、かす
べてハイレベルにされたとぎ、選択信号（ロウレベル）
を形成する。
８〜ａ１、をゲー トに受けるｐチャンネルＭ、０８Ｆ
ＥＴ Ｑ ８１〜Ｑ ｇ−とｎチャンネＡ／ Ｍ Ｕ
８ Ｆ Ｅ ＴＱ１１７〜Ｑ９２とにより”Ｃ０ＭＯ８
回路に構成されており、アドレス信号ａ８〜ａ１、かす
べてハイレベルにされたとぎ、選択信号（ロウレベル）
を形成する。
また、上記ＮＯＯＲ回路２は電源′電圧Ｖ と出Ｃ
カノードとの間に直列接続され、それぞれゲートに制御
信号φ、Ｌ（またはφ、Ｒ）と上記ＮＡＮＩ）回路Ｇ１
の出力を受けるようにされたｐチャンネルＭ ＯＳ
Ｐ’ Ｅ Ｔ Ｑａｓ 、Ｑａ４と、出力ノードと回路
の接地点との間に並列に接続され、Ｑ９ｑＩ ＱＯ４と
同じ信号をゲートに受けるようにされたｐチヤンネルＭ
ＯＳ Ｆ Ｅ Ｔ Ｑａｓ 、Ｑ、ｏｎとによって０
Ｍ０８回路に構成され又いる。このｒり０Ｋ回路Ｇ２は
、制御信号φｙＬとＮＡＮＤ回路出力か共にロウレベル
のトキに出力がハイレベルになって、出力ノードに接続
された４対のカラムスイッチＭ ＯＳ Ｆ Ｅ ＴＱＱ
１０Ｇ７７．・・・を同時にオンさせる。
信号φ、Ｌ（またはφ、Ｒ）と上記ＮＡＮＩ）回路Ｇ１
の出力を受けるようにされたｐチャンネルＭ ＯＳ
Ｐ’ Ｅ Ｔ Ｑａｓ 、Ｑａ４と、出力ノードと回路
の接地点との間に並列に接続され、Ｑ９ｑＩ ＱＯ４と
同じ信号をゲートに受けるようにされたｐチヤンネルＭ
ＯＳ Ｆ Ｅ Ｔ Ｑａｓ 、Ｑ、ｏｎとによって０
Ｍ０８回路に構成され又いる。このｒり０Ｋ回路Ｇ２は
、制御信号φｙＬとＮＡＮＤ回路出力か共にロウレベル
のトキに出力がハイレベルになって、出力ノードに接続
された４対のカラムスイッチＭ ＯＳ Ｆ Ｅ ＴＱＱ
１０Ｇ７７．・・・を同時にオンさせる。
上記ＮＡＮＤ回路Ｇ、には、上記Ｎｏｎ４回路Ｇ。
と全く同じ構成のＮｏｔ（回路０２′が接続されている
。ただし、Ｎ（ＪＲ回路ａ２′の出力ノードには、５対
のカラムスイッチＭＯ５ＦＥＴが接続され、同時にオン
、オフされるようにされている。
。ただし、Ｎ（ＪＲ回路ａ２′の出力ノードには、５対
のカラムスイッチＭＯ５ＦＥＴが接続され、同時にオン
、オフされるようにされている。
カラムスイッチ０−８ Ｗにょっ又相補データ線り、
Ｄに接続されるコモンＩ１０線ＣＤ、百〒間には、プ
リチャージＭＯ８ＦＥＴＱ４ｎがそれぞれ設けられてい
る。
Ｄに接続されるコモンＩ１０線ＣＤ、百〒間には、プ
リチャージＭＯ８ＦＥＴＱ４ｎがそれぞれ設けられてい
る。
このコモン１／Ｕ線ＯＤ、 ０１）には、前記センスア
ンプＳＡと略同様な回路構成のメインアンプＭＡが接続
される。また、コモンｌ １０線ＣＤ。
ンプＳＡと略同様な回路構成のメインアンプＭＡが接続
される。また、コモンｌ １０線ＣＤ。
ＣＤには、入力バッファＤＩＢの出力ノードが接続され
、制御信号φｒｗによって入カバソファＤＩＢが動作さ
れると、そのとき外部端子ＩＪｏ−Ｄ８に供給さハてい
る入力データ信号がコモン１１０線０１）、ＣＤに送出
さ４．る。そして、列アドレスデコーダ０−Ｌ）ＯＲに
よってオンされているカラムスイッチ（ｊ−８Ｗを通っ
て、相補データ線り、１）に供給される。
、制御信号φｒｗによって入カバソファＤＩＢが動作さ
れると、そのとき外部端子ＩＪｏ−Ｄ８に供給さハてい
る入力データ信号がコモン１１０線０１）、ＣＤに送出
さ４．る。そして、列アドレスデコーダ０−Ｌ）ＯＲに
よってオンされているカラムスイッチ（ｊ−８Ｗを通っ
て、相補データ線り、１）に供給される。
なお、図示しないか、十記コモンＩ１０線０１Ｊ。
ＣＤ以外の他の４対のコモンｉｌＯ線にも、上記と同様
にメインアンプＭＡと入力バッファＤｉＢおよび出力バ
ッファ１）ＵＢがそれぞれ接続される。
にメインアンプＭＡと入力バッファＤｉＢおよび出力バ
ッファ１）ＵＢがそれぞれ接続される。
以上説明したようにこの実施例の回路においては、メモ
リアレイが複数個のメモリブロックによって構成され、
互いに平行に配設された複数対のコモン１／Ｕ線に対し
、メモリブロック内の各列のデータ線がカラムスイッチ
を介して接続され、コモン１／線には各々メインアンプ
が接続さ第１又おり、左右一対のメモリブロックに属す
るカラムスイッチが同一の列アドレステコーダによって
同時にオン、オフされて、９ビツトのデータが同時に読
み出さね、あるいは書き込まれるようにされている。そ
のため、第１図のようなマット構成方式のメモリに比べ
て、Ｉ１０線の負荷容量を小さくし、かつバランスよく
設計することが可能となる。そのため、データ読出し、
書込み速）Ｗが重速化され、アクセス時間を短縮できる
とともに、Ｉ１０線の駆動パワーを小さくすることがで
き、消費電力を減らすことかできる。
リアレイが複数個のメモリブロックによって構成され、
互いに平行に配設された複数対のコモン１／Ｕ線に対し
、メモリブロック内の各列のデータ線がカラムスイッチ
を介して接続され、コモン１／線には各々メインアンプ
が接続さ第１又おり、左右一対のメモリブロックに属す
るカラムスイッチが同一の列アドレステコーダによって
同時にオン、オフされて、９ビツトのデータが同時に読
み出さね、あるいは書き込まれるようにされている。そ
のため、第１図のようなマット構成方式のメモリに比べ
て、Ｉ１０線の負荷容量を小さくし、かつバランスよく
設計することが可能となる。そのため、データ読出し、
書込み速）Ｗが重速化され、アクセス時間を短縮できる
とともに、Ｉ１０線の駆動パワーを小さくすることがで
き、消費電力を減らすことかできる。
さらに、本発明によれは、×９ビットのような奇数ビ・
ノド構成のメモリを、メモリエリアに何ら無駄なエリア
を生じさせることなくレイアウトを行なうことができる
。また、複数個（実施例では９個）のカラムスイッチに
対１−でデコーダを共通にしているので、レイアウトが
容易であり、しかもチップサイズを減少させることかで
きる。
ノド構成のメモリを、メモリエリアに何ら無駄なエリア
を生じさせることなくレイアウトを行なうことができる
。また、複数個（実施例では９個）のカラムスイッチに
対１−でデコーダを共通にしているので、レイアウトが
容易であり、しかもチップサイズを減少させることかで
きる。
なか、上記実施例では、×９ビット・構成のダイナミッ
クＲＡＭに適用した場合について説明したが、この発明
は、×８ビットのような偶数ビット構成の１（、ＡＭに
も適用することができる。また、×９ビットのみでなく
他の奇数ビット構成のメモりにも容易に適用することが
できる。更にこの発明は、ダイナミックｌ（、ＡＭのみ
でなく、スタティツクｌ−ＬＡＭや）ＬＯＭ（リード・
オンリ・メモリ）にも応用できるものである。
クＲＡＭに適用した場合について説明したが、この発明
は、×８ビットのような偶数ビット構成の１（、ＡＭに
も適用することができる。また、×９ビットのみでなく
他の奇数ビット構成のメモりにも容易に適用することが
できる。更にこの発明は、ダイナミックｌ（、ＡＭのみ
でなく、スタティツクｌ−ＬＡＭや）ＬＯＭ（リード・
オンリ・メモリ）にも応用できるものである。
また、実施例の回路では、カラムデコーダの両側に４列
構成のメモリブロックと５列構成のメモリブロックを配
設して、両者から合せて９ビツトのデータを同時に読出
すように構成されているが、カラムデコーダの一方の側
にのみ９列構成のメモリブロックを配設するようにして
もよい。更に、実施例の回路のように、メモリアレイを
左右２つに分割して設ける必要もない。
構成のメモリブロックと５列構成のメモリブロックを配
設して、両者から合せて９ビツトのデータを同時に読出
すように構成されているが、カラムデコーダの一方の側
にのみ９列構成のメモリブロックを配設するようにして
もよい。更に、実施例の回路のように、メモリアレイを
左右２つに分割して設ける必要もない。
第１図は従来のメモリにおけるメモリアレイの構成方式
の一例を示す構成説明図、 第２図は本発明に係る半導体記憶装置の一実施例を示す
ブロック構成図、 第３図はその要部の回路の具体例を示す回路構成図であ
る。 Ｍ−ＡＲＹＬ、Ｍ−、Ａ）ＬＹＲ・・メモリアレイ、Ｍ
Ｂ・・メモリブロック、Ｒ−Ｉ）ＣｋＬ・・・行アドレ
スデコーダ、Ｃ−ＤＯＲ・・・列アドレスデコーダ、Ｃ
−８Ｗ・・カラムスイッチ、ＣＬ）、ＣＤ・・・コモン
データ＠（コモン１１０線）、ＳＡ・・センスアンプ、
ＭＡ・・・メインアンプ、ＣＴＬ・・コントロール回路
、ＩＯＢ・・・入出力バノファ回路。
の一例を示す構成説明図、 第２図は本発明に係る半導体記憶装置の一実施例を示す
ブロック構成図、 第３図はその要部の回路の具体例を示す回路構成図であ
る。 Ｍ−ＡＲＹＬ、Ｍ−、Ａ）ＬＹＲ・・メモリアレイ、Ｍ
Ｂ・・メモリブロック、Ｒ−Ｉ）ＣｋＬ・・・行アドレ
スデコーダ、Ｃ−ＤＯＲ・・・列アドレスデコーダ、Ｃ
−８Ｗ・・カラムスイッチ、ＣＬ）、ＣＤ・・・コモン
データ＠（コモン１１０線）、ＳＡ・・センスアンプ、
ＭＡ・・・メインアンプ、ＣＴＬ・・コントロール回路
、ＩＯＢ・・・入出力バノファ回路。
Claims (1)
- １、複数個のメモリセルかマトリックス状に配設されて
なる複数個のメモリブロックによってメモリアレイか構
成され、互いに平行に配設された複数本のコモンチー
夕線を有し、このコモンデータ線に対し上記各メモリブ
ロック内の各列または行のデータ線がスイッチを介して
接続され、少なくとも同一のメモリブロックに属する上
記スイッチが同一のデコーダによって同時にオン、オフ
されて、複数ビットのデータが同時に読み出され、ある
いは書き込まわるようにされてなることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005911A JPS59132489A (ja) | 1983-01-19 | 1983-01-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005911A JPS59132489A (ja) | 1983-01-19 | 1983-01-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132489A true JPS59132489A (ja) | 1984-07-30 |
Family
ID=11624077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005911A Pending JPS59132489A (ja) | 1983-01-19 | 1983-01-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132489A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170091A (ja) * | 1984-02-13 | 1985-09-03 | Toshiba Corp | センス回路 |
| JPH0210593A (ja) * | 1988-02-26 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | メモリ用センス・アンプ及びデータ読出し方法 |
| JPH02137190A (ja) * | 1988-11-17 | 1990-05-25 | Hitachi Ltd | 半導体記憶装置 |
| JPH04153986A (ja) * | 1990-10-15 | 1992-05-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
-
1983
- 1983-01-19 JP JP58005911A patent/JPS59132489A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170091A (ja) * | 1984-02-13 | 1985-09-03 | Toshiba Corp | センス回路 |
| JPH0513360B2 (ja) * | 1984-02-13 | 1993-02-22 | Tokyo Shibaura Electric Co | |
| JPH0210593A (ja) * | 1988-02-26 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | メモリ用センス・アンプ及びデータ読出し方法 |
| JPH02137190A (ja) * | 1988-11-17 | 1990-05-25 | Hitachi Ltd | 半導体記憶装置 |
| JPH04153986A (ja) * | 1990-10-15 | 1992-05-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
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