JPS59132489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59132489A JPS59132489A JP58005911A JP591183A JPS59132489A JP S59132489 A JPS59132489 A JP S59132489A JP 58005911 A JP58005911 A JP 58005911A JP 591183 A JP591183 A JP 591183A JP S59132489 A JPS59132489 A JP S59132489A
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- JP
- Japan
- Prior art keywords
- column
- memory
- circuit
- common
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体記憶装置に関し、特に複数ピントノデ
ータを一括し又読出しあるいは書込むことができるよう
にされた半導体記憶装置に関する。
ータを一括し又読出しあるいは書込むことができるよう
にされた半導体記憶装置に関する。
データの入出力を1バイト(8ビツト)単位で行なえる
ようにメモリを構成する場合、従来は例えは第1図に示
すように、メモリアレイを8個のブロックMMo−MM
7 (以下メモリマットと称する)に分割し、各メモリ
マットから1ピノトスつデータを読出し、あるいは書込
むようにする方式か提案されている。しかしなから、こ
のようなマント構成方式では、各メモリマットから入出
力バノファ回路’r / Oまで引き出されろll10
線1、−1.の負荷容量か太きく、かつ各I10線の負
荷容量がアンバランスにされてしまう。そのため、アク
セス時間が長くなったり、I10線を駆動するのに大ぎ
なパワーを必要とするという不都合かあった。
ようにメモリを構成する場合、従来は例えは第1図に示
すように、メモリアレイを8個のブロックMMo−MM
7 (以下メモリマットと称する)に分割し、各メモリ
マットから1ピノトスつデータを読出し、あるいは書込
むようにする方式か提案されている。しかしなから、こ
のようなマント構成方式では、各メモリマットから入出
力バノファ回路’r / Oまで引き出されろll10
線1、−1.の負荷容量か太きく、かつ各I10線の負
荷容量がアンバランスにされてしまう。そのため、アク
セス時間が長くなったり、I10線を駆動するのに大ぎ
なパワーを必要とするという不都合かあった。
さらに、最近は、バイト構成のような×Nビット構成の
メモリにおいて、データビットの他にパリティビットを
設ける必要性から×9ビットのような奇数ビットのメモ
リが要求されろようになってぎている。ところか、第1
図のよ5なマント構成方式では、奇数ビットのメモリを
構成する場合、メモリマットのレイアウト上、メモリア
レイ内に無駄なエリア(空白)が生じてしまうという問
題点がある。
メモリにおいて、データビットの他にパリティビットを
設ける必要性から×9ビットのような奇数ビットのメモ
リが要求されろようになってぎている。ところか、第1
図のよ5なマント構成方式では、奇数ビットのメモリを
構成する場合、メモリマットのレイアウト上、メモリア
レイ内に無駄なエリア(空白)が生じてしまうという問
題点がある。
そこでこの発明は、×Nビット構成のメモリを構成する
場合において、メモリアレイから入出カバソファまで引
き出されるl / (J線の負荷容量を小さく、かつバ
ランスよく設計できるよりにして、アクセス時間を短く
し、かつパワーを減らすことができるようにすることを
目的とする。
場合において、メモリアレイから入出カバソファまで引
き出されるl / (J線の負荷容量を小さく、かつバ
ランスよく設計できるよりにして、アクセス時間を短く
し、かつパワーを減らすことができるようにすることを
目的とする。
この発明の他の目的は、奇数ビット構成のメモリを、メ
モリアレイ内に無駄なエリアを生じさせることなくレイ
アウトすることかでき、これによって、チップサイズを
縮小できるようにすることにある。
モリアレイ内に無駄なエリアを生じさせることなくレイ
アウトすることかでき、これによって、チップサイズを
縮小できるようにすることにある。
以下図面を用いてこの発明を説明する。
−例としで、この発明を、×9ビット構成の288にビ
ット・ダイナミックl(、AM Cランダム・アクセス
・メモ!J ) Ic適用した場合の実施例を築2図2
よび第3図を用いて説明する。
ット・ダイナミックl(、AM Cランダム・アクセス
・メモ!J ) Ic適用した場合の実施例を築2図2
よび第3図を用いて説明する。
W2図において、IM−ARYL、M−ARY)Lば、
それぞれ記憶用キャパシタとスイッチMO8FIEiT
で構成された公知の1MUs型メモサメモリセルリック
ス状に配設されてなるメモリアレイである。メモリアレ
イM−A几YLは図のように、コモンI10線群0DG
I、(31J()2を挾んで256行×4列のメモリブ
ロックM k3と256行×5列のメモリブロックMB
が交互に64段配置されたメモリマットMMIとMM2
とからなる。
それぞれ記憶用キャパシタとスイッチMO8FIEiT
で構成された公知の1MUs型メモサメモリセルリック
ス状に配設されてなるメモリアレイである。メモリアレ
イM−A几YLは図のように、コモンI10線群0DG
I、(31J()2を挾んで256行×4列のメモリブ
ロックM k3と256行×5列のメモリブロックMB
が交互に64段配置されたメモリマットMMIとMM2
とからなる。
ただし、メモリマットMM1とMM2とでは4列構成の
メモリブロックと5列構成のメモリブロックの順序か逆
にされている。これによって、各メモリマットMM1と
MM2はそれぞれ256×288のマトリックスに構成
されている。そして、各メモリマットMMIとIVIM
2の中央には行アドレスデコーダR−DCRIと几−1
) OR2が設けられている。また、コモンI10線群
0DG1と0DG2との間には、その左右両側に位置す
るメモリブロックMB内のすべての列(データ線)を選
択するための列アドレスデコーダ0−1)OR1〜0−
、DCR64か配設されている。
メモリブロックと5列構成のメモリブロックの順序か逆
にされている。これによって、各メモリマットMM1と
MM2はそれぞれ256×288のマトリックスに構成
されている。そして、各メモリマットMMIとIVIM
2の中央には行アドレスデコーダR−DCRIと几−1
) OR2が設けられている。また、コモンI10線群
0DG1と0DG2との間には、その左右両側に位置す
るメモリブロックMB内のすべての列(データ線)を選
択するための列アドレスデコーダ0−1)OR1〜0−
、DCR64か配設されている。
また、各メモリブロックMBI〜MB64のコモンI1
0線群0DG1.0JJG2側には、上呂己列アドレス
デコーダ0−1) 0に1〜C−DOR64によってオ
ン、オフされて、内部のデータ線をコモンI10線群C
1)()1,0DG2に接続するためのカラムスイッチ
0−8Wか設けられている。
0線群0DG1.0JJG2側には、上呂己列アドレス
デコーダ0−1) 0に1〜C−DOR64によってオ
ン、オフされて、内部のデータ線をコモンI10線群C
1)()1,0DG2に接続するためのカラムスイッチ
0−8Wか設けられている。
更に、各メモリブロックIMBI〜MB64のコモンI
/(J線群CI)Gl、01)G2と反対側のサイドに
はセンスアンプ8Aがそれぞれ設けられている。
/(J線群CI)Gl、01)G2と反対側のサイドに
はセンスアンプ8Aがそれぞれ設けられている。
なお、一点鎖線で示さtlている右側のメモリアレイM
−A几Y、l(、は、上記メモリアレイM−ARYLと
全く同じ構成にさハ、てぃろので説明は省略する。
−A几Y、l(、は、上記メモリアレイM−ARYLと
全く同じ構成にさハ、てぃろので説明は省略する。
回路記号+4−A D Hで示されているのは、行アド
レスバッファであり、外部端子から供給される外部アド
レス信号A。−Aヮを受ヒて、内部アドレス信号、ll
i、 aiを形成する。この内部アドレス信−@a
1+ a +は、上記行アドレスデコーダR−DC)L
l、 に−DCH12に供給され、ワード線選択信号
が形成される。
レスバッファであり、外部端子から供給される外部アド
レス信号A。−Aヮを受ヒて、内部アドレス信号、ll
i、 aiを形成する。この内部アドレス信−@a
1+ a +は、上記行アドレスデコーダR−DC)L
l、 に−DCH12に供給され、ワード線選択信号
が形成される。
回路記号0 ’1’ Lで示されているのは、コントロ
ール回路であり、外部端子から供給される外部アドレス
信号A、、Ajやライトイイ・−プル信号WE。
ール回路であり、外部端子から供給される外部アドレス
信号A、、Ajやライトイイ・−プル信号WE。
チップセレクト信号C8等に基ついて適当な内部制御信
号φ。3.φ8等を形成する。
号φ。3.φ8等を形成する。
上記行アドレスバッファ1i−ADBはコントロール回
路0 ’II’ Lからの制御信号φ。5に基つい壬外
部アドレス信号A、を取り込み、内部アドレス信号ai
、aiを形成する。また、上記行アトレステコーダR−
DC凡1.に−DCI(,2は、コントロール回路CT
Lからの制御信号φ、に同期して、メモリアレイM−A
RY 1.M−ARY 2にワード線選択信号を供給す
る。
路0 ’II’ Lからの制御信号φ。5に基つい壬外
部アドレス信号A、を取り込み、内部アドレス信号ai
、aiを形成する。また、上記行アトレステコーダR−
DC凡1.に−DCI(,2は、コントロール回路CT
Lからの制御信号φ、に同期して、メモリアレイM−A
RY 1.M−ARY 2にワード線選択信号を供給す
る。
回路記号(3−ADHで示されるのは、列アドレスバッ
ファであり、外部端子から供給される外部アドレス信号
A8〜A 3.を受けて、コントロール回路CT Lか
らの制御信号φ。5のタイミングに基づいて内部アドレ
ス信号a J I a Jを形成する。この内部アドレ
ス信na7.a3は前記列アトレステコーダ(、−1)
OJ−LL〜C−IJO几64に供給さね、コントロー
ル回路CTLからの制御信号φ、と同期して、対応する
カラムスイッチC−5Wをオンさせる。
ファであり、外部端子から供給される外部アドレス信号
A8〜A 3.を受けて、コントロール回路CT Lか
らの制御信号φ。5のタイミングに基づいて内部アドレ
ス信号a J I a Jを形成する。この内部アドレ
ス信na7.a3は前記列アトレステコーダ(、−1)
OJ−LL〜C−IJO几64に供給さね、コントロー
ル回路CTLからの制御信号φ、と同期して、対応する
カラムスイッチC−5Wをオンさせる。
回路記号MAI 1.MAI 2で示されているのは、
メインアンプであり、前記コモンI10線群0DGI、
0DG2に対応してそれぞれ5個ずつ設けられている。
メインアンプであり、前記コモンI10線群0DGI、
0DG2に対応してそれぞれ5個ずつ設けられている。
コントロール回路OTLかう出力される制御信号φ、a
のタイミングで、センスアンプSAにおいて増幅された
データは、カラムデコーダ0 ’ D (3RIIC
よってオンされたカラムスイッチe −S Wを通って
コモンI10線群CI)Gに出力さハ、る。そして、コ
モン110線群C1)()に出力されたデータ信号か、
コントロール回路OTLから供給される制御信号幅3の
タイミングで、メインアンプM A IC$−いて増幅
される。
のタイミングで、センスアンプSAにおいて増幅された
データは、カラムデコーダ0 ’ D (3RIIC
よってオンされたカラムスイッチe −S Wを通って
コモンI10線群CI)Gに出力さハ、る。そして、コ
モン110線群C1)()に出力されたデータ信号か、
コントロール回路OTLから供給される制御信号幅3の
タイミングで、メインアンプM A IC$−いて増幅
される。
回路記号1(JBで示されるのは、人出力)<・ソファ
回路であり、コントロール回路OTLから供給される制
#信矢φrwに基づいて、上記メインアンプMAVCお
いて増幅された9ビツトの読出しデータを外部端子り。
回路であり、コントロール回路OTLから供給される制
#信矢φrwに基づいて、上記メインアンプMAVCお
いて増幅された9ビツトの読出しデータを外部端子り。
−D8に込出し、あるいは、外部端子り。−D8に外部
より供給された書込みデータをコモン110i’1ii
iI$01)()1.0D()2に伝えろ。
より供給された書込みデータをコモン110i’1ii
iI$01)()1.0D()2に伝えろ。
なお、上記入出カバソファ回路10Bに(ま、区(中右
狽11のメモリアレイM −AbYR力)ら読出さオ]
たデータを増幅するメインアンプMへ21 、 MA2
2からの読出し信号も供給されるよりにされて℃・る。
狽11のメモリアレイM −AbYR力)ら読出さオ]
たデータを増幅するメインアンプMへ21 、 MA2
2からの読出し信号も供給されるよりにされて℃・る。
またアドレス信号A、4に応じてコントロール回路OT
Lから列アドレステコーダU−DCRVC供給さ灼る
制佃j信耕φ、1.またはφ9、θう5ち、−万σ)み
がロウレベルにghることによって、列アドレスデコー
ダの出力かカラムスイッチ(C8Wに供給さね、石よう
にされ粗いる。こセによって、左右のメモリアレイM−
ARYLまたはへ4−ARYRσ)いずれか−万からの
み、メインアンプMAII。
Lから列アドレステコーダU−DCRVC供給さ灼る
制佃j信耕φ、1.またはφ9、θう5ち、−万σ)み
がロウレベルにghることによって、列アドレスデコー
ダの出力かカラムスイッチ(C8Wに供給さね、石よう
にされ粗いる。こセによって、左右のメモリアレイM−
ARYLまたはへ4−ARYRσ)いずれか−万からの
み、メインアンプMAII。
12またばMへ21.22に読出しチータカ−】丙(ハ
)ねて増幅され、入出カッく・ソファ回路]、OBまり
ダト部端子l)。−D8に出力されるようにさハ、て℃
当る。
)ねて増幅され、入出カッく・ソファ回路]、OBまり
ダト部端子l)。−D8に出力されるようにさハ、て℃
当る。
第3図には、上記第1図におけろ主要な旧1路σつ具体
的一実施例の回路図が示さねて℃・る。以丁、特に言及
しない限り、MOSFETはnチャンイ・ル型に形成さ
才1.ているものとして説明する。
的一実施例の回路図が示さねて℃・る。以丁、特に言及
しない限り、MOSFETはnチャンイ・ル型に形成さ
才1.ているものとして説明する。
図面には、メモリアレイM−AiもYL(またはM−A
RYR)の左6(1jのメモリマントMMl内の4列構
成のメモリブロックMBが、−列だけ代表的に図示され
て構成が示されている。メモリブロックMB内の各列は
、互いに平行に配置さメtた相補データ線り、 1)
に、スイッチMO8FETQ、。
RYR)の左6(1jのメモリマントMMl内の4列構
成のメモリブロックMBが、−列だけ代表的に図示され
て構成が示されている。メモリブロックMB内の各列は
、互いに平行に配置さメtた相補データ線り、 1)
に、スイッチMO8FETQ、。
〜Q22とMO8容量とで構成された複数のメモリセル
のそれぞれの入出力ノードか、同図に示すように、所定
の規則性をもりて配分、結合さflてなる。
のそれぞれの入出力ノードか、同図に示すように、所定
の規則性をもりて配分、結合さflてなる。
一対の相補データ線り、 ’l)間には、タイミング
信号φpcwによってオン、オフされるプリチャージ用
のスイッチMO8FBTQ、、が設けらハ、ている。
信号φpcwによってオン、オフされるプリチャージ用
のスイッチMO8FBTQ、、が設けらハ、ている。
センスアンプS Aは、pチャンネルMO8FETQ7
.Q、と、nチャンネルMUSFETQ6゜Q@とから
なるC!MO8(相補型MO8F’ET)ラッチ回路で
構成され、その一対の入出力ノードが上記相補データ線
り、 IJに結合されている。また、上記ラッチ回路
には、特に制限されないが、並列形態のpチャンネルM
(J S F1号TQ+2.Q+=を通し℃電源電圧
V。0が供給され、並列形態のnチャンネルx”A 0
8 F’ E T Q+n + Quを通し又回路の
接地電位か供給される。これらのM OS F E ’
I’Q、。〜Q5.は、同一の行に設けられている他の
センスアンプ8Aに対して共通に用いらfi’tいる。
.Q、と、nチャンネルMUSFETQ6゜Q@とから
なるC!MO8(相補型MO8F’ET)ラッチ回路で
構成され、その一対の入出力ノードが上記相補データ線
り、 IJに結合されている。また、上記ラッチ回路
には、特に制限されないが、並列形態のpチャンネルM
(J S F1号TQ+2.Q+=を通し℃電源電圧
V。0が供給され、並列形態のnチャンネルx”A 0
8 F’ E T Q+n + Quを通し又回路の
接地電位か供給される。これらのM OS F E ’
I’Q、。〜Q5.は、同一の行に設けられている他の
センスアンプ8Aに対して共通に用いらfi’tいる。
上記MUSFETQu+−Qtzのゲートには、センス
アンプSAを活性化させる相補タイミング年岩φp21
.マ震管−が印加され、MO8FETQ、、。
アンプSAを活性化させる相補タイミング年岩φp21
.マ震管−が印加され、MO8FETQ、、。
Ql、、のゲートには上記信号φ、a8.φpai よ
りも少し遅れた相子由タイミングイ8号φ φ
が開力Dpa2+ pa2 されろ。これは、メモリセルからの微小読出し電圧でセ
ンスアンプSAを動作させたとぎ、データ線のレベル落
込みを、比較的小さなコンダクタンスのM OS F
E T Q+n 、Ql2により電流制限を行なうこと
によって防止するためである。
りも少し遅れた相子由タイミングイ8号φ φ
が開力Dpa2+ pa2 されろ。これは、メモリセルからの微小読出し電圧でセ
ンスアンプSAを動作させたとぎ、データ線のレベル落
込みを、比較的小さなコンダクタンスのM OS F
E T Q+n 、Ql2により電流制限を行なうこと
によって防止するためである。
そして、上記センスアンプSAの増幅動作によって相補
データ線の電圧の差を大キ<シた後、比較的大ぎなコン
ダクタンスのMO8I”ETQ、、。
データ線の電圧の差を大キ<シた後、比較的大ぎなコン
ダクタンスのMO8I”ETQ、、。
Q 、pをオンさせて、その増幅動作を速くする。この
ように2段階に分け(センスアンプSAの増幅動作を行
なわせることによって、相補データ線のハイレベル側の
落込みを防止しつつ、高速読出し。
ように2段階に分け(センスアンプSAの増幅動作を行
なわせることによって、相補データ線のハイレベル側の
落込みを防止しつつ、高速読出し。
を行なうことかできろ。
行デコーダ↓も−1) 0 )tは、その1回路分(ワ
ード線8本分)か代表として示されており、例えは、ア
ドレス信号a、〜a7を受けるnチャンネルMo5FE
TQ*2〜Q16分よぴpチャンネルM(JSF E
T Q−7〜Q41 テJ7を成−#t1.f、ニーC
M OS In構成のNAND回路で、上記8本分のワ
ード線選択信号が形成される。このNANI)回路の出
力は、CMOSインバータIVIで反転され、カットM
USFETQ4□〜QAaを通して、MO8F’ETQ
、。
ード線8本分)か代表として示されており、例えは、ア
ドレス信号a、〜a7を受けるnチャンネルMo5FE
TQ*2〜Q16分よぴpチャンネルM(JSF E
T Q−7〜Q41 テJ7を成−#t1.f、ニーC
M OS In構成のNAND回路で、上記8本分のワ
ード線選択信号が形成される。このNANI)回路の出
力は、CMOSインバータIVIで反転され、カットM
USFETQ4□〜QAaを通して、MO8F’ETQ
、。
〜Q57のゲートに供給される。
また、アドレス信号a。、a、、a2で形成されたテコ
ード信云と、制御信号φ8との組合せで形成さねた8通
りのワード線選択制御信号φxo〜φ8□が上記Mo5
FE’l”Q、。〜Q57を介して各ワード線に伝えら
れるようにさitている。
ード信云と、制御信号φ8との組合せで形成さねた8通
りのワード線選択制御信号φxo〜φ8□が上記Mo5
FE’l”Q、。〜Q57を介して各ワード線に伝えら
れるようにさitている。
また、各ワード線と接地型1位との間には、MUsF’
B’l”Q、〜Q、。が設けらね、そのゲートに前記N
AND回路の出力が印加されることにより、非選択のワ
ード線を接地電位に固定させる。
B’l”Q、〜Q、。が設けらね、そのゲートに前記N
AND回路の出力が印加されることにより、非選択のワ
ード線を接地電位に固定させる。
さらに、上記各ワード線には、リセット用のMOS F
E T Q An ” Q uが設けられており、リ
セットパルスφいを受け℃、これらのM OS F E
TQ、o−Q、l□かオンされることによって、選択さ
れたワード線が接地レベルにリセットされるようにされ
ている。
E T Q An ” Q uが設けられており、リ
セットパルスφいを受け℃、これらのM OS F E
TQ、o−Q、l□かオンされることによって、選択さ
れたワード線が接地レベルにリセットされるようにされ
ている。
カラムスイッチC=8Wは、代表とし、(示Ffiでい
るM OS F Iシミ’ Q?+ 、Qヮ、のよ5K
、相補データD、 L)を、コモンI10線01J、
CDに選択的に結合させる。
るM OS F Iシミ’ Q?+ 、Qヮ、のよ5K
、相補データD、 L)を、コモンI10線01J、
CDに選択的に結合させる。
第2図ではコモンI10線CD、CDがそれぞれ一本の
線で表わされているが、具体的には築3図のようVC,
各コモン11線がそれぞれ対をなして形成され、片側に
結局10本のI10線が設けられる。そして、メモリブ
ロックMB内の各列の相補データ線り、 Dが、対応す
るコモン110線CD、CDに結合される。ただし、メ
モリブロックMBが4列構成にされ又いる場合には、5
対のコモン1.10想OD、CDのうち1対はデータ線
1)、D接続されないことになる。
線で表わされているが、具体的には築3図のようVC,
各コモン11線がそれぞれ対をなして形成され、片側に
結局10本のI10線が設けられる。そして、メモリブ
ロックMB内の各列の相補データ線り、 Dが、対応す
るコモン110線CD、CDに結合される。ただし、メ
モリブロックMBが4列構成にされ又いる場合には、5
対のコモン1.10想OD、CDのうち1対はデータ線
1)、D接続されないことになる。
同一のメモリブロックMB内のカラムスイッチ0−8W
を構成するスイッチMO8FETQ、、。
を構成するスイッチMO8FETQ、、。
Q、2.・・・のゲートには、同一の列アドレスデコー
ダ0−DOBからの選択信号が供給さtし、同時にオン
、オフ制御される。
ダ0−DOBからの選択信号が供給さtし、同時にオン
、オフ制御される。
列アドレスデコーダO−D O)Lは、特に制限されな
いが、内部アドレス信号a、〜a8.を入力信号とする
NAND回1烙G、と、このN A N ]、)回路G
、の出力信号と、前記コントロール回路OTLからの制
御信号φ、5(またはφ5.R)とを入力信号とするN
OR回路G2 、 G2’とから構成されている。
いが、内部アドレス信号a、〜a8.を入力信号とする
NAND回1烙G、と、このN A N ]、)回路G
、の出力信号と、前記コントロール回路OTLからの制
御信号φ、5(またはφ5.R)とを入力信号とするN
OR回路G2 、 G2’とから構成されている。
上記N A N’ D回路G1は、内部アドレス信号a
8〜a1、をゲー トに受けるpチャンネルM、08F
ET Q 81〜Q g−とnチャンネA/ M U
8 F E TQ117〜Q92とにより”C0MO8
回路に構成されており、アドレス信号a8〜a1、かす
べてハイレベルにされたとぎ、選択信号(ロウレベル)
を形成する。
8〜a1、をゲー トに受けるpチャンネルM、08F
ET Q 81〜Q g−とnチャンネA/ M U
8 F E TQ117〜Q92とにより”C0MO8
回路に構成されており、アドレス信号a8〜a1、かす
べてハイレベルにされたとぎ、選択信号(ロウレベル)
を形成する。
また、上記NOOR回路2は電源′電圧V と出C
カノードとの間に直列接続され、それぞれゲートに制御
信号φ、L(またはφ、R)と上記NANI)回路G1
の出力を受けるようにされたpチャンネルM OS
P’ E T Qas 、Qa4と、出力ノードと回路
の接地点との間に並列に接続され、Q9qI QO4と
同じ信号をゲートに受けるようにされたpチヤンネルM
OS F E T Qas 、Q、onとによって0
M08回路に構成され又いる。このrり0K回路G2は
、制御信号φyLとNAND回路出力か共にロウレベル
のトキに出力がハイレベルになって、出力ノードに接続
された4対のカラムスイッチM OS F E TQQ
10G77.・・・を同時にオンさせる。
信号φ、L(またはφ、R)と上記NANI)回路G1
の出力を受けるようにされたpチャンネルM OS
P’ E T Qas 、Qa4と、出力ノードと回路
の接地点との間に並列に接続され、Q9qI QO4と
同じ信号をゲートに受けるようにされたpチヤンネルM
OS F E T Qas 、Q、onとによって0
M08回路に構成され又いる。このrり0K回路G2は
、制御信号φyLとNAND回路出力か共にロウレベル
のトキに出力がハイレベルになって、出力ノードに接続
された4対のカラムスイッチM OS F E TQQ
10G77.・・・を同時にオンさせる。
上記NAND回路G、には、上記Non4回路G。
と全く同じ構成のNot(回路02′が接続されている
。ただし、N(JR回路a2′の出力ノードには、5対
のカラムスイッチMO5FETが接続され、同時にオン
、オフされるようにされている。
。ただし、N(JR回路a2′の出力ノードには、5対
のカラムスイッチMO5FETが接続され、同時にオン
、オフされるようにされている。
カラムスイッチ0−8 Wにょっ又相補データ線り、
Dに接続されるコモンI10線CD、百〒間には、プ
リチャージMO8FETQ4nがそれぞれ設けられてい
る。
Dに接続されるコモンI10線CD、百〒間には、プ
リチャージMO8FETQ4nがそれぞれ設けられてい
る。
このコモン1/U線OD、 01)には、前記センスア
ンプSAと略同様な回路構成のメインアンプMAが接続
される。また、コモンl 10線CD。
ンプSAと略同様な回路構成のメインアンプMAが接続
される。また、コモンl 10線CD。
CDには、入力バッファDIBの出力ノードが接続され
、制御信号φrwによって入カバソファDIBが動作さ
れると、そのとき外部端子IJo−D8に供給さハてい
る入力データ信号がコモン110線01)、CDに送出
さ4.る。そして、列アドレスデコーダ0−L)ORに
よってオンされているカラムスイッチ(j−8Wを通っ
て、相補データ線り、1)に供給される。
、制御信号φrwによって入カバソファDIBが動作さ
れると、そのとき外部端子IJo−D8に供給さハてい
る入力データ信号がコモン110線01)、CDに送出
さ4.る。そして、列アドレスデコーダ0−L)ORに
よってオンされているカラムスイッチ(j−8Wを通っ
て、相補データ線り、1)に供給される。
なお、図示しないか、十記コモンI10線01J。
CD以外の他の4対のコモンilO線にも、上記と同様
にメインアンプMAと入力バッファDiBおよび出力バ
ッファ1)UBがそれぞれ接続される。
にメインアンプMAと入力バッファDiBおよび出力バ
ッファ1)UBがそれぞれ接続される。
以上説明したようにこの実施例の回路においては、メモ
リアレイが複数個のメモリブロックによって構成され、
互いに平行に配設された複数対のコモン1/U線に対し
、メモリブロック内の各列のデータ線がカラムスイッチ
を介して接続され、コモン1/線には各々メインアンプ
が接続さ第1又おり、左右一対のメモリブロックに属す
るカラムスイッチが同一の列アドレステコーダによって
同時にオン、オフされて、9ビツトのデータが同時に読
み出さね、あるいは書き込まれるようにされている。そ
のため、第1図のようなマット構成方式のメモリに比べ
て、I10線の負荷容量を小さくし、かつバランスよく
設計することが可能となる。そのため、データ読出し、
書込み速)Wが重速化され、アクセス時間を短縮できる
とともに、I10線の駆動パワーを小さくすることがで
き、消費電力を減らすことかできる。
リアレイが複数個のメモリブロックによって構成され、
互いに平行に配設された複数対のコモン1/U線に対し
、メモリブロック内の各列のデータ線がカラムスイッチ
を介して接続され、コモン1/線には各々メインアンプ
が接続さ第1又おり、左右一対のメモリブロックに属す
るカラムスイッチが同一の列アドレステコーダによって
同時にオン、オフされて、9ビツトのデータが同時に読
み出さね、あるいは書き込まれるようにされている。そ
のため、第1図のようなマット構成方式のメモリに比べ
て、I10線の負荷容量を小さくし、かつバランスよく
設計することが可能となる。そのため、データ読出し、
書込み速)Wが重速化され、アクセス時間を短縮できる
とともに、I10線の駆動パワーを小さくすることがで
き、消費電力を減らすことかできる。
さらに、本発明によれは、×9ビットのような奇数ビ・
ノド構成のメモリを、メモリエリアに何ら無駄なエリア
を生じさせることなくレイアウトを行なうことができる
。また、複数個(実施例では9個)のカラムスイッチに
対1−でデコーダを共通にしているので、レイアウトが
容易であり、しかもチップサイズを減少させることかで
きる。
ノド構成のメモリを、メモリエリアに何ら無駄なエリア
を生じさせることなくレイアウトを行なうことができる
。また、複数個(実施例では9個)のカラムスイッチに
対1−でデコーダを共通にしているので、レイアウトが
容易であり、しかもチップサイズを減少させることかで
きる。
なか、上記実施例では、×9ビット・構成のダイナミッ
クRAMに適用した場合について説明したが、この発明
は、×8ビットのような偶数ビット構成の1(、AMに
も適用することができる。また、×9ビットのみでなく
他の奇数ビット構成のメモりにも容易に適用することが
できる。更にこの発明は、ダイナミックl(、AMのみ
でなく、スタティツクl−LAMや)LOM(リード・
オンリ・メモリ)にも応用できるものである。
クRAMに適用した場合について説明したが、この発明
は、×8ビットのような偶数ビット構成の1(、AMに
も適用することができる。また、×9ビットのみでなく
他の奇数ビット構成のメモりにも容易に適用することが
できる。更にこの発明は、ダイナミックl(、AMのみ
でなく、スタティツクl−LAMや)LOM(リード・
オンリ・メモリ)にも応用できるものである。
また、実施例の回路では、カラムデコーダの両側に4列
構成のメモリブロックと5列構成のメモリブロックを配
設して、両者から合せて9ビツトのデータを同時に読出
すように構成されているが、カラムデコーダの一方の側
にのみ9列構成のメモリブロックを配設するようにして
もよい。更に、実施例の回路のように、メモリアレイを
左右2つに分割して設ける必要もない。
構成のメモリブロックと5列構成のメモリブロックを配
設して、両者から合せて9ビツトのデータを同時に読出
すように構成されているが、カラムデコーダの一方の側
にのみ9列構成のメモリブロックを配設するようにして
もよい。更に、実施例の回路のように、メモリアレイを
左右2つに分割して設ける必要もない。
第1図は従来のメモリにおけるメモリアレイの構成方式
の一例を示す構成説明図、 第2図は本発明に係る半導体記憶装置の一実施例を示す
ブロック構成図、 第3図はその要部の回路の具体例を示す回路構成図であ
る。 M−ARYL、M−、A)LYR・・メモリアレイ、M
B・・メモリブロック、R−I)CkL・・・行アドレ
スデコーダ、C−DOR・・・列アドレスデコーダ、C
−8W・・カラムスイッチ、CL)、CD・・・コモン
データ@(コモン110線)、SA・・センスアンプ、
MA・・・メインアンプ、CTL・・コントロール回路
、IOB・・・入出力バノファ回路。
の一例を示す構成説明図、 第2図は本発明に係る半導体記憶装置の一実施例を示す
ブロック構成図、 第3図はその要部の回路の具体例を示す回路構成図であ
る。 M−ARYL、M−、A)LYR・・メモリアレイ、M
B・・メモリブロック、R−I)CkL・・・行アドレ
スデコーダ、C−DOR・・・列アドレスデコーダ、C
−8W・・カラムスイッチ、CL)、CD・・・コモン
データ@(コモン110線)、SA・・センスアンプ、
MA・・・メインアンプ、CTL・・コントロール回路
、IOB・・・入出力バノファ回路。
Claims (1)
- 1、複数個のメモリセルかマトリックス状に配設されて
なる複数個のメモリブロックによってメモリアレイか構
成され、互いに平行に配設された複数本のコモンチー
夕線を有し、このコモンデータ線に対し上記各メモリブ
ロック内の各列または行のデータ線がスイッチを介して
接続され、少なくとも同一のメモリブロックに属する上
記スイッチが同一のデコーダによって同時にオン、オフ
されて、複数ビットのデータが同時に読み出され、ある
いは書き込まわるようにされてなることを特徴とする半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58005911A JPS59132489A (ja) | 1983-01-19 | 1983-01-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58005911A JPS59132489A (ja) | 1983-01-19 | 1983-01-19 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59132489A true JPS59132489A (ja) | 1984-07-30 |
Family
ID=11624077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58005911A Pending JPS59132489A (ja) | 1983-01-19 | 1983-01-19 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59132489A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60170091A (ja) * | 1984-02-13 | 1985-09-03 | Toshiba Corp | センス回路 |
JPH0210593A (ja) * | 1988-02-26 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | メモリ用センス・アンプ及びデータ読出し方法 |
JPH02137190A (ja) * | 1988-11-17 | 1990-05-25 | Hitachi Ltd | 半導体記憶装置 |
JPH04153986A (ja) * | 1990-10-15 | 1992-05-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
-
1983
- 1983-01-19 JP JP58005911A patent/JPS59132489A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60170091A (ja) * | 1984-02-13 | 1985-09-03 | Toshiba Corp | センス回路 |
JPH0513360B2 (ja) * | 1984-02-13 | 1993-02-22 | Tokyo Shibaura Electric Co | |
JPH0210593A (ja) * | 1988-02-26 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | メモリ用センス・アンプ及びデータ読出し方法 |
JPH02137190A (ja) * | 1988-11-17 | 1990-05-25 | Hitachi Ltd | 半導体記憶装置 |
JPH04153986A (ja) * | 1990-10-15 | 1992-05-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
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