JPH1069774A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1069774A JPH1069774A JP8229092A JP22909296A JPH1069774A JP H1069774 A JPH1069774 A JP H1069774A JP 8229092 A JP8229092 A JP 8229092A JP 22909296 A JP22909296 A JP 22909296A JP H1069774 A JPH1069774 A JP H1069774A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output circuits
- memory block
- memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】リード・ライトバスの領域を半減すると共に、
リード・ライトバスの長さを短かくし、高速化をはか
る。 【解決手段】能動回路領域ACAを挟んで相対向するメ
モリブロックMB1・MB3a間、MB2a・MB4間
の対応するビットの入出力回路の配置位置を互いに異な
るようにする。相対向するメモリブロックの対応するビ
ットの入出力間を能動回路領域ACAの回路ブロックC
D間の空き領域を横切って接続し、かつメモリブロック
MB1・MB2a間、MB3a・MB4間を2本ずつで
接続する同一長さのリード・ライトバスRWB1〜RW
B4を配置形成する。
リード・ライトバスの長さを短かくし、高速化をはか
る。 【解決手段】能動回路領域ACAを挟んで相対向するメ
モリブロックMB1・MB3a間、MB2a・MB4間
の対応するビットの入出力回路の配置位置を互いに異な
るようにする。相対向するメモリブロックの対応するビ
ットの入出力間を能動回路領域ACAの回路ブロックC
D間の空き領域を横切って接続し、かつメモリブロック
MB1・MB2a間、MB3a・MB4間を2本ずつで
接続する同一長さのリード・ライトバスRWB1〜RW
B4を配置形成する。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に各種の回路ブロックを含む能動回路領域を挟ん
で複数の入出力回路をそれぞれ備えた複数のメモリブロ
ックが配置された構成の半導体記憶装置に関する。
し、特に各種の回路ブロックを含む能動回路領域を挟ん
で複数の入出力回路をそれぞれ備えた複数のメモリブロ
ックが配置された構成の半導体記憶装置に関する。
【0002】
【従来の技術】1つ又は複数のメモリプレートに対し複
数ビットの書込み用のデータ及び読出しデータ(以下こ
れらを単にデータ、又は入出力データという)を並列に
入出力する複数の入出力回路を備えたメモリブロックを
複数備えた半導体記憶装置においては、これら複数のメ
モリブロックのブロック指定制御やアドレス指定制御、
データ入出力制御等を行う複数の回路ブロックを含む能
動回路領域を挟んで、これら複数のメモリブロックが線
対称に配置される構成が一般的である。
数ビットの書込み用のデータ及び読出しデータ(以下こ
れらを単にデータ、又は入出力データという)を並列に
入出力する複数の入出力回路を備えたメモリブロックを
複数備えた半導体記憶装置においては、これら複数のメ
モリブロックのブロック指定制御やアドレス指定制御、
データ入出力制御等を行う複数の回路ブロックを含む能
動回路領域を挟んで、これら複数のメモリブロックが線
対称に配置される構成が一般的である。
【0003】このような従来の半導体記憶装置の一例を
図4に示す。
図4に示す。
【0004】この半導体記憶装置は、1つ(複数個又は
複数に分割されていてもよい)のメモリプレート(MP
1〜MP4のうちの1つ)に対し4ビットのデータを並
列に入出力する4つの入出力回路(IO11〜IO1
4,IO21〜IO24,IO31〜IO34,IO4
1〜IO44のうちの1組)をそれぞれ含む4つのメモ
リブロックMB1〜MB4と、これらメモリブロックM
B1〜MB4のブロック指定制御,アドレス指定制御、
データ入出力制御等を行う複数の回路ブロックCBを含
む能動回路領域ACAと、メモリブロックMB1〜MB
4に対する入出力データを伝達し所定の入出力電極(図
示省略)を介して外部回路との間で入出力するリード・
ライトバスRWB11〜RWB14,RWB21〜RW
B24とを備え、能動回路領域ACAを挟んで、その一
方の側にメモリブロックMB1,MB2、他方の側にメ
モリブロックMB3,MB4が配置され、また、メモリ
ブロックMB1,MB2と能動回路領域ACAとの間に
は、メモリブロックMB1,MB2の互いに対応する入
出力回路と接続するリード・ライトバスRWB11〜R
WB14が、メモリブロックMB3,MB4と能動回路
領域ACAとの間には、メモリブロックMB3,MB4
の互いに対応する入出力回路と接続するリード・ライト
バスRWB21〜RWB24がそれぞれ配置された構成
となっている。
複数に分割されていてもよい)のメモリプレート(MP
1〜MP4のうちの1つ)に対し4ビットのデータを並
列に入出力する4つの入出力回路(IO11〜IO1
4,IO21〜IO24,IO31〜IO34,IO4
1〜IO44のうちの1組)をそれぞれ含む4つのメモ
リブロックMB1〜MB4と、これらメモリブロックM
B1〜MB4のブロック指定制御,アドレス指定制御、
データ入出力制御等を行う複数の回路ブロックCBを含
む能動回路領域ACAと、メモリブロックMB1〜MB
4に対する入出力データを伝達し所定の入出力電極(図
示省略)を介して外部回路との間で入出力するリード・
ライトバスRWB11〜RWB14,RWB21〜RW
B24とを備え、能動回路領域ACAを挟んで、その一
方の側にメモリブロックMB1,MB2、他方の側にメ
モリブロックMB3,MB4が配置され、また、メモリ
ブロックMB1,MB2と能動回路領域ACAとの間に
は、メモリブロックMB1,MB2の互いに対応する入
出力回路と接続するリード・ライトバスRWB11〜R
WB14が、メモリブロックMB3,MB4と能動回路
領域ACAとの間には、メモリブロックMB3,MB4
の互いに対応する入出力回路と接続するリード・ライト
バスRWB21〜RWB24がそれぞれ配置された構成
となっている。
【0005】なお、メモリブロックMB1〜MB4の互
いに対応する入出力回路、例えばIO11,IO21,
IO31,IO41の入出力データは、これらデータを
伝達するリード・ライトバスRWB11,RWB21を
介し、かつ例えば能動回路領域ACAの所定の位置に設
けられた1つの入出力電極を介して、外部回路との間で
入出力される。すなわち、並列に入出力される4ビット
のデータに1番から4番の番号を付したとすると、メモ
リブロックMB1〜MB4の互いに対応する入出力回路
を介して入出力されるデータは並列に入出力される4ビ
ットのデータのうちの同一番号のデータとして扱われ
る。
いに対応する入出力回路、例えばIO11,IO21,
IO31,IO41の入出力データは、これらデータを
伝達するリード・ライトバスRWB11,RWB21を
介し、かつ例えば能動回路領域ACAの所定の位置に設
けられた1つの入出力電極を介して、外部回路との間で
入出力される。すなわち、並列に入出力される4ビット
のデータに1番から4番の番号を付したとすると、メモ
リブロックMB1〜MB4の互いに対応する入出力回路
を介して入出力されるデータは並列に入出力される4ビ
ットのデータのうちの同一番号のデータとして扱われ
る。
【0006】また、この半導体記憶装置では、設計や評
価等の容易さから、メモリブロックMB1〜MB4それ
ぞれの入出力回路の配置位置に、一方の端から他方の端
にかけて順次1番から4番の番号を付したとすると、メ
モリブロックMB1〜MB4それぞれの各入出力回路の
配置位置には、同一番号のデータを入出力する入出力回
路が配置され(すなわち、1番の入出力回路の配置位置
には入出力回路IO11,IO21,IO31,IO4
1が配置される、というように)、また、前述したよう
に、能動駆動回路ACAとメモリブロックMB1,MB
2との間には、同一番号の入出力データそれぞれを伝達
する4本のリード・ライトバスRWB11〜RWB14
が、メモリブロックMB1,MB2の互いに対応する入
出力回路と接続し並行して配置され、能動回路領域AC
AとメモリブロックMB3,MB4との間には、同一番
号の入出力データそれぞれを伝達する4本のリード・ラ
イトバスRWB21〜RWB24が、メモリブロックM
B3,MB4の互いに対応する入出力回路と接続し並行
して配置されている。
価等の容易さから、メモリブロックMB1〜MB4それ
ぞれの入出力回路の配置位置に、一方の端から他方の端
にかけて順次1番から4番の番号を付したとすると、メ
モリブロックMB1〜MB4それぞれの各入出力回路の
配置位置には、同一番号のデータを入出力する入出力回
路が配置され(すなわち、1番の入出力回路の配置位置
には入出力回路IO11,IO21,IO31,IO4
1が配置される、というように)、また、前述したよう
に、能動駆動回路ACAとメモリブロックMB1,MB
2との間には、同一番号の入出力データそれぞれを伝達
する4本のリード・ライトバスRWB11〜RWB14
が、メモリブロックMB1,MB2の互いに対応する入
出力回路と接続し並行して配置され、能動回路領域AC
AとメモリブロックMB3,MB4との間には、同一番
号の入出力データそれぞれを伝達する4本のリード・ラ
イトバスRWB21〜RWB24が、メモリブロックM
B3,MB4の互いに対応する入出力回路と接続し並行
して配置されている。
【0007】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、能動回路領域ACAとメモリブロックMB
1,MB2との間、及び能動回路領域ACAとメモリブ
ロックMB3,MB4との間それぞれに、並列に入出力
されるデータのビット数と同一数のリード・ライトバス
RWB11〜RWB14,RWB21〜RWB24が並
行して配置され、これらリード・ライトバスのうちの互
いに対応する番号のものは同一の入出力電極を介して外
部回路との間でデータの入出力を行う構成となっている
ので、これらリード・ライトバスそれぞれの全長が長く
なり、その寄生容量が増大して動作の高速化をはかるこ
とができないという問題点と、リード・ライトバスの領
域が増大してチップ面積が大きくなるという問題点があ
った。
装置では、能動回路領域ACAとメモリブロックMB
1,MB2との間、及び能動回路領域ACAとメモリブ
ロックMB3,MB4との間それぞれに、並列に入出力
されるデータのビット数と同一数のリード・ライトバス
RWB11〜RWB14,RWB21〜RWB24が並
行して配置され、これらリード・ライトバスのうちの互
いに対応する番号のものは同一の入出力電極を介して外
部回路との間でデータの入出力を行う構成となっている
ので、これらリード・ライトバスそれぞれの全長が長く
なり、その寄生容量が増大して動作の高速化をはかるこ
とができないという問題点と、リード・ライトバスの領
域が増大してチップ面積が大きくなるという問題点があ
った。
【0008】また、単に、リード・ライトバスを一方の
側だけとし、能動回路領域を挟んで相対向するメモリブ
ロックの対応する入出力回路を、能動回路領域を横切っ
て互いに接続するようにすると、リード・ライトバスの
領域は半減し各リード・ライトバスの全長も短かくなる
が、対応する入出力回路を互いに接続する配線が能動回
路領域を横切る位置には回路ブロックがあるので、その
回路ブロックの外側を迂回する必要があり、その分リー
ド・ライトバスの全長が長くなると共に、リード・ライ
トバスが配置されている側とは異なる側にも迂回のため
の配線領域が必要となってリード・ライトバスの領域が
増大することになる。
側だけとし、能動回路領域を挟んで相対向するメモリブ
ロックの対応する入出力回路を、能動回路領域を横切っ
て互いに接続するようにすると、リード・ライトバスの
領域は半減し各リード・ライトバスの全長も短かくなる
が、対応する入出力回路を互いに接続する配線が能動回
路領域を横切る位置には回路ブロックがあるので、その
回路ブロックの外側を迂回する必要があり、その分リー
ド・ライトバスの全長が長くなると共に、リード・ライ
トバスが配置されている側とは異なる側にも迂回のため
の配線領域が必要となってリード・ライトバスの領域が
増大することになる。
【0009】本発明の目的は、リード・ライトバスの領
域を半減すると共にリード・ライトバスそれぞれの全長
を短かくして動作の高速化をはかることができる半導体
記憶装置を提供することにある。
域を半減すると共にリード・ライトバスそれぞれの全長
を短かくして動作の高速化をはかることができる半導体
記憶装置を提供することにある。
【0010】
【課題を解決するための手段】本発明の半導体記憶装置
は、少なくとも1つの第1のメモリプレート、及びこの
第1のメモリプレートに対し複数ビットのデータを並列
に入出力する複数の第1の入出力回路を備えた第1のメ
モリブロックと、少なくとも1つの第2のメモリプレー
ト、及びこの第1のメモリプレートに対し複数ビットの
データを並列に入出力しかつ前記複数の第1の入出力回
路と相対向して設けられた複数の第2の入出力回路を備
えた第2のメモリブロックと、前記第1及び第2のメモ
リブロックの間に配置されこれら第1,第2のメモリブ
ロックの各種制御を行う複数の回路ブロックを備えた能
動回路領域と、この能動回路領域と前記第1及び第2の
メモリブロックとの間に配置されこれら第1,第2のメ
モリブロックの複数の入出力回路と接続してこれら第
1,第2のメモリブロックに対する前記複数ビットのデ
ータを伝達する複数のリード・ライトバスとを有する半
導体記憶装置であって、前記第1及び第2のメモリブロ
ックそれぞれの複数の入出力回路の配置位置を、前記複
数ビットのデータのうちの対応するビットを入出力する
入出力回路が互いに異なるように配置し、前記第1及び
第2のメモリブロックの複数の入出力回路の対応するビ
ットを入出力する入出力回路間を、前記能動回路領域の
回路ブロック間の空き領域を横切って接続しかつ互いに
同一の長さになるように前記リード・ライトバスを配置
するようにして構成される。また、第1及び第2のメモ
リブロックそれぞれの複数の入出力回路の配置位置を、
複数ビットのデータのうちの対応するビットを入出力す
る入出力回路の少なくとも2つずつが入れ換えられるよ
うに配置して構成される。
は、少なくとも1つの第1のメモリプレート、及びこの
第1のメモリプレートに対し複数ビットのデータを並列
に入出力する複数の第1の入出力回路を備えた第1のメ
モリブロックと、少なくとも1つの第2のメモリプレー
ト、及びこの第1のメモリプレートに対し複数ビットの
データを並列に入出力しかつ前記複数の第1の入出力回
路と相対向して設けられた複数の第2の入出力回路を備
えた第2のメモリブロックと、前記第1及び第2のメモ
リブロックの間に配置されこれら第1,第2のメモリブ
ロックの各種制御を行う複数の回路ブロックを備えた能
動回路領域と、この能動回路領域と前記第1及び第2の
メモリブロックとの間に配置されこれら第1,第2のメ
モリブロックの複数の入出力回路と接続してこれら第
1,第2のメモリブロックに対する前記複数ビットのデ
ータを伝達する複数のリード・ライトバスとを有する半
導体記憶装置であって、前記第1及び第2のメモリブロ
ックそれぞれの複数の入出力回路の配置位置を、前記複
数ビットのデータのうちの対応するビットを入出力する
入出力回路が互いに異なるように配置し、前記第1及び
第2のメモリブロックの複数の入出力回路の対応するビ
ットを入出力する入出力回路間を、前記能動回路領域の
回路ブロック間の空き領域を横切って接続しかつ互いに
同一の長さになるように前記リード・ライトバスを配置
するようにして構成される。また、第1及び第2のメモ
リブロックそれぞれの複数の入出力回路の配置位置を、
複数ビットのデータのうちの対応するビットを入出力す
る入出力回路の少なくとも2つずつが入れ換えられるよ
うに配置して構成される。
【0011】また、第1のメモリブロック側に、第3の
メモリプレート及び複数の第3の入出力回路を備えた第
3のメモリブロックが配置され、第2のメモリブロック
側に、第4のメモリプレート及び複数の第4の入出力回
路を備え、これら第4の入出力回路が能動回路領域を挟
んで相対向する第4のメモリブロックが配置され、前記
第1のメモリブロックの複数の入出力回路のうちの前記
第2のメモリブロックの対応するビットの入出力回路に
対し前記第3のメモリブロック寄りに配置された半数の
入出力回路と前記第3のメモリブロックの複数の入出力
のうちの対応するビットの入出力回路とを前記第1のメ
モリブロック寄りで接続し、前記第2のメモリブロック
の複数の入出力回路のうちの前記第1のメモリブロック
の対応するビットの入出力回路に対し前記第4のメモリ
ブロック寄りに配置された半数の入出力回路と前記第4
の複数の入出力回路のうちの対応するビットの入出力回
路とを前記第2のメモリ寄りで接続し、前記第3及び第
4のメモリブロックの複数の入出力回路間を、前記第1
及び第2のメモリブロックの複数の入出力間の接続と同
様に接続するように複数のリード・ライトバスを配置し
て構成され、更に、第1のメモリブロックの複数の入出
力回路のうちの半数の入出力回路の更にその半数は第3
のメモリブロックの対応する入出力回路と接続し残りの
半数の入出力回路は能動回路領域の回路ブロック間の空
き領域を横切って第4のメモリブロックの対応する入出
力回路と接続し、第2のメモリブロックの複数の入出力
回路のうちの半数の入出力回路の更にその半数は前記第
4のメモリブロックの対応する入出力回路と接続し残り
の半数の入出力回路は前記能動回路領域の回路ブロック
間の空き領域を横切って前記第3のメモリブロックの対
応する入出力回路と接続するように複数のリード・ライ
トバスを配置して構成される。
メモリプレート及び複数の第3の入出力回路を備えた第
3のメモリブロックが配置され、第2のメモリブロック
側に、第4のメモリプレート及び複数の第4の入出力回
路を備え、これら第4の入出力回路が能動回路領域を挟
んで相対向する第4のメモリブロックが配置され、前記
第1のメモリブロックの複数の入出力回路のうちの前記
第2のメモリブロックの対応するビットの入出力回路に
対し前記第3のメモリブロック寄りに配置された半数の
入出力回路と前記第3のメモリブロックの複数の入出力
のうちの対応するビットの入出力回路とを前記第1のメ
モリブロック寄りで接続し、前記第2のメモリブロック
の複数の入出力回路のうちの前記第1のメモリブロック
の対応するビットの入出力回路に対し前記第4のメモリ
ブロック寄りに配置された半数の入出力回路と前記第4
の複数の入出力回路のうちの対応するビットの入出力回
路とを前記第2のメモリ寄りで接続し、前記第3及び第
4のメモリブロックの複数の入出力回路間を、前記第1
及び第2のメモリブロックの複数の入出力間の接続と同
様に接続するように複数のリード・ライトバスを配置し
て構成され、更に、第1のメモリブロックの複数の入出
力回路のうちの半数の入出力回路の更にその半数は第3
のメモリブロックの対応する入出力回路と接続し残りの
半数の入出力回路は能動回路領域の回路ブロック間の空
き領域を横切って第4のメモリブロックの対応する入出
力回路と接続し、第2のメモリブロックの複数の入出力
回路のうちの半数の入出力回路の更にその半数は前記第
4のメモリブロックの対応する入出力回路と接続し残り
の半数の入出力回路は前記能動回路領域の回路ブロック
間の空き領域を横切って前記第3のメモリブロックの対
応する入出力回路と接続するように複数のリード・ライ
トバスを配置して構成される。
【0012】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【0013】図1は本発明の第1の実施の形態を示すレ
イアウト図である。
イアウト図である。
【0014】この第1の実施の形態が図4に示された従
来の半導体記憶装置と相違する点は、能動回路ブロック
ACAを挟んで相対向するメモリブロックMB1の入出
力回路IO11〜IO14の配置位置及びメモリブロッ
クMB3の入出力回路IO31〜IO34の配置位置
を、メモリブロックMB3側の入出力回路IO31とI
O32とを入れ換え、IO33とIO34とを入れ換え
て、並列に入出力する4ビットの入出力データのうちの
対応するビットを入出力する入出力回路の配置位置が互
いに異なるようにしてメモリブロックMB3をMB3a
とし、これらメモリブロックMB1,MB3aの入出力
回路のうちの対応するビットを入出力する入出力回路間
を、能動回路領域ACAの回路ブロック間の開き領域を
横切って接続し、メモリブロックMB2,MB4それぞ
れの入出力回路の配置位置を、メモリブロックMB2側
の入出力回路IO21とIO22とを入れ換え、IO2
3とIO24とを入れ換えて、並列に入出力する4ビッ
トの入出力データのうちの対応するビットを入出力する
入出力回路の配置位置が互いに異なるようにしてメモリ
ブロックMB2をMB2aとし、これらメモリブロック
MB2a,MB4の対応するビットを入出力する入出力
回路間を、能動回路領域ACAの回路ブロック間の空き
領域を横切って接続し、かつ、メモリブロックMB1の
入出力回路IO11〜IO14のうちのメモリブロック
MB3aの対応するビットの入出力回路に対しメモリブ
ロックMB2a寄りに配置された半数の入出力回路IO
12,IO14とメモリブロックMB2aの入出力回路
IO21〜IO24のうちの対応するビットの入出力回
路IO22,IO24とをメモリブロックMB1寄りで
対応接続し、メモリブロックMB3aの入出力回路IO
31〜IO34のうちのメモリブロックMB1の対応す
るビットの入出力回路に対しメモリブロックMB4寄り
に配置され半数の入出力回路IO31,IO33とメモ
リブロックMB4の入出力回路IO41,IO43とを
メモリブロックMB3a寄りで対応接続し、更に、それ
ぞれの全長が同一となるようにしてリード・ライトバス
RWB11〜RWB14,RWB21〜RWB24に代
るリード・ライトバスRWB1〜RWB4を配置形成し
た点にある。
来の半導体記憶装置と相違する点は、能動回路ブロック
ACAを挟んで相対向するメモリブロックMB1の入出
力回路IO11〜IO14の配置位置及びメモリブロッ
クMB3の入出力回路IO31〜IO34の配置位置
を、メモリブロックMB3側の入出力回路IO31とI
O32とを入れ換え、IO33とIO34とを入れ換え
て、並列に入出力する4ビットの入出力データのうちの
対応するビットを入出力する入出力回路の配置位置が互
いに異なるようにしてメモリブロックMB3をMB3a
とし、これらメモリブロックMB1,MB3aの入出力
回路のうちの対応するビットを入出力する入出力回路間
を、能動回路領域ACAの回路ブロック間の開き領域を
横切って接続し、メモリブロックMB2,MB4それぞ
れの入出力回路の配置位置を、メモリブロックMB2側
の入出力回路IO21とIO22とを入れ換え、IO2
3とIO24とを入れ換えて、並列に入出力する4ビッ
トの入出力データのうちの対応するビットを入出力する
入出力回路の配置位置が互いに異なるようにしてメモリ
ブロックMB2をMB2aとし、これらメモリブロック
MB2a,MB4の対応するビットを入出力する入出力
回路間を、能動回路領域ACAの回路ブロック間の空き
領域を横切って接続し、かつ、メモリブロックMB1の
入出力回路IO11〜IO14のうちのメモリブロック
MB3aの対応するビットの入出力回路に対しメモリブ
ロックMB2a寄りに配置された半数の入出力回路IO
12,IO14とメモリブロックMB2aの入出力回路
IO21〜IO24のうちの対応するビットの入出力回
路IO22,IO24とをメモリブロックMB1寄りで
対応接続し、メモリブロックMB3aの入出力回路IO
31〜IO34のうちのメモリブロックMB1の対応す
るビットの入出力回路に対しメモリブロックMB4寄り
に配置され半数の入出力回路IO31,IO33とメモ
リブロックMB4の入出力回路IO41,IO43とを
メモリブロックMB3a寄りで対応接続し、更に、それ
ぞれの全長が同一となるようにしてリード・ライトバス
RWB11〜RWB14,RWB21〜RWB24に代
るリード・ライトバスRWB1〜RWB4を配置形成し
た点にある。
【0015】この第1の実施の形態では、4つのメモリ
ブロックMB1,MB2a,MB3a,MB4の対応す
るビットの入出力回路(例えばIO11,IO21,I
O31,IO41)を1本のリード・ライトバス(RW
B1)で、各メモリブロックの入出力回路の配置位置番
号が常に昇順となる方向に(すなわち後戻りすることな
く)順次接続することができるので、これらリード・ラ
イトバスRWB1〜RWB4それぞれ長さを短かくする
ことができ、従ってこれらリード・ライトバスの寄生容
量が小さくなって高速動作が可能となる。また、能動回
路領域ACAの両側に並行に走るリード・ライトバス
は、それぞれ2本ずつであるので、従来例に比べ、リー
ド・ライトバスの領域を半減することができ、その分チ
ップ面積を小さくすることができる。また、能動回路領
域ACAを横切るリード・ライトバスは、その回路ブロ
ック間の空き領域に容易に配置形成されるので、能動回
路領域ACAの面積が増大することは殆んどない。
ブロックMB1,MB2a,MB3a,MB4の対応す
るビットの入出力回路(例えばIO11,IO21,I
O31,IO41)を1本のリード・ライトバス(RW
B1)で、各メモリブロックの入出力回路の配置位置番
号が常に昇順となる方向に(すなわち後戻りすることな
く)順次接続することができるので、これらリード・ラ
イトバスRWB1〜RWB4それぞれ長さを短かくする
ことができ、従ってこれらリード・ライトバスの寄生容
量が小さくなって高速動作が可能となる。また、能動回
路領域ACAの両側に並行に走るリード・ライトバス
は、それぞれ2本ずつであるので、従来例に比べ、リー
ド・ライトバスの領域を半減することができ、その分チ
ップ面積を小さくすることができる。また、能動回路領
域ACAを横切るリード・ライトバスは、その回路ブロ
ック間の空き領域に容易に配置形成されるので、能動回
路領域ACAの面積が増大することは殆んどない。
【0016】図2は本発明の第2の実施の形態を示すレ
イアウト図である。
イアウト図である。
【0017】この第2の実施の形態が図1に示された第
1の実施の形態と相違している点は、能動回路領域AC
Aの左下のメモリブロックが、第1の実施の形態では従
来例と異っていたのに対し第2の実施の形態では従来例
と同一であり、右下のメモリブロックが、第1の実施の
形態では従来例と同一であるのに対し第2の実施の形態
では異っている点と、この相違点に伴い、リード・ライ
トバスの接続経路が相違している点である。
1の実施の形態と相違している点は、能動回路領域AC
Aの左下のメモリブロックが、第1の実施の形態では従
来例と異っていたのに対し第2の実施の形態では従来例
と同一であり、右下のメモリブロックが、第1の実施の
形態では従来例と同一であるのに対し第2の実施の形態
では異っている点と、この相違点に伴い、リード・ライ
トバスの接続経路が相違している点である。
【0018】この第2の実施の形態においては、1本の
リード・ライトバスが能動回路領域ACAを横切る回数
が第1の実施の形態より1回増え、その分全長が長くな
るが、従来例に比べると、第1の実施の形態と同様の効
果がある。
リード・ライトバスが能動回路領域ACAを横切る回数
が第1の実施の形態より1回増え、その分全長が長くな
るが、従来例に比べると、第1の実施の形態と同様の効
果がある。
【0019】図3は本発明の第3の実施の形態を示すレ
イアウト図である。
イアウト図である。
【0020】この第3の実施の形態は、メモリブロック
の入出力回路が8個、すなわち、並列に入出力されるデ
ータのビット数が8ビットである半導体記憶装置に本発
明を適用したものである。
の入出力回路が8個、すなわち、並列に入出力されるデ
ータのビット数が8ビットである半導体記憶装置に本発
明を適用したものである。
【0021】この第3の実施の形態では、2つずつの入
出力回路単位でその配置位置を入れ換えている。そし
て、入出力回路2つを1単位の入出力回路とみなすと、
リード・ライトバスの形成配置経路は、第1の実施の形
態と同一である。もちろん、1単位の2つの入出力回路
に対するリード・ライトバスは別々に形成・配置され
る。
出力回路単位でその配置位置を入れ換えている。そし
て、入出力回路2つを1単位の入出力回路とみなすと、
リード・ライトバスの形成配置経路は、第1の実施の形
態と同一である。もちろん、1単位の2つの入出力回路
に対するリード・ライトバスは別々に形成・配置され
る。
【0022】この第3の実施の形態においても、第1の
実施の形態と同様の効果があることは明白である。
実施の形態と同様の効果があることは明白である。
【0023】これら第1〜第3の実施の形態において
は、能動回路領域ACAの両側に2つずつのメモリブロ
ックが設けられた例について述べたが、能動回路領域A
CAの両側に、1つずつのメモリブロックを設けること
もできるし、また、3つずつ或はそれ以上のメモリブロ
ックを設けることもできる。1つずつの場合は、図1〜
図3における上側のメモリブロックのみとし、下側のメ
モリブロックと接続するリード・ライトバスを削除すれ
ばよい。また3つ以上の場合は、能動回路領域ACAを
挟んで相対向するメモリブロック間を接続するリード・
ライトバスは第1〜第3の実施の形態と同様に配置形成
すればよく、また上下のメモリブロック間のリード・ラ
イトバスも第1〜第3の実施の形態の接続関係をくり返
えせばよい。
は、能動回路領域ACAの両側に2つずつのメモリブロ
ックが設けられた例について述べたが、能動回路領域A
CAの両側に、1つずつのメモリブロックを設けること
もできるし、また、3つずつ或はそれ以上のメモリブロ
ックを設けることもできる。1つずつの場合は、図1〜
図3における上側のメモリブロックのみとし、下側のメ
モリブロックと接続するリード・ライトバスを削除すれ
ばよい。また3つ以上の場合は、能動回路領域ACAを
挟んで相対向するメモリブロック間を接続するリード・
ライトバスは第1〜第3の実施の形態と同様に配置形成
すればよく、また上下のメモリブロック間のリード・ラ
イトバスも第1〜第3の実施の形態の接続関係をくり返
えせばよい。
【0024】
【発明の効果】以上説明したように本発明は、能動回路
領域を挟んで相対向するメモリブロックの対応するビッ
トの入出力回路の配置位置を互いに異なるようにし、こ
れら相対向するメモリブロックの対応するビットの入出
力回路を、能動回路領域の回路ブロック間の空き領域を
横切って接続し、能動回路領域の両側に複数のメモリブ
ロックがあるときには、能動回路領域を挟んで相対向す
るメモリブロックの組の間を、能動回路領域の両側で並
列に入出力するデータのビット数(1つのメモリブロッ
クの入出力回路数)の半数ずつで接続し、かつ互いの長
さが同一になるように複数のリード・ライトバスそれぞ
れを配置形成する構成とすることにより、これらリード
・ライトバスそれぞれの全長を短かくすることができて
動作の高速化をはかることができ、かつリード・ライト
バスの領域を半減することができてチップ面積を小さく
することができる効果がある。
領域を挟んで相対向するメモリブロックの対応するビッ
トの入出力回路の配置位置を互いに異なるようにし、こ
れら相対向するメモリブロックの対応するビットの入出
力回路を、能動回路領域の回路ブロック間の空き領域を
横切って接続し、能動回路領域の両側に複数のメモリブ
ロックがあるときには、能動回路領域を挟んで相対向す
るメモリブロックの組の間を、能動回路領域の両側で並
列に入出力するデータのビット数(1つのメモリブロッ
クの入出力回路数)の半数ずつで接続し、かつ互いの長
さが同一になるように複数のリード・ライトバスそれぞ
れを配置形成する構成とすることにより、これらリード
・ライトバスそれぞれの全長を短かくすることができて
動作の高速化をはかることができ、かつリード・ライト
バスの領域を半減することができてチップ面積を小さく
することができる効果がある。
【図1】本発明の第1の実施の形態を示すレイアウト図
である。
である。
【図2】本発明の第2の実施の形態を示すレイアウト図
である。
である。
【図3】本発明の第3の実施の形態を示すレイアウト図
である。
である。
【図4】従来の半導体記憶装置の一例を示すレイアウト
図である。
図である。
ACA,ACAb 能動回路領域 CB,CBb 回路ブロック IO11〜IO18,IO21〜IO28,IO31〜
IO34,IO41〜IO44 入出力回路 MB1〜MB4,MB2a,MB3a,MB4a,MB
1b〜MB4b メモリブロック MP1〜MP4,MP2a,MP3a,MP4a,MP
1b〜MP4b メモリプレート RWB1〜RWB4,RWB1a〜RWB4a,RWB
1b〜RWB4b,RWB11〜RWB14,RWB2
1〜RWB24 リード・ライトバス
IO34,IO41〜IO44 入出力回路 MB1〜MB4,MB2a,MB3a,MB4a,MB
1b〜MB4b メモリブロック MP1〜MP4,MP2a,MP3a,MP4a,MP
1b〜MP4b メモリプレート RWB1〜RWB4,RWB1a〜RWB4a,RWB
1b〜RWB4b,RWB11〜RWB14,RWB2
1〜RWB24 リード・ライトバス
Claims (4)
- 【請求項1】 少なくとも1つの第1のメモリプレー
ト、及びこの第1のメモリプレートに対し複数ビットの
データを並列に入出力する複数の第1の入出力回路を備
えた第1のメモリブロックと、少なくとも1つの第2の
メモリプレート、及びこの第1のメモリプレートに対し
複数ビットのデータを並列に入出力しかつ前記複数の第
1の入出力回路と相対向して設けられた複数の第2の入
出力回路を備えた第2のメモリブロックと、前記第1及
び第2のメモリブロックの間に配置されこれら第1,第
2のメモリブロックの各種制御を行う複数の回路ブロッ
クを備えた能動回路領域と、この能動回路領域と前記第
1及び第2のメモリブロックとの間に配置されこれら第
1,第2のメモリブロックの複数の入出力回路と接続し
てこれら第1,第2のメモリブロックに対する前記複数
ビットのデータを伝達する複数のリード・ライトバスと
を有する半導体記憶装置であって、前記第1及び第2の
メモリブロックそれぞれの複数の入出力回路の配置位置
を、前記複数ビットのデータのうちの対応するビットを
入出力する入出力回路が互いに異なるように配置し、前
記第1及び第2のメモリブロックの複数の入出力回路の
対応するビットを入出力する入出力回路間を、前記能動
回路領域の回路ブロック間の空き領域を横切って接続し
かつ互いに同一の長さになるように前記リード・ライト
バスを配置するようにしたことを特徴とする半導体記憶
装置。 - 【請求項2】 第1及び第2のメモリブロックそれぞれ
の複数の入出力回路の配置位置を、複数ビットのデータ
のうちの対応するビットを入出力する入出力回路の少な
くとも2つずつが入れ換えられるように配置した請求項
1記載の半導体記憶装置。 - 【請求項3】 第1のメモリブロック側に、第3のメモ
リプレート及び複数の第3の入出力回路を備えた第3の
メモリブロックが配置され、第2のメモリブロック側
に、第4のメモリプレート及び複数の第4の入出力回路
を備え、これら第4の入出力回路が能動回路領域を挟ん
で相対向する第4のメモリブロックが配置され、前記第
1のメモリブロックの複数の入出力回路のうちの前記第
2のメモリブロックの対応するビットの入出力回路に対
し前記第3のメモリブロック寄りに配置された半数の入
出力回路と前記第3のメモリブロックの複数の入出力の
うちの対応するビットの入出力回路とを前記第1のメモ
リブロック寄りで接続し、前記第2のメモリブロックの
複数の入出力回路のうちの前記第1のメモリブロックの
対応するビットの入出力回路に対し前記第4のメモリブ
ロック寄りに配置された半数の入出力回路と前記第4の
複数の入出力回路のうちの対応するビットの入出力回路
とを前記第2のメモリ寄りで接続し、前記第3及び第4
のメモリブロックの複数の入出力回路間を、前記第1及
び第2のメモリブロックの複数の入出力間の接続と同様
に接続するように複数のリード・ライトバスを配置した
請求項1記載の半導体記憶装置。 - 【請求項4】 第1のメモリブロックの複数の入出力回
路のうちの半数の入出力回路の更にその半数は第3のメ
モリブロックの対応する入出力回路と接続し残りの半数
の入出力回路は能動回路領域の回路ブロック間の空き領
域を横切って第4のメモリブロックの対応する入出力回
路と接続し、第2のメモリブロックの複数の入出力回路
のうちの半数の入出力回路の更にその半数は前記第4の
メモリブロックの対応する入出力回路と接続し残りの半
数の入出力回路は前記能動回路領域の回路ブロック間の
空き領域を横切って前記第3のメモリブロックの対応す
る入出力回路と接続するように複数のリード・ライトバ
スを配置した請求項3記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8229092A JP2912252B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
US08/921,329 US5923580A (en) | 1996-08-29 | 1997-08-29 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8229092A JP2912252B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1069774A true JPH1069774A (ja) | 1998-03-10 |
JP2912252B2 JP2912252B2 (ja) | 1999-06-28 |
Family
ID=16886634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8229092A Expired - Lifetime JP2912252B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5923580A (ja) |
JP (1) | JP2912252B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100520139B1 (ko) * | 1998-07-21 | 2005-11-24 | 주식회사 하이닉스반도체 | 균일한 길이의 데이타 버스 라인을 갖는 메모리 장치 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6172935B1 (en) | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
JPH11195766A (ja) * | 1997-10-31 | 1999-07-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
KR20100091640A (ko) * | 2009-02-11 | 2010-08-19 | 삼성전자주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2519593B2 (ja) * | 1990-10-24 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
KR0172426B1 (ko) * | 1995-12-21 | 1999-03-30 | 김광호 | 반도체 메모리장치 |
-
1996
- 1996-08-29 JP JP8229092A patent/JP2912252B2/ja not_active Expired - Lifetime
-
1997
- 1997-08-29 US US08/921,329 patent/US5923580A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100520139B1 (ko) * | 1998-07-21 | 2005-11-24 | 주식회사 하이닉스반도체 | 균일한 길이의 데이타 버스 라인을 갖는 메모리 장치 |
Also Published As
Publication number | Publication date |
---|---|
JP2912252B2 (ja) | 1999-06-28 |
US5923580A (en) | 1999-07-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0378720B2 (ja) | ||
JPH0146954B2 (ja) | ||
JP2912252B2 (ja) | 半導体記憶装置 | |
JP4456995B2 (ja) | 半導体記憶装置 | |
JPS59178538A (ja) | シフタ回路のアレイ | |
JPS63247992A (ja) | 集積メモリ回路 | |
KR100534101B1 (ko) | 반도체 메모리 장치 및 이 장치의 디커플링 캐패시터배치방법 | |
TW201306029A (zh) | 半導體記憶裝置 | |
EP0285125A2 (en) | Semiconductor memory having a parallel input/output circuit | |
JP3856596B2 (ja) | 半導体記憶装置 | |
JPH05325598A (ja) | 半導体記憶装置 | |
JP2900944B2 (ja) | 半導体メモリ | |
JP3499120B2 (ja) | 半導体記憶装置 | |
JPS59132489A (ja) | 半導体記憶装置 | |
JP3267699B2 (ja) | 半導体記憶装置 | |
JPS5842544B2 (ja) | メモリ−カ−ドのブロック選択装置 | |
KR19980071096A (ko) | 반도체기억장치 | |
JP3259760B2 (ja) | 半導体記憶装置 | |
JPH01241094A (ja) | 半導体メモリ装置 | |
JPH09115282A (ja) | 半導体記憶装置 | |
JP2000311500A (ja) | 半導体記憶装置 | |
JPH0636314B2 (ja) | 半導体記憶装置 | |
JPH035993A (ja) | 半導体記憶装置 | |
JPH07141858A (ja) | 半導体記憶装置 | |
JPH0325793A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990309 |