JP3067866B2 - 半導体記憶装置 - Google Patents
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- Dram (AREA)
- Semiconductor Memories (AREA)
Description
Corecting Code、ECC)回路を内蔵した半導体記憶装置に
関するものである。
例えば次のような文献に記載されるものがある。 文献1;信学技報SDM90−33,ICD90−41
(1990)大石 司他「ビット反転レジスタを用いた
アレイ埋め込み型ECC内蔵DRAM」P.67−74 文献2;IEEE JOURNAL OF SOLID-STATE CIRCUITS、23
[23](1988−2)(米)K.Furutani et al,
“ア ビルト−イン ハミング コード イーシーシー
サーキット フォー ディーラム(A Built-In Hammi
ng Code ECC Circuit for DRAM,s )”P.50−55 文献3; 特開昭58−107741号公報 半導体記憶装置における記憶容量の増大に伴い、記憶素
子の故障の可能性が高くなるので、ビット誤りの検出と
その訂正を行うECC回路内蔵の半導体記憶装置が提案
されている。ECCには、単一誤り訂正(Single Error
Correcting 、SEC)符号として有名なハミング(Hammin
g)符号や、単一誤り訂正・2重誤り検出(Single Erro
r Correcting and double error detecting、SEC/DED)
符号等がある。前記文献1では、SEC符号を用いた半
導体記憶装置について記載されており、その一構成例を
図を用いて説明する。
路内蔵の半導体記憶装置の一構成例を示す要部の構成図
である。なお、この図2では、チップ内における各回路
部のレイウアト(配置)の概略をも示している。この半
導体記憶装置は、ECC回路内蔵のダイナミック・ラン
ダム・アクセス・メモリ(DRAM)を示すもので、複
数の情報ビット及びパリティビット等を有するメモリセ
ルアレイ10と、前記情報ビット及びパリティビットを
一時保持するカラムレジスタ群20と、パリティチェッ
クを行ってシンドロームを求める排他的論理和(XO
R)マトリクス回路30と、該シンドロームをデコード
してカラムレジスタ群20に対する誤り訂正を行わせる
シンドロームデコーダ40とを、備えている。
な動作(1)〜(5)を説明する。 (1) メモリセルアレイ10の構成 メモリセルアレイ10は、誤り訂正の操作対象である複
数の情報ビットと複数のパリティビットとからなる一組
のデータ(これを、データグループという)を、複数の
ビット線対より一括して書込む手段、書込まれたデータ
を保持する手段、及び保持されたデータを一括して複数
のビット線対上に読出す手段を備えている。このメモリ
セルアレイ10は、データグループの情報ビットを保持
する情報ビット領域10Dと、それと同一構成のパリテ
ィビットを保持するためのパリティビット領域10Pと
に、区分される。
パリティビット領域10Pは、複数のワード線WL0 ,
WL1 ,…と、これらと直交する複数の相補的なビット
線対BLa,BLb,…とを備え、それらの各交差箇所
にはメモリセル111 ,112 ,…がそれぞれ接続され
てマトリクス状に配列されている。情報ビット領域10
Dにおける複数の相補的なビット線対BLDa,BLD
b,…と、パリティビット領域10Pにおける複数の相
補的なビット線対BLPa,BLPb,…とは、カラム
レジスタ群20に接続されている。
1,2に記載されているように、他の構成であってもよ
い。例えば、複数のメモリセル111 ,112 ,…が複
数のサブビット線対に接続されると共に、その各サブビ
ット線対にセンスアンプが接続されている。そして、複
数のサブビット線対がスイッチ手段を介してメインビッ
ト線対に接続され、該メインビット線対がカラムレジス
タ群20と接続されていてもよい。
Db,…に接続され情報ビットを一時保持する情報ビッ
ト・カラムレジスタ20Dm からなる情報ビット・カラ
ムレジスタ群と、各ビット線対BLPa,BLPb,…
に接続されパリティビットを一時保持するパリティビッ
ト・カラムレジスタ20Pk からなるパリティビット・
カラムレジスタ群とで、構成され、それらの各カラムレ
ジスタにはカラムアドレスCAと入/出力バス(I/O
バス)DBが共通接続されている。
m は、ビット線対BLDa,BLDb,…に接続された
ビット線入力端子Da,Dbと、シンドロームデコーダ
40の出力にあたる訂正信号線対ECDa,ECDbに
接続された訂正信号入力端子ECSa,ECSbと、X
ORマトリクス回路30の入力側の列入力線対XGD
a,XGDbに接続されたレジスタ出力端子RXa,R
Xbとを、備えている。
k は、情報ビット・カラムレジスタ20Dm と同一構成
の回路であり、そのビット線入力端子Da,Dbにビッ
ト線対BLPa,BLPb,…が、訂正信号入力端子E
CSa,ECSbにシンドロームデコーダ40の出力側
の訂正信号入力線対ECPa,ECPbがそれぞれ接続
され、さらにレジスタ出力端子RXa,RXbにはXO
Rマトリクス回路30の入力側の列入力線対XGPa,
XGPbが接続されている。
ジスタ20Dm 及びパリティビット・カラムレジスタ2
0Pk の構成ブロック図である。このカラムレジスタ
は、ビット線入力端子Da,Dbと相補的なレジスタビ
ット線対RBLa,RBLbとの間に、各ビットの論理
値を双方向に転送するための転送手段21が設けられて
いる。レジスタビット線対RBLa,RBLbには、そ
の論理値を保持する保持手段22と、カラムセレクタ2
3とが接続されている。保持手段22は、訂正信号入力
端子ECSa,ECSbの信号に基づき、保持している
論理値を反転(例えば、 ECSa =“1”, ECSb =
“0”で反転)する反転手段を有している。カラムセレ
クタ23内には、カラムアドレスCAで制御されるスイ
ッチ手段がレジスタビット線対RBLa,RBLbとI
/OバスDBとの間に設けられている。
BLbには、その論理値をレジスタ出力端子RXa,R
Xbへ転送する転送手段24が接続されている。このレ
ジスタ出力端子RXa,RXbは、XORマトリクス回
路30の相補的な各列入力線対XJm a,XJm b(m
=1,2,…)に接続されている。
m ,20Pk の各ビットの論理値を入力し、そのパリテ
ィ演算を行って該入力論理値に対応したシンドロームを
シンドロームバスSBを介してシンドロームデコーダ4
0へ出力する回路である。このXORマトリクス回路3
0は、複数のXOR基本単位回路(以下単に、XORと
いう)が、誤り訂正符号の検査行列に対応して配置さ
れ、それらがカスケード接続されてパリティ回路PTY
k (k=1,2,…,K)が構成されている。これらの
パリティ回路PTYk の出力が、シンドロームバスSB
のkビット目SBk に接続されてシンドロームが得られ
る。
同図(a)はそのシンボル図、及び同図(b)はその回
路図である。各XORは、偶数入力端子EI、奇数入力
端子OI、偶数出力端子EO、奇数出力端子OO、及び
相補的なゲート入力端子XGa,XGbを有し、それら
の各端子にはNチャネル型MOSトランジスタ(以下、
NMOSという)31〜34が接続されている。
の各ソースが接続され、そのNMOS31のドレインが
偶数出力端子EOに接続されると共に、該NMOS33
のドレインが奇数出力端子OOに接続されている。奇数
入力端子OIにはNMOS32,34の各ソースが接続
され、該NMOS32のドレインが奇数出力端子OO
に、該NMOS34のドレインが偶数出力端子EOにそ
れぞれ接続されている。NMOS31,32の各ゲート
はゲート入力端子XGbに共通接続され、さらにNMO
S33,34の各ゲートがゲート入力端子XGaに共通
接続されている。なお、説明の簡単化のために、各XO
Rの相補的なゲート入力端子XGa,XGbに接続され
る入力線対をまとめてゲート入力線対GGという。ま
た、偶数入力端子EI及び奇数入力端子OIに接続され
る入力線対をまとめて偶奇数入力線対EOIと称し、偶
数出力端子EO及び奇数出力端子OOに接続される出力
線対をまとめて偶奇数出力線対EOOと称する。
ターン図である。なお、前記文献2ではカスケード接続
された2個のXORのパターンが示されているが、この
図5では単独の回路のもので説明する。
DFF13,DFF21,DFF22,DFF23はN
MOS31〜34のソース・ドレインを構成する拡散領
域である。PL11,PL12は第1層ポリシリコン、
PL41,PL42,PL43は第4層ポリシリコン、
ML11,ML12,ML13,ML14は第1層メタ
ルでそれぞれ形成されている。CH1は第1のコンタク
ト孔による電極の接続を、CH2は第2のコンタクト孔
による電極の接続をそれぞれ示している。また、図中の
X軸は図2中のワード線WL0 ,WL1 ,…と平行な方
向、Y軸はビット線対BLa,BLb,…と平行な方向
をそれぞれ示している。
層ポリシリコンPL11で、NMOS34,33の各ゲ
ートが共に第1層ポリシリコンPL12でそれぞれ形成
されている。これらの第1層ポリシリコンPL11及び
PL12は、Y軸方向に平行に設けられている。また、
NMOS31とNMOS32とが対向し、NMOS33
とNMOS34とが対向して配置されている。
レインである拡散領域DFF11を共有し、該拡散領域
DFF11が第2のコンタクト孔CH2を介して第1層
メタルML13に接続され、その第1層メタルML13
が偶数出力端子EOに接続されている。NMOS32と
NMOS33は、互いにドレインである拡散領域DFF
21を共有し、該拡散領域DFF21が第2のコンタク
ト孔CH2を介して第1層メタルML14に接続され、
その第1層メタルML14が奇数出力端子OOに接続さ
れている。
F12と、NMOS33のソースである拡散領域DFF
23とが、第2のコンタクト孔CH2を介して第1層メ
タル11で接続され、該第1層メタルML11が第2の
コンタクト孔CH2を介して偶数入力端子EIに接続さ
れている。NMOS32のソースである拡散領域DFF
22とNMOS34のソースである拡散領域DFF13
とが、第1のコンタクト孔CH1を介して第4層ポリシ
リコンPL43で接続され、該第4層ポリシリコンPL
43が第2のコンタクト孔CH2を介して第1層メタル
ML12に接続され、該第1層メタルML12が奇数入
力端子OIに接続されている。
がY軸方向に平行に配置されている。第1層ポリシリコ
ンPL11及びPL12には、それぞれ電極引出し部が
延設され、該第1層ポリシリコンPL11の電極引出し
部が第1のコンタクト孔CH1を介して第4層ポリシリ
コンPL41に、該第1層ポリシリコンPL12の電極
引出し部が第1のコンタクト孔CH1を介して第4層ポ
リシリコンPL42に、それぞれ接続されている。第4
層ポリシリコンPL41がゲート入力端子XGbに、第
4層ポリシリコンPL42がゲート入力端子XGaにそ
れぞれ接続されている。
数入力線対EOIのいずれか一方、例えば奇数入力端子
OIが抵抗値の大きな第4層ポリシリコンPL43で配
線されている。そのため、後述するように回路動作上の
不都合が生じる。
検査行列Hとの対応関係 SEC符号の検査行列Hは、データグループの情報ビッ
ト長をM、パリティビット長をKとして、SEC(M,
M+K)符号のものであり、要素が“1”と“0”とか
らなるK行及び(M+K)列の行列となる。このSEC
(M,M+K)符号とXORマトリクス回路30とは、
次のように対応する。
30の列入力線対XJm a,XJm b(m=1,…,
M、列入力線XGDa,XGDb、XGPa,XGPb
を含む)が、ビット線対BLa,BLb,…方向に延長
されて検査行列Hの各列と対応し、これら列入力線対X
Jm a,XJm bと直交して配線チャネルchk (k=
1,…,K)が想定され該行列の各行と対応している。
が“1”の行列要素と対応した位置にXORが設けられ
ている。m列に配置されたXORim(i=1,…,k)
においてはそのゲート入力線対GGがm列目の列入力線
対XJm a,XJm bに共通に接続されている。また、
k行に配置されたXORkj(j=1,…,M)はその偶
奇数出力線対EOOが、同行の次段のXORの偶奇数入
力線対EOIにカスケード接続されてパリティ回路PT
Yk (k=1,2,…,K)が構成されている。これら
のパリティ回路PTYk の出力が、シンドロームバスS
Bのkビット目SBk に接続されてシンドロームが得ら
れる。
列と、互いに相補な2進数の列ベクトルを複数対並べて
なる小行列とにより構成する例が記載されている。この
ような検査行列Hと対応するXORマトリクス回路30
においては、2組の列入力線対の各組に1個のXORの
みが配置されるので、列入力線対のピッチ(即ち、ビッ
ト線のピッチ)の狭いものが得られるので、高集積化さ
れた半導体記憶装置が得られる。
回路30においては、XORが全て同一方向に配置され
ている。後述するように、このような配置は、高集積化
の点において不利益となる。なお、図2のXORマトリ
クス回路30中を、各訂正信号線対ECDa,ECD
b,ECPa,ECPbが破線で示すように通り抜けて
いる。これは、配線が第2層メタル等によってXORマ
トリクス回路30の上方を通り抜けていることを示して
おり、該XORマトリクス回路30に直接入出力される
ものではない。
40Dとパリティビット用のデコーダ40Pとで構成さ
れている。そして、XORマトリクス回路30の出力よ
りシンドロームバスSBが引き回されてシンドロームデ
コーダ40の内部をワード線方向に配線されている。
ロームバスSBの信号をデコードして誤りの生じた情報
ビット・カラムレジスタ20Dm に訂正信号を送出する
デコードゲート41が、各ビットと対応して設けられて
いる。パリティビット用デコーダ40Pには、デコード
ゲート41と同一機能のデコードゲート42と、切換手
段43とが設けられている。切換手段43は、読出し時
においてデコードゲート42の出力をパリティビット・
カラムレジスタ20Pk の訂正信号線対ECPa,EC
Pbへ送出し、書込み時においてシンドロームバスSB
の各ビットの論理値をそのまま訂正信号線対ECPa,
ECPbへ送出する機能を有している。 (5) 従来の半導体記憶装置におけるECC回路部の
動作 まず、読出し動作について説明する。メモリセルアレイ
10におけるデータグループの論理値が一括して読出さ
れ、カラムレジスタ群20に一時保持されると共に、X
ORマトリクス回路30の列入力線対XGDa,XGD
b,XGPa,XGPb等へ転送される。次に、XOR
マトリクス回路30でパリティ演算が行われ、データグ
ループの誤りに対応したシンドローム信号が、シンドロ
ームバスSBへ出力される。このシンドロームバスSB
のシンドローム信号がシンドロームデコーダ40に入力
されると、該シンドロームデコーダ40ではシンドロー
ム信号をデコードして誤っているビットを検出し、その
検出結果に基づきカラムレジスタ群20に対して誤りの
訂正を行う。
と、情報ビット用デコーダ40Dのデコードゲート41
が唯一活性化される。その結果、これと接続された訂正
信号線対ECDa,ECDbが活性化して対応する情報
ビット・カラムレジスタ20Dm の内容が反転して誤り
が訂正される。また、パリティビットに誤りが生じた場
合、パリティビット用デコーダ40Pのデコードゲート
42が唯一活性化する。読出し時においては、切換手段
43によってデコードゲート42の出力が訂正信号線対
ECPa,ECPbへ送出され、対応するパリティビッ
ト・カラムレジスタ20Pk の内容が反転して誤りが訂
正される。その後、カラムアドレスCAの指定する情報
ビット・カラムレジスタ20Dm の論理値がI/Oバス
DB上に読出されて読出し動作が終了する。
ず、書込み動作に先立ち、読出し動作が行われて誤って
いるビットが訂正される。その後、書込みデータの論理
値がI/OバスDBへ送出され、カラムアドレスCAの
指定する情報ビット・カラムレジスタ20Dm の内容が
更新される。このとき、パリティビット・カラムレジス
タ20Pk の内容は更新されない。次に、カラムレジス
タ群20の各ビットの論理値がXORマトリクス回路3
0へ送られてパリティ演算が行われ、その演算結果がシ
ンドロームバスSBへ出力される。このシンドロームバ
スSBの各ビットの論理値SYBSi は、更新前の情報ビッ
トに対応するパリティビットの論理値PYOLDiと、更新
後の情報ビットに対応するパリティビットの論理値PY
NEWiとの各排他的論理和となる。即ち、
れる。書込み時においては、情報ビット用デコーダ40
Dが非活性化される。一方、パリティビット用デコーダ
40Pでは、切換手段43によってシンドロームバスS
Bの各ビットの論理値が、そのままパリティビット・カ
ラムレジスタ20Pk の訂正信号線対ECPa,ECP
bへ送出される。従って、パリティビット・カラムレジ
スタ20Pk では、そのビットの論理値が、
ビットと対応したパリティビットの論理値が得られる。
このようにしてカラムレジスタ群20に保持されたデー
タグループの更新が行われると、該データグループの論
理値が一括してメモリセルアレイ10へ書込まれ、書込
み動作が終了する。以上のように、従来の半導体記憶装
置では、ECC回路部をメモリセルアレイ部にそって配
置しているので、該ECC回路のための配線の引き回し
等が小さくなり、面積の小さなECC回路を内蔵した半
導体記憶装置が得られる。
成の装置では、XORマトリクス回路30等において、
次にような問題があった。 (i) 全てのXORが同一方向(即ち、該XORを構
成するNMOS31〜34のゲートがビット線方向)に
配置されているため、図2のXORマトリクス回路30
の出力であるシンドロームバスSBが該XORマトリク
ス回路30を迂回して引き回された後、シンドロームデ
コーダ40に入力されることとなる。このようなシンド
ロームバスSBの迂回部分により、無駄な面積が生じて
高集積化の妨げとなっていた。
1,2,…,K)におけるカスケード接続されたXOR
の個数が、検査行列中の各行に並ぶ“1”の総数(以
下、行列段数という)と等しいものとされている。この
行列段数は、例えば前記文献2に記載されているよう
に、検査行列を互いに相補な2進数の列ベクトルの対を
複数列並べて得られる検査行列において、情報ビット長
128ビットのとき65段と大きな数になる。このパリ
ティ回路PTYk においては、その出力端子より最遠端
の入力端子の信号変化が該出力端子に至るまで65個の
MOSトランジスタを伝播することとなり、高速化の大
きな障害となる。 (iii) 前記問題(ii)の対策として、前記文献1,2
に記載された“Doubletier XOR Schem(2段XOR
構成)”の技術がある。この技術を前記文献1の情報ビ
ット長128ビットで説明する。
P1を設け、その出力を9入力パリティ回路P2の入力
(相補信号の入力端子対)に接続してツリー構造の回路
を構成するものである。パリティ回路P2の入力の余っ
た1対はカラムレジスタ20Dm ,20Pk の出力端子
RXa,RXbに接続される。このとき、出力端子の最
遠端の入力端子から、該出力端子までに直列に接続され
るMOSトランジスタの数(以下、回路段数という)
は、17段となって回路動作をかなり改善できる。しか
し、このようなパリティ演算が、前述のように読出し動
作及び書込み動作のいずれの動作時間おいても実行され
ることから、回路段数はより小さいことが望ましい。
に、一般にビット線ピッチが狭いことから、前記パリテ
ィ回路P2をパリティ回路P1と同行上に配置すること
が容易でなく、前記“Double tier XORSchem”の技
術を採用することによってXORマトリクス回路30の
ビット線方向における長さが約2倍に増加する。従っ
て、従来の構成では、高速化と高集積化の両立を図るこ
とが困難であった。
リセルアレイ10の一端から他端にまで分散して構成さ
れているため、XORマトリクス回路30に大きなな配
線容量が寄生して高速化の妨げとなっている。 (v) パリティ回路PTYk を構成する各XORは、
偶奇数入力線対EOIのうちの一方OIが抵抗値の大き
な第4層ポリシリコンPL43にて配線されている。そ
のため、情報ビットの“1”,“0”の組み合わせによ
っては、パリティ回路PTYk の出力端子と、該出力端
子の最遠端のトランジスタとの間に電気的に形成される
一方の伝導路に、各XORの第4層ポリシリコンPL4
3の抵抗の全てが直列に寄生してしまうため、高速動作
の大きな障害となっていた。
すようなパターンも考えられる。図6は、図4(b)の
他のパターン図であり、図5中の要素と共通の要素には
共通の符号が付されている。このパターンでは、NMO
S32のソースとNMOS34のソースとが第1層メタ
ルML12によって配線されている。ところが、このよ
うなパターンにおいては、第1層メタルML12が、第
1層メタルML11による配線を避けるために、拡散領
域DFF23の外側を迂回する必要があるが、隣接する
XORとの距離を小さくできないという問題が生じる。
また、前述したようにXORマトリクス回路30の上方
を、複数の訂正信号線対ECDa ,ECDb ,ECP
a,ECPbが第2層メタルによって配線されているた
め、図5における第4層ポリシリコンPL43の配線を
第2層メタルに替えることができない。従って、従来の
XORにおいては、高速化と高集積化の両立を図ること
が困難であった。
として、XORにおける高速化と高集積化の両立が困難
な点について解決したECC回路内蔵の半導体記憶装置
を提供するものである。
に、請求項1の発明は、複数の情報ビット及び複数のパ
リティビットからなるデータグループを格納するメモリ
セルアレイと、前記複数の情報ビットを一時保持する情
報ビット・カラムレジスタ群と、前記複数のパリティビ
ットを一時保持するパリティビット・カラムレジスタ群
と、前記データグループにおける各ビットの論理値から
検査行列Hに従ってシンドロームを求めるXORマトリ
クス回路とを備え、前記シンドロームに基づき前記情報
ビット・カラムレジスタ群及びパリティビット・カラム
レジスタ群に対するビット誤りの訂正が行えるECC回
路内蔵の半導体記憶装置において、前記XORマトリク
ス回路を次のように構成している。
情報ビット・カラムレジスタ群に接続され、複数のトラ
ンジスタで構成された第1のXORがカスケード接続さ
れてなる複数のパリティ回路を有する情報ビット・マト
リクス領域と、前記パリティビット・カラムレジスタ群
に接続され、複数のトランジスタでそれぞれ構成された
複数の第2のXORを有するパリティビット・マトリク
ス領域とを、備えている。そして、前記各パリティ回路
の出力線対を、これに対応する前記第2のXORを構成
する複数のトランジスタの制御電極と接続している。
ORを構成する複数のトランジスタのゲートが、前記第
1のXORを構成する複数のトランジスタのゲートに対
して実質的に直交する方向に配置されている。請求項3
の発明は、第1のグループに属する複数の情報ビットか
らなる第1の情報ビットグループ、第2のグループに属
する複数の情報ビットからなる第2の情報ビットグルー
プ、及び複数のパリティビットより構成されるデータグ
ループを格納するメモリセルアレイと、前記第1の情報
ビットグループを一時保持する第1の情報ビット・カラ
ムレジスタ群と、前記第2の情報ビットグループを一時
保持する第2の情報ビット・カラムレジスタ群と、前記
複数のパリティビットを一時保持するパリティビット・
カラムレジスタ群と、前記データグループにおける各ビ
ットの論理値から検査行列Hに従ってシンドロームを求
めるXORマトリクス回路とを備え、前記シンドローム
に基づき前記第1,第2の情報ビット・カラムレジスタ
群及びパリティビット・カラムレジスタ群に対するビッ
ト誤りの訂正が行えるECC回路内蔵の半導体記憶装置
において、前記XORマトリクス回路を次のように構成
している。
第1の情報ビット・カラムレジスタ群に接続され、前記
検査行列Hの第1の部分小行列H1に対応して構成され
た第1の情報ビット・マトリクス領域と、前記第1の情
報ビット・マトリクス領域と対向して前記第2の情報ビ
ット・カラムレジスタ群に接続され、前記検査行列Hよ
り単位行列I及び前記第1の部分小行列H1を除去して
得られる第2の部分小行列H2に対応して構成された第
2の情報ビット・マトリクス領域と、前記第1と第2の
情報ビット・マトリクス領域間に配置され、前記パリテ
ィビット・カラムレジスタ群に接続されたパリティビッ
ト・マトリクス領域とを、備えている。そして、前記第
1の情報ビット・マトリクス領域の対応は、前記第1の
部分小行列H1中の“1”である行列要素と対応する各
格子点にXORが配置され、さらに、前記第2の情報ビ
ット・マトリクス領域の対応は、前記第2の部分小行列
H2中の“1”である行列要素と対応する各格子点に前
記XORが配置されている。
報ビット・マトリクス領域は、前記検査行列Hより単位
行列Iと前記第1の部分小行列Hとを除去した後に各列
ベクトルを所定のビット数だけ巡回シフトして得られる
第2の部分小行列H2に対応して構成され、この対応
は、該第2の部分小行列H2中の“1”である行列要素
と対応する各格子点に前記XORが配置されている。請
求項5の発明では、請求項4のパリティビット・マトリ
クス領域は、前記単位行列Iの各列ベクトルを前記巡回
シフト方向とは異なる方向に所定のビット数だけ巡回シ
フトした後に前記単位行列Iを加算して得られる行列に
対応して、前記XORが配置されて構成されている。
び複数のパリティビットからなるデータグループを格納
するメモリセルアレイと、前記複数の情報ビットを一時
保持する情報ビット・カラムレジスタ群と、前記複数の
パリティビットを一時保持するパリティビット・カラム
レジスタ群と、複数のXORを有し、前記データグルー
プにおける各ビットの論理値から検査行列Hに従ってシ
ンドロームを求めるXORマトリクス回路とを備え、前
記シンドロームに基づき前記情報ビット・カラムレジス
タ群及びパリティビット・カラムレジスタ群に対するビ
ット誤りの訂正が行えるECC回路内蔵の半導体記憶装
置において、前記XORを次のように構成している。
端子にそれぞれ接続されドレイン(またはソース)の拡
散領域を共有する第1及び第2のMOSトランジスタ
と、前記第1及び第2の入力端子にそれぞれ接続されド
レイン(またはソース)の拡散領域を共有する第3及び
第4のMOSトランジスタとを備えている。そして、前
記第1の入力端子に接続された前記第1と第3のMOS
トランジスタは、それらのゲートが実質的に同一線上に
位置するように対向して配置され、前記第2の入力端子
に接続された前記第2と第4のMOSトランジスタは、
それらのゲートが実質的に同一線上に位置するように対
向して配置されている。さらに、前記第1のMOSトラ
ンジスタのソース(またはドレイン)の拡散領域と前記
第3のMOSトランジスタのソース(またはドレイン)
の拡散領域とが配線材料によって接続され、前記第2の
MOSトランジスタのソース(またはドレイン)の拡散
領域と前記第4のMOSトランジスタのソース(または
ドレイン)の拡散領域とが配線材料で接続され、前記第
1のMOSトランジスタのゲートが延設されて前記第4
のMOSトランジスタのゲートと接続されている。
ィ回路の出力側に接続される第2のXORの構成トラン
ジスタの配置は、シンドロームバスの引きまわしの領域
を不要にさせて集積度等の向上を図る働きがある。請求
項3の発明によれば、パリティビット・マトリクス領域
の両側に配置された第1と第2の情報ビット・マトリク
ス領域のうち、第1の情報ビット・マトリクス領域は、
検査行列H上の一部の小行列である第1の部分小行列H
1に対応してXORが配置配線されて構成され、さらに
第2の情報ビット・マトリクス領域が、検査行列Hより
第1の部分小行列H1と単位行列Iとを除去して得られ
る第2の部分小行列H2に対応してXORが配置配線さ
れて構成されている。そのため、回路面積を増大するこ
となく、各パリティ回路における回路段数の減少による
動作速度の高速化が図れる。また、従来の“Doble tier
XOR Schem”構成とした場合でも、従来よりも回路
段数の減少による高速化が図れる。しかも、各パリティ
回路の寄生容量の低減によって、動作速度の高速化が図
れる。
・マトリクス領域の両側に配置された第1と第2の情報
ビット・マトリクス領域のうち、第1の情報ビット・マ
トリクス領域は、検査行列H中の一部の小行列である第
1の部分小行列H1に対応してXORが配置配線されて
構成されている。また、第2の情報ビット・マトリクス
領域は、検査行列Hより第1の部分小行列H1と単位行
列Iとを除去した後、その各列ベクトルを例えば第1の
方向にNビット巡回シフトして得られる第2の部分小行
列H2に対応して、XORが配置配線されて構成されて
いる。これにより、回路段数の減少化と寄生容量の低減
化が図れ、動作速度の向上が可能となる。
・マトリクス領域において、単位行列Iの各列ベクトル
を例えば第2の方向にNビット巡回シフトした後に、単
位行列を加算して得られる行列に対応して、XORが配
置配線されている。これにより、例えばその行列の論理
“1”である各行列要素に対応してただ1つのXORが
配置されるので、回路面積のより低減化が図れる。
接続される2組のMOSトランジスタ同士を対向して配
置し、そのゲートを実質的に交差する構成にしている。
これにより、XORをカスケード接続した場合、多数の
寄生抵抗が直列接続されることがなくなる。しかも、ト
ランジスタの拡散領域の外側に配線を迂回して設ける必
要がなくなるので、集積度の向上及び動作速度の向上が
図れる。従って、前記課題を解決できるのである。
半導体記憶装置の要部の構成図であり、従来の図2中の
要素と共通の要素には共通の符号が付されている。この
半導体記憶装置では、従来の図2におけるXORマトリ
クス回路30に代えて、構成の異なるXORマトリクス
回路130が設けられている。XORマトリクス回路1
30は、情報ビット・カラムレジスタ20Dm に接続さ
れる情報ビット・マトリクス領域130Dと、パリティ
ビット・カラムレジスタ20Pk に接続されるパリティ
ビット・マトリクス領域130Pとで、構成されてい
る。
は、複数の第1のXOR1が配置されている。この配置
は、検査行列Hを、単位行列Iと該単位行列Iの一部で
ある小行列H0 とで、
応関係は、従来の図2のものと同一である。情報ビット
・マトリクス領域130Dでは、m列に配置されたXO
R1im(i=1,…,K)のゲート入力線対GGが、該
領域130Dの列入力線XGDm a,XGDm b(m=
1,…,M)に共通に接続されている。また、k行に配
置されたXOR1kj(j=1,…,M)が行方向にカス
ケード接続されてパリティ回路PTY1k が構成されて
いる。
30Pでは、第2のXOR2k (k=1,…,K)が配
置され、その配置が、検査行列Hを、
k は、その構成トランジスタの制御電極がメモリセルア
レイ10のワード線WL0 ,WL1 ,…と平行となる向
きに配置されている。例えば、図5に示すようにXOR
のパターンを90°回転して第2のXOR2k が配置さ
れている。即ち、第2のXOR2k を構成する図5のN
MOS31〜34の各ゲートが、第1のXOR1を構成
する図5のNMOS31〜34のゲートに対して実質的
に直交する方向に配置されている。また、k行k列に配
置される第2のXOR2k は、該ゲート入力線対GGが
パリティ回路PTY1k の出力側に接続され、該偶奇数
入力線対EOIがパリティビット・マトリクス領域13
0Pの列入力線対XGPk a,XGPkb(k=1,
…,K)にそれぞれ接続され、さらに該偶奇数出力線対
EOOがそのまま延長されてシンドロームデコーダ40
におけるシンドロームバスSBの対応する信号線に接続
されている。
様の動作を行う。ところが、XORマトリクス回路13
0の出力と、シンドロームデコーダ40内部におけるシ
ンドロームバスSBとが、パリティビット・マトリクス
領域130Pの各第2のXOR2k における各偶奇数出
力線対EOOをそのまま延長して接続されているので、
無用な配線の迂回や引き回しを除去でき、集積度の向上
が可能となる。
半導体記憶装置の要部の構成図であり、図1中の要素と
共通の要素には共通の符号が付されている。この半導体
記憶装置では、データグループにおけるビット長Nビッ
トの情報ビットが、ビット長N1ビットの第1の情報ビ
ットグループAと、ビット長N2ビットの第2の情報ビ
ットグループB(N1+N2=M)との2つに分けられ
て構成され、その情報ビットに対応する各回路も第1の
グループA及び第2のグループBに分けられて構成され
ている。
トグループAを一時保持する第1の情報ビット・カラム
レジスタ群20A、第2の情報ビットグループBを一時
保持する第2の情報ビット・カラムレジスタ群20B、
及びパリティビットを一時保持するパリティビット・カ
ラムレジスタ群20Pより構成されている。第1の情報
ビット・カラムレジスタ群20Aは、各ビット線対BL
Aa,BLAbに接続された複数の情報ビット・カラム
レジスタ20Am より構成され、さらに第2の情報ビッ
ト・カラムレジスタ群20Bが各ビット線対BLBa,
BLBbに接続された複数の情報ビット・カラムレジス
タ20Bj 、パリティビット・カラムレジスタ群20P
が各ビット線対BLPa,BLPbに接続された複数の
パリティビット・カラムレジスタ20Pk より、それぞ
れ構成されている。
報ビットグループAに対応する第1の情報ビット・マト
リクス領域230Aと、第2の情報ビットグループBに
対応する第2の情報ビット・マトリクス領域230B
と、パリティビット・マトリクス領域230Pとで構成
されている。これらの各領域230A,230B,23
0Pは、検査行列Hを、K行N1列の部分小行列H1と
K行N2列の部分小行列H2とK行K列の単位行列I
で、
Aが行列H1と、第2の情報ビット・マトリクス領域2
30Bが行列H2と、パリティビット・マトリクス領域
230Pが単位行列Iとそれぞれ対応している。第1及
び第2の情報ビット・マトリクス領域230A,230
Bは、パリティビット・マトリクス領域230Pを挟ん
でその両側に配置されている。
Aでは、列入力線対XGAj a,XGAj bが、行列H
1の各列と対応して設けられ、それらが各情報ビット・
カラムレジスタ20Am の各出力端子RXa,RXbと
接続されている。この第1の情報ビット・マトリクス領
域230Aは、複数の第1のXOR1Aを有し、それら
が行列H1と対応して第1の実施例と同様に配置配線さ
れ、各行毎にパリティ回路PTYAk (k=1,…,K)が
構成されている。これらの各パリティ回路PTYAk の各出
力線対PCAk a,PCAk b(k=1,…,K)がパ
リティビット・マトリクス領域230Pの入力側に接続
されている。
Bでは、列入力線対XGBj a,XGBj bが行列H2
の各列と対応して設けられ、それらが各情報ビット・カ
ラムレジスタ20Bj の各出力端子RXa,RXbと接
続されている。この第2の情報ビット・マトリクス領域
230Bは、複数の第1のXOR1Bを有し、それらが
行列H2と対応して配置配線され、各行毎にパリティ回
路PTYBk (k=1,…,K)が構成されている。これら
の各パリティ回路PTYBk の各出力線対PCBka,PC
Bk b(k=1,…,K)は、パリティビット・マトリ
クス領域230Pの入力側に接続されている。さらに、
この第2の情報ビット・マトリクス領域230Bの各パ
リティ回路PTYBk は、その信号の伝播が第1の情報ビッ
ト・マトリクス領域230Aのものと図7上で左右逆方
向となるように構成されている。パリティビット・マト
リクス領域230Pでは、第2のXOR21k ,XOR
22k が前記単位行列Iに対応して配置されている。こ
の対応は、単位行列中“1”となる行列要素の各々に2
個のXOR21k ,XOR22k が対応するという点で
第1の実施例のものと異なっている。
して、第2のXOR21k ,XOR22k が設けられて
いる。XOR21k のゲート入力線対GG1は、第1の
情報ビット・マトリクス領域230Aのk行目に設けら
れたパリティ回路PTYAk の出力線対PCAk a,PCA
k bと接続されている。XOR22k のゲート入力線対
GG2は、第2の情報ビット・マトリクス領域230B
のk行目に設けられたパリティ回路PTYBk の出力線対P
CBk a,PCBk bと接続されている。また、XOR
21k の偶奇数入力線対EOI1は、パリティビット・
カラムレジスタ20Pk の出力端子RXa,RXbに接
続され、その偶奇数出力線対EOO1が、XOR22k
の偶奇数入力線対EOI2にカスケード接続されてい
る。さらに、XOR22k の偶奇数出力線対EOO2が
そのまま延長してシンドロームデコーダ40内部のシン
ドロームバスSBに接続されている。
せて実施している。即ち、パリティビット・マトリクス
領域230Pは、単位行列と対応している。単位行列で
は“1”となる行列要素が各行各列に1個のみであるか
ら、各行列要素毎に対応して2個のXORを列方向に連
続して配置しても、その上下に配置される回路がなく、
隣接行(k+1行)に設けられたパリティ回路の出力線
対を迂回する充分な配線領域が存在する。そのため、回
路の占有領域の列方向の増加分が全くない。
示すように、単位行列Iのk行k列の行列要素に対応す
るXORのうちの1個(XOR21k )と、k+1行、
k+1列の行列要素に対応するXORのうちの1個(X
OR22k-1 )とが、同一行に2個連続して配置されて
いる。そのため、パリティビット・マトリクス領域23
0Pでは、各列入力線対のピッチとXORのピッチが等
しくなければならず、回路領域が行方向に増加する。と
ころが、パリティビット数は情報ビット数の数分の1以
下であるので、XORマトリクス回路全体での面積の増
加が大きなものとはならない。しかも、シンドロームバ
スSBの無用な引き回しも存在しない。次に、XORマ
トリクス回路230の動作を説明する。
群20Aより第1の情報ビットグループAの各ビットの
論理値が第1の情報ビット・マトリクス領域30Aへ転
送され、パリティ演算が行われて各行毎のパリティ回路
PTYAk (k=1,…,K)の中間結果が各出力線対PC
Ak a,PCAk bに得られる。同時に、第2の情報ビ
ット・カラムレジスタ群20Bより第2の情報ビットグ
ループBの各ビットの論理値が第2の情報ビット・マト
リクス領域230Bへ転送されてパリティ演算が実行さ
れ、各行毎のパリティ回路PTYBk (k=1,…,K)に
第2の中間結果が各出力線対PCBk a,PCBk b
(k=1,…,K)に得られる。
では、前記第1の中間結果と第2の中間結果と各パリテ
ィビットとが次式(5)に従いパリティ演算され、シン
ドロームが得られる。
をN1次の列ベクトルv1で、第2の情報ビットグルー
プBの各ビットの論理値をN2次の列ベクトルv2で、
パリティビットをK次の列ベクトルPYでそれぞれ表わ
すと共に、従来回路で得られるシンドロームをK次の列
ベクトルSYで表示すれば、次式(6)のようになる。
ならない。従って、本実施例の回路においても、所定の
シンドロームが得られる。
(a)〜(c)がある。 (a) 例えば、次数N1=N2とすると、行列H1及
びH2の行列段数は、検査行列Hの行列段数のほぼ半分
である。例えば、前記文献2に示されるように符号を構
成する場合、情報ビット長を128ビットとすると、行
列Hの行列段数が64段である。これに対して、行列H
1及び行列H2の行列段数は共に32段である。従っ
て、パリティビット・マトリクス領域230Pも含めた
シンドロームバスSBまでのパリティ回路PTYAk ,PTYB
k の回路段数が34段となり、従来の65段より著しく
少なくなる。このように本実施例では、大きな面積増加
なしに、回路段数を従来の約半分にすることができ、高
速な半導体記憶装置が得られる。
2の情報ビット・マトリクス領域230A及び230B
における各パリティ回路PTYAk ,PTYBk を前記“Double
tier XOR Schem”構成としてさらに高速化を図るこ
とができる。例えば、前記情報ビット長128ビットの
例で、第1及び第2の情報ビット・マトリクス領域23
0A,230Bのパリティ回路PTYAk ,PTYBk を、4個
の8入力パリティ回路P1と該パリティ回路P1の出力
を入力する4入力パリティ回路P2とで構成すれば、X
ORマトリクス回路全体の回路段数が14段となり、従
来の17段より小さいものが得られる。このような“Do
ubletier XOR Schem”構成とすることで生じる新た
な回路面積の増加分は、従来のものを同構成に代えて生
じる増加分と同じである。
考える。従来構成においては、例えば、8個の16入力
パリティ回路P3と、該パリティ回路P3の出力を入力
する8入力パリティ回路P4とによる構成が考えられ、
回路段数が24段となる。これに対し、本実施例では第
1及び第2の情報ビット・マトリクス回路230A,2
30Bにおいて、各パリティ回路PTYAk ,PTYBk を、8
個の8入力パリティ回路P11と、該パリティ回路P1
1の出力を入力する8入力パリティ回路P12とで構成
できる。そのため、XORマトリクス回路全体の回路段
数が18段となり、従来の24段よりもかなり小さくな
る。従って、本実施例では情報ビット長が大きいほど大
きな改善効果が得られ、高速な半導体記憶装置が実現で
きる。
リクス領域230A,230Bに設けられた各パリティ
回路PTYAk ,PTYBk に寄生する配線容量は、従来のXO
Rマトリクス回路の各行のパリティ回路に寄生するもの
の半分である。これは、対応する情報ビット・カラムレ
ジスタ群20A,20Bのビット数が従来のものの半分
であるためである。このように各パリティ回路PTYAk ,
PTYBk に寄生する配線容量も半分となるので、従来のも
のより高速性能に優れた半導体記憶装置が得られる。
例を用いずに単独でも実施可能であり、その構成例を図
8に示す。図8は、第2の実施例の単独の実施例を示す
もので、図7のXORマトリクス回路の他の構成例を示
す要部の構成図である。この図では、パリティビット・
マトリクス領域230Pのk行k列周辺の回路が示され
ている。
第1の情報ビット・マトリクス領域230Aのk行目に
設けられたパリティ回路PTYAk の出力線対、PCAk+1
a,PCAk+1bは第1の情報ビット・マトリクス領域
230Aのk+1行目に設けられたパリティ回路PTYA
k+1 の出力線対、PCBk a,PCBk bは第2の情報
ビット・マトリクス領域230Bのk行に設けられたパ
リティ回路PTYBk の出力線対、PCBk+1 a,PCB
k+1 bは第2の情報ビット・マトリクス領域230Bの
k+1行に設けられたパリティ回路PTYBk+1 の出力線対
である。
XOR21k 及びXOR22k が設けられ、さらに単位
行列Iのk+1行、k+1列の要素と対応するXOR2
1k+ 1 及びXOR22k+1 が設けられている。信号線対
Pk a,Pk bは、kビット目のパリティビット、P
k+1 a,Pk+1 bはk+1ビット目のパリティビットに
それぞれ対応する。信号線対SBk a,SBk bはkビ
ット目のシンドロームビット、SBk+1 a,SBk+1 b
はk+1ビット目のシンドロームビットにそれぞれ対応
する。
る。ところが、パリティビット・マトリクス領域230
Pに配置されるXOR21k ,XOR22k の向きが、
第1及び第2の情報ビット・マトリクス領域230A,
230Bと同一になっている。また、単位行列Iのk行
k列の行列要素と、k+1行、k+1列の行列要素とに
対応する計4個のXORが、パリティビット・マトリク
ス領域230P上のk行,k+1行とk列,k+1列の
隣接する4つの格子点に配置されている。
する“1”となる行列要素がたかだか2つであるので、
図8のように本実施例を単独実施しても、その回路面積
が図7の実施例と比べて著しく大きくなることはない。
しかし、その配線が図7の実施例よりも混み合うことが
図8と図7を比較して明らかである。従って、図7に示
すように、第2の実施例は第1の実施例と合わせて実施
してより効果がある。第3の実施例 図9は、本発明の第3の実施例を示す半導体記憶装置に
おけるXORマトリクス回路の構成図であり、第2の実
施例を示す図7中の要素と共通の要素には共通の符号が
付されている。
路230に代えて、それと構成の異なるXORマトリク
ス回路330が設けられ、他の回路は図7のものと同様
である。この図9の構成を説明する前に、まず本実施例
に関係する行列の性質について述べる。
の方向(例えば、上向き)にrビット巡回シフトして得
られる列ベクトルvr 及びその転置列ベクトル tvr を
次式(7)で表わす。 tv=(v1 ,v2 ,v3 …,vN ) tvr =(vr+1 ,vr+2 ,…,vN ,v1 ,v2 ,…vr ) 但し、t;転置 ・・・(7) r<0であるとき、列ベクトルvr を第2の方向(例え
ば、下向き)に巡回シフトすれば、次式(8)が得られ
る。 v0 =v (vr )-r=v ・・・(8) k行N列の行列Pに対して、その行列を構成する各列ベ
クトルpをrビット巡回シフトして得られる行列Pr を
次式(9)で表わす。 P=[p1 p2 …pN ] Pr =[p1 r p2 r … pN r ] ・・・(9) 前記定義において、単位行列をIとして次式(10)が得
られる。 Ir v=vr ・・・(10) 次に、積Pvをzとおくと、zはN次の列ベクトルで、
その要素は次式(11)のようになる。
になる。
z1は、次式(13)のように、列ベクトルzの各要素を
rビット巡回シフトして得られる。 z1=zr ・・・(13) よって、(11)式〜(13)式より、 Pr v=(Pv)r =zr ・・・(14) となる。一方、(8)式と(10)式より、 I-rzr =(zr )-r=z ・・・(15) となる。従って、(11)、(14)、(15)式より、次式
(16)が得られる。 I-r(Pr v)=Pv ・・・(16) 次に、本実施例におけるシンドロームの演算式を示す。
本実施例のデータグループは、第2の実施例と同様に、
ビット長N1ビットの第1の情報ビットグループAと、
ビット長N2ビットの第2の情報ビットグループBと、
ビット長Kビットのパリティビットとから構成されてい
る。情報ビットグループAの各ビットの論理値を列ベク
トルv1で、情報ビットグループBの各ビットの論理値
を列ベクトルv2で表わす。また、検査行列Hを前記
(4)式で表わす。
ように変形できる。
30が構成されている。次に、図9の回路構成について
説明する。このXORマトリクス回路330は、第1の
情報ビットグループAに対応する第1の情報ビット・マ
トリクス領域330Aと、第2の情報ビットグループB
に対応する第2の情報ビット・マトリクス領域330B
と、パリティビット・マトリクス領域330Pとで、構
成されている。第1の情報ビット・マトリクス領域33
0Aでは、第1のXOR1Aが、(17)式の行列H1と
対応して配置配線されている。この第1のXOR1Aと
行列の対応は、第2の実施例と同様である。この第1の
XOR1Aによって各行毎にパリティ回路PTYAk (k=
1,…,k)が構成され、これらの各パリティ回路PTYA
k の各出力線対PCAk a,PCAk b(k=1,…,
k)がパリティビット・マトリクス領域330Pの入力
側に接続されている。
Bでは、第1のXOR1Bが(17)式の行列H2r と対
応して配置配線されている。この第1のXOR1Bによ
って各行毎にパリティ回路PTYBk (k=1,…,k)が
構成され、これらの各パリティ回路PTYBk の各出力線対
PCBk a,PCBk b(k=1,…,k)がパリティ
ビット・マトリクス領域330Pの入力側に接続されて
いる。これらの各出力線対PCBk a,PCBk bの各
ビットの論理値を列ベクトルyで表すと、次式(18)の
ようになる。 y=H2r v2 ・・・(18) なお、第2の情報ビット・マトリクス領域330Bの各
パリティ回路PTYBK は、その信号の伝播が第1の情報ビ
ット・マトリクス領域330Aのものと図面上で左右逆
方向となるように構成されている。
では、(17)式中の単位行列Iの“1”である行列要素
(例えば、k行k列のもの)と対応して第2のXOR2
k が配置されている。また、(17)式中の単位行列I-r
の“1”である行列要素(例えば、(k−r−1)行、
k列のもの、ここでk−rはmod Kの演算)と対応
して第3のXOR3k-r-1 が配置されている。第2のX
OR2k と第3のXOR3k-r-1 は、接続が異なるだけ
で、回路構成そのものは同一であり、例えば図5のXO
Rパターンを90°回転して配置されている。即ち、本
実施例においても、第1の実施例が併せて実施される。
30Pでは、第2及び第3のXORXOR2k ,XOR
3k-r-1 を一括して考えると、各XORが行列I+I-r
の“1”である行列要素に1個ずつ対応して配置されて
いる。従って、パレティビット・マトリクス領域330
Pにおいて、XOR回路が1箇所に集中して混み合うこ
とがないので、このような構成は、高集積化に有利であ
る。
における各回路の接続状態を説明する。k行k列に配置
される第2のXOR2k では、そのゲート入力線対GG
1が、第1の情報ビット・マトリクス領域330Aのk
行目に設けられたパリティ回路PTYAk の各出力線対PC
Ak a,PCAk bに接続されている。第3のXOR3
k-r-1 では、そのゲート入力線対GG2がパリティビッ
ト・マトリクス領域330Pの(k−r−1)行目に設
けられたパリティ回路PTYBk-r-1 の各出力線対PCB
k-r-1 a,PCBk-r-1 bに接続されている。(k−r
−1)は、modKの演算である。これらの第2のXO
R2k と第3のXOR3k-r-1 とがカスケード接続され
ると共に、それらのいずれか一方の偶奇数入力線対がパ
リティビット・マトリクス領域330Pのkビット目の
列入力線対XGPk a,XGPk bに、他方の偶奇数出
力線対がそのまま延長されてkビット目のジンドローム
バスSBの信号線対SBk a,SBk bに接続されてい
る。
実施例と同様、図7の各情報ビット・カラムレジスタ2
0Am ,20Bj より各ビットの論理値が第1及び第2
の情報ビット・マトリクス領域330A,330Bの列
入力線対XGAj a,XGAj b,XGBj a,XGB
j bへ転送され、それぞれの領域330A,330Bで
パリティ演算が行われる。そして、第1の情報ビット・
マトリクス領域330Aの各行毎に第1の中間結果が出
力線対PCAk a,PCAk bに、第2の情報ビット・
マトリクス領域330Bの各行毎に第2の中間結果が出
力線対PCBk a,PCBk bにそれぞれ出力される。
すると、パリティビット・マトリクス領域330Pにお
いて、これらの中間結果とパリティビットとがパリティ
演算され、シンドロームが得られる。
に注目すると、回路構成より、次式(19)式のようにな
る。
にほかならず、(6)式と等価である。従って、所定の
シンドロームが得られる。
ある。 (a) 本実施例では、第2の実施例と同様に、各パリ
ティ回路PTYAk,PTYBk- r-1 の回路段数を減らせて、か
つ寄生容量も半減できるので、高速な半導体記憶装置が
得られる。 (b) 前述したように、パリティビット・マトリクス
領域330Pでは、行列I+I-rの“1”である行列要
素に対応して、ただ1個のXORが設けられる。そのた
め、rを適切に選べば、XORが列方向及び行方向のい
ずれについても隣接した格子点に連続して配置されるこ
とのない、構成をとることができる。従って、少なくと
も2組の列入力線対XGPk a,XGPk bと1個のX
ORとを対応させ、第1及び第2の情報ビット・マトリ
クス領域330A,330Bと同様に、列入力線XGP
k a,XGPk bのピッチの狭いものが構成でき、従来
のものに対して回路面積の増加をなくすことができる。 (c) 本実施例では、第2の実施例と同様、単独でも
実施できるが、第1の実施例と併せて実施してより効果
がある。
におけるXORのパターン図であり、従来の図5中の要
素と共通の要素には共通の符号が付されている。
に、偶数入力端子EIに接続されるNMOS(第1のM
OSトランジスタ)31及びNMOS(第3のMOSト
ランジスタ)33と、奇数入力端子OIに接続されるN
MOS(第4のMOSトランジスタ)32及びNMOS
(第2のMOSトランジスタ)34とで構成されている
が、そのトランジスタの配置及び接続関係が次のように
従来のものと異なっている。
る。NMOS31のゲートが第1層ポリシリコンPL1
01で、NMOS34のゲートが第1層ポリシリコンP
L102でそれぞれ形成され、その第1層ポリシリコン
PL101,PL102がビット線方向であるY軸方向
に平行に設けられている。NMOS31と34は、その
ドレインである拡散領域DFF11を共有している。N
MOS31とY軸方向に対向してNMOS33が設けら
れている。NMOS33のゲートは、第1層ポリシリコ
ンPL101の延長線上に位置する第1層ポリシリコン
PL103によって形成されている。また、NMOS3
4とY軸方向に対向し、かつNMOS33とX軸方向に
対向してNMOS32が設けられている。NMOS32
のゲートは、第1層ポリシリコンPL102の延長線上
に位置する第1層ポリシリコンPL104によって形成
されている。NMOS33と32は、そのドレインであ
る拡散領域DFF21を共有している。
明する。拡散領域DFF11は、第2のコンタクト孔C
H2を介して第1層メタルML103と接続され、その
第1層メタルML103が偶数出力端子EOに接続され
ている。DFF21は、第2のコンタクト孔CH2を介
して第1層メタルML104と接続され、その第1層メ
タルML104が奇数出力端子OOに接続されている。
NMOS31のソースである拡散領域DFF12と、N
MOS33のソースである拡散領域DFF23とが、偶
数入力端子EIに接続された第1層メタルML101に
より、第2のコンタクト孔CH2を介して直線的に接続
されている。NMOS34のソースである拡散領域DF
F13と、NMOS32のソースである拡散領域DFF
22とが、第2のコンタクト孔CH2を介して第1層メ
タルML102により直線的に接続され、該第1層メタ
ルML102が奇数入力端子OIに接続されている。
2,PL103には電極引出し部が設けられ、該第1層
ポリシリコンPL101と第4層ポリシリコンPL41
とが第1のコンタクト孔CH1を介して接続され、該第
1層ポリシリコンPL102及びPL103と第4層ポ
リシリコンPL42とが第1のコンタクト孔CH1を介
して接続されている。さらに、第1層ポリシリコンPL
101とPL104とが、第1層ポリシリコンPL11
0によって接続されている。
102とPL103とが、第4層ポリシリコンPL42
を介して接続されているが、これに代えて、第1層ポリ
シリコンPL110と交差してその上方に図示しない第
4層ポリシリコンを設け、その第4層ポリシリコンによ
って第1層ポリシリコンPL102とPL103とを接
続してもよい。
る。本実施例では、偶数入力端子EIに接続されるNM
OS31とNMOS33とを対向して配置すると共に、
奇数入力端子OIに接続されるNMOS34とNMOS
32とを対向して配置し、そのNMOS31,32のゲ
ートとNMOS33,34のゲートとを実質的に交差す
る構成にしている。そのため、動作時に偶奇数入力線対
EOIと偶奇数出力線対EOOとの間に形成される伝送
路のいずれか一方に、従来の図5のような第4層ポリシ
リコンPL43による抵抗が直列に寄生するということ
がない。従って、図10のようなXORをカスケード接
続したときに、多数の寄生抵抗が直列接続されるという
ことがなく、動作速度の速いXORマトリクス回路13
0,230,330を実現でき、高速な半導体記憶装置
が得られる。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 (a) 図1に示すシンドロームデコーダ40は、NA
NDゲートからなるデコードゲート41,42を用いて
構成しているが、他のゲート回路を用いて構成すること
も可能である。 (b) 図10において、XORを構成するNMOS3
1〜34のドレインとソースは互換性があるため、それ
らのドレインとソースを逆にするような構成にしてもよ
い。拡散領域DFF12とDFF23間を接続する第1
層メタルML101、あるいは拡散領域DFF13とD
FF22間を接続する第1層メタルML102等を、他
の配線材料で形成してもよい。また、XORはPチャネ
ル型MOSトランジスタ(以下、PMOSという)を用
いて構成したり、あるいはNMOSとPMOSを組合わ
せて構成することも可能である。
び2の発明によれば、情報ビット・マトリクス領域を第
1のXORで構成すると共に、パリティビット・マトリ
クス領域を第2のXORで構成し、該第1のXORに対
して該第2のXORを実質的に直交する向きに配置した
ので、従来のようなシンドロームバスの引きまわしによ
る無駄な領域を除去でき、半導体記憶装置の集積度を向
上できる。
一部の第1の部分小行列H1に対応してXORが配置構
成された第1の情報ビット・マトリクス領域と、検査行
列H中の一部の第2の部分小行列H2に対応してXOR
が配置構成された第2の情報ビット・マトリクス領域と
を、パリティビット・マトリクス領域の両側に設けてい
る。そのため、回路構成の大きな増加なしに、各パリテ
ィ回路の素子段数を小さくできると共に寄生容量も低減
できるので、高速な半導体記憶装置が得られる。
1の部分小行列H1に対応して構成された第1の情報ビ
ット・マトリクス領域と、各列ベクトルを所定のビット
数だけ巡回シフトして得られる第2の部分小行列H2に
対応して構成された第2の情報ビット・マトリクス領域
とを、パリティビット・マトリクス領域の両側に配置し
ている。そのため、各パリティ回路の素子段数を小さく
できると共に寄生容量も低減できるので、高速な半導体
記憶装置が得られる。
・マトリクス領域において、例えば論理“1”である行
列要素に対してただ1つのXORが配置されるだけであ
るので、請求項3の発明よりもさらに回路面積の小さな
ものが得られ、半導体記憶装置の集積度をより向上でき
る。
ランジスタで構成されるXORにおいて、同一入力端子
に接続される2組のMOSトランジスタ同士を対向して
配置し、それらのゲートを実質的に交差する構成とした
ので、多数のXORをカスケード接続しても、寄生抵抗
が直列接続されることがなく、しかもMOSトランジス
タにおける拡散領域の外側に配線が迂回して設けられる
ことがないので、高集積度で高速な半導体記憶装置が得
られる。
要部の構成図である。
る。
である。
要部の構成図である。
す要部の構成図である。
回路の構成図である。
回路のパターン図である。
・カラムレジスタ群 20P パリティビット・カラム
レジスタ群 31〜34 NMOS 40 シンドロームデコーダ 130,230,330 XORマトリクス回路 130D 情報ビット・マトリクス
領域 130P,230P,330P パリティビット・マ
トリクス領域 230A,330A 第1の情報ビット・マト
リクス領域 230B,330B 第2の情報ビット・マト
リクス領域
Claims (6)
- 【請求項1】 複数の情報ビット及び複数のパリティビ
ットからなるデータグループを格納するメモリセルアレ
イと、前記複数の情報ビットを一時保持する情報ビット
・カラムレジスタ群と、前記複数のパリティビットを一
時保持するパリティビット・カラムレジスタ群と、前記
データグループにおける各ビットの論理値から検査行列
Hに従ってシンドロームを求めるXORマトリクス回路
とを備え、前記シンドロームに基づき前記情報ビット・
カラムレジスタ群及びパリティビット・カラムレジスタ
群に対するビット誤りの訂正が行える誤り訂正符号回路
内蔵の半導体記憶装置において、 前記XORマトリクス回路は、 前記情報ビット・カラムレジスタ群に接続され、複数の
トランジスタで構成された第1のXOR基本単位回路が
カスケード接続されてなる複数のパリティ回路を有する
情報ビット・マトリクス領域と、 前記パリティビット・カラムレジスタ群に接続され、複
数のトランジスタでそれぞれ構成された複数の第2のX
OR基本単位回路を有するパリティビット・マトリクス
領域とを備え、 前記各パリティ回路の出力線対を、これに対応する前記
第2のXOR基本単位回路を構成する複数のトランジス
タの制御電極と接続したことを特徴とする半導体記憶装
置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、 前記第2のXOR基本単位回路を構成する複数のトラン
ジスタのゲートが、前記第1のXOR基本単位回路を構
成する複数のトランジスタのゲートに対して実質的に直
交する方向に配置されていることを特徴とする半導体記
憶装置。 - 【請求項3】 第1のグループに属する複数の情報ビッ
トからなる第1の情報ビットグループ、第2のグループ
に属する複数の情報ビットからなる第2の情報ビットグ
ループ、及び複数のパリティビットより構成されるデー
タグループを格納するメモリセルアレイと、前記第1の
情報ビットグループを一時保持する第1の情報ビット・
カラムレジスタ群と、前記第2の情報ビットグループを
一時保持する第2の情報ビット・カラムレジスタ群と、
前記複数のパリティビットを一時保持するパリティビッ
ト・カラムレジスタ群と、前記データグループにおける
各ビットの論理値から検査行列Hに従ってシンドローム
を求めるXORマトリクス回路とを備え、前記シンドロ
ームに基づき前記第1,第2の情報ビット・カラムレジ
スタ群及びパリティビット・カラムレジスタ群に対する
ビット誤りの訂正が行える誤り訂正符号回路内蔵の半導
体記憶装置において、 前記XORマトリクス回路は、 前記第1の情報ビット・カラムレジスタ群に接続され、
前記検査行列Hの第1の部分小行列H1に対応して構成
された第1の情報ビット・マトリクス領域と、 前記第1の情報ビット・マトリクス領域と対向して前記
第2の情報ビット・カラムレジスタ群に接続され、前記
検査行列Hより単位行列I及び前記第1の部分小行列H
1を除去して得られる第2の部分小行列H2に対応して
構成された第2の情報ビット・マトリクス領域と、 前記第1と第2の情報ビット・マトリクス領域間に配置
され、前記パリティビット・カラムレジスタ群に接続さ
れたパリティビット・マトリクス領域とを備え、 前記第1の情報ビット・マトリクス領域の対応は、前記
第1の部分小行列H1中の“1”である行列要素と対応
する各格子点にXOR基本単位回路が配置され、 前記第2の情報ビット・マトリクス領域の対応は、前記
第2の部分小行列H2中の“1”である行列要素と対応
する各格子点に前記XOR基本単位回路が配置されてい
ることを特徴とする半導体記憶装置。 - 【請求項4】 請求項3記載の半導体記憶装置におい
て、 前記第2の情報ビット・マトリクス領域は、前記検査行
列Hより単位行列Iと前記第1の部分小行列Hとを除去
した後に各列ベクトルを所定のビット数だけ巡回シフト
して得られる第2の部分小行列H2に対応して構成さ
れ、この対応は、該第2の部分小行列H2中の“1”で
ある行列要素と対応する各格子点に前記XOR基本単位
回路が配置されていることを特徴とする半導体記憶装
置。 - 【請求項5】 請求項4記載の半導体記憶装置におい
て、 前記パリティビット・マトリクス領域は、前記単位行列
Iの各列ベクトルを前記巡回シフト方向とは異なる方向
に所定のビット数だけ巡回シフトした後に前記単位行列
Iを加算して得られる行列に対応して、前記XOR基本
単位回路が配置されて構成されていることを特徴とする
半導体記憶装置。 - 【請求項6】 複数の情報ビット及び複数のパリティビ
ットからなるデータグループを格納するメモリセルアレ
イと、前記複数の情報ビットを一時保持する情報ビット
・カラムレジスタ群と、前記複数のパリティビットを一
時保持するパリティビット・カラムレジスタ群と、複数
のXOR基本単位回路を有し、前記データグループにお
ける各ビットの論理値から検査行列Hに従ってシンドロ
ームを求めるXORマトリクス回路とを備え、前記シン
ドロームに基づき前記情報ビット・カラムレジスタ群及
びパリティビット・カラムレジスタ群に対するビット誤
りの訂正が行える誤り訂正符号回路内蔵の半導体記憶装
置において、 前記XOR基本単位回路は、第1及び第2の入力端子に
それぞれ接続されドレインまたはソースの拡散領域を共
有する第1及び第2のMOSトランジスタと、前記第1
及び第2の入力端子にそれぞれ接続されドレインまたは
ソースの拡散領域を共有する第3及び第4のMOSトラ
ンジスタとを備え、 前記第1の入力端子に接続された前記第1と第3のMO
Sトランジスタは、それらのゲートが実質的に同一線上
に位置するように対向して配置され、前記第2の入力端
子に接続された前記第2と第4のMOSトランジスタ
は、それらのゲートが実質的に同一線上に位置するよう
に対向して配置され、 前記第1のMOSトランジスタのソースまたはドレイン
の拡散領域の一方と前記第3のMOSトランジスタのソ
ースまたはドレインの拡散領域の一方とが配線材料によ
って接続され、前記第2のMOSトランジスタのソース
またはドレインの拡散領域の一方と前記第4のMOSト
ランジスタのソースまたはドレインの拡散領域の一方と
が配線材料で接続され、前記第1のMOSトランジスタ
のゲートが延設されて前記第4のMOSトランジスタの
ゲートと接続されていることを特徴とする半導体記憶装
置。
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