JP3067866B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
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- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、誤り訂正符号（Error
Corecting Code、ECC)回路を内蔵した半導体記憶装置に
関するものである。
Corecting Code、ECC)回路を内蔵した半導体記憶装置に
関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがある。 文献１；信学技報ＳＤＭ９０−３３，ＩＣＤ９０−４１
（１９９０）大石 司他「ビット反転レジスタを用いた
アレイ埋め込み型ＥＣＣ内蔵ＤＲＡＭ」Ｐ．６７−７４ 文献２；IEEE JOURNAL OF SOLID-STATE CIRCUITS、２３
［２３］（１９８８−２）（米）K.Furutani et al，
“ア ビルト−イン ハミング コード イーシーシー
サーキット フォー ディーラム（A Built-In Hammi
ng Code ECC Circuit for DRAM，s ）”Ｐ．５０−５５ 文献３； 特開昭５８−１０７７４１号公報 半導体記憶装置における記憶容量の増大に伴い、記憶素
子の故障の可能性が高くなるので、ビット誤りの検出と
その訂正を行うＥＣＣ回路内蔵の半導体記憶装置が提案
されている。ＥＣＣには、単一誤り訂正（Single Error
Correcting 、SEC)符号として有名なハミング(Hammin
g）符号や、単一誤り訂正・２重誤り検出（Single Erro
r Correcting and double error detecting、SEC/DED)
符号等がある。前記文献１では、ＳＥＣ符号を用いた半
導体記憶装置について記載されており、その一構成例を
図を用いて説明する。
例えば次のような文献に記載されるものがある。 文献１；信学技報ＳＤＭ９０−３３，ＩＣＤ９０−４１
（１９９０）大石 司他「ビット反転レジスタを用いた
アレイ埋め込み型ＥＣＣ内蔵ＤＲＡＭ」Ｐ．６７−７４ 文献２；IEEE JOURNAL OF SOLID-STATE CIRCUITS、２３
［２３］（１９８８−２）（米）K.Furutani et al，
“ア ビルト−イン ハミング コード イーシーシー
サーキット フォー ディーラム（A Built-In Hammi
ng Code ECC Circuit for DRAM，s ）”Ｐ．５０−５５ 文献３； 特開昭５８−１０７７４１号公報 半導体記憶装置における記憶容量の増大に伴い、記憶素
子の故障の可能性が高くなるので、ビット誤りの検出と
その訂正を行うＥＣＣ回路内蔵の半導体記憶装置が提案
されている。ＥＣＣには、単一誤り訂正（Single Error
Correcting 、SEC)符号として有名なハミング(Hammin
g）符号や、単一誤り訂正・２重誤り検出（Single Erro
r Correcting and double error detecting、SEC/DED)
符号等がある。前記文献１では、ＳＥＣ符号を用いた半
導体記憶装置について記載されており、その一構成例を
図を用いて説明する。
【０００３】図２は、前記文献１に記載されたＥＣＣ回
路内蔵の半導体記憶装置の一構成例を示す要部の構成図
である。なお、この図２では、チップ内における各回路
部のレイウアト（配置）の概略をも示している。この半
導体記憶装置は、ＥＣＣ回路内蔵のダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）を示すもので、複
数の情報ビット及びパリティビット等を有するメモリセ
ルアレイ１０と、前記情報ビット及びパリティビットを
一時保持するカラムレジスタ群２０と、パリティチェッ
クを行ってシンドロームを求める排他的論理和（ＸＯ
Ｒ）マトリクス回路３０と、該シンドロームをデコード
してカラムレジスタ群２０に対する誤り訂正を行わせる
シンドロームデコーダ４０とを、備えている。
路内蔵の半導体記憶装置の一構成例を示す要部の構成図
である。なお、この図２では、チップ内における各回路
部のレイウアト（配置）の概略をも示している。この半
導体記憶装置は、ＥＣＣ回路内蔵のダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）を示すもので、複
数の情報ビット及びパリティビット等を有するメモリセ
ルアレイ１０と、前記情報ビット及びパリティビットを
一時保持するカラムレジスタ群２０と、パリティチェッ
クを行ってシンドロームを求める排他的論理和（ＸＯ
Ｒ）マトリクス回路３０と、該シンドロームをデコード
してカラムレジスタ群２０に対する誤り訂正を行わせる
シンドロームデコーダ４０とを、備えている。
【０００４】次に、各回路部毎の構成とそれらの全体的
な動作（１）〜（５）を説明する。 （１） メモリセルアレイ１０の構成 メモリセルアレイ１０は、誤り訂正の操作対象である複
数の情報ビットと複数のパリティビットとからなる一組
のデータ（これを、データグループという）を、複数の
ビット線対より一括して書込む手段、書込まれたデータ
を保持する手段、及び保持されたデータを一括して複数
のビット線対上に読出す手段を備えている。このメモリ
セルアレイ１０は、データグループの情報ビットを保持
する情報ビット領域１０Ｄと、それと同一構成のパリテ
ィビットを保持するためのパリティビット領域１０Ｐと
に、区分される。
な動作（１）〜（５）を説明する。 （１） メモリセルアレイ１０の構成 メモリセルアレイ１０は、誤り訂正の操作対象である複
数の情報ビットと複数のパリティビットとからなる一組
のデータ（これを、データグループという）を、複数の
ビット線対より一括して書込む手段、書込まれたデータ
を保持する手段、及び保持されたデータを一括して複数
のビット線対上に読出す手段を備えている。このメモリ
セルアレイ１０は、データグループの情報ビットを保持
する情報ビット領域１０Ｄと、それと同一構成のパリテ
ィビットを保持するためのパリティビット領域１０Ｐと
に、区分される。
【０００５】同一回路構成の情報ビット領域１０Ｄ及び
パリティビット領域１０Ｐは、複数のワード線ＷＬ0 ，
ＷＬ1 ，…と、これらと直交する複数の相補的なビット
線対ＢＬａ，ＢＬｂ，…とを備え、それらの各交差箇所
にはメモリセル１１1 ，１１2 ，…がそれぞれ接続され
てマトリクス状に配列されている。情報ビット領域１０
Ｄにおける複数の相補的なビット線対ＢＬＤａ，ＢＬＤ
ｂ，…と、パリティビット領域１０Ｐにおける複数の相
補的なビット線対ＢＬＰａ，ＢＬＰｂ，…とは、カラム
レジスタ群２０に接続されている。
パリティビット領域１０Ｐは、複数のワード線ＷＬ0 ，
ＷＬ1 ，…と、これらと直交する複数の相補的なビット
線対ＢＬａ，ＢＬｂ，…とを備え、それらの各交差箇所
にはメモリセル１１1 ，１１2 ，…がそれぞれ接続され
てマトリクス状に配列されている。情報ビット領域１０
Ｄにおける複数の相補的なビット線対ＢＬＤａ，ＢＬＤ
ｂ，…と、パリティビット領域１０Ｐにおける複数の相
補的なビット線対ＢＬＰａ，ＢＬＰｂ，…とは、カラム
レジスタ群２０に接続されている。
【０００６】なお、メモリセルアレイ１０は、前記文献
１，２に記載されているように、他の構成であってもよ
い。例えば、複数のメモリセル１１1 ，１１2 ，…が複
数のサブビット線対に接続されると共に、その各サブビ
ット線対にセンスアンプが接続されている。そして、複
数のサブビット線対がスイッチ手段を介してメインビッ
ト線対に接続され、該メインビット線対がカラムレジス
タ群２０と接続されていてもよい。
１，２に記載されているように、他の構成であってもよ
い。例えば、複数のメモリセル１１1 ，１１2 ，…が複
数のサブビット線対に接続されると共に、その各サブビ
ット線対にセンスアンプが接続されている。そして、複
数のサブビット線対がスイッチ手段を介してメインビッ
ト線対に接続され、該メインビット線対がカラムレジス
タ群２０と接続されていてもよい。
【０００７】（２） カラムレジスタ群２０の構成 カラムレジスタ群２０は、各ビット線対ＢＬＤａ，ＢＬ
Ｄｂ，…に接続され情報ビットを一時保持する情報ビッ
ト・カラムレジスタ２０Ｄm からなる情報ビット・カラ
ムレジスタ群と、各ビット線対ＢＬＰａ，ＢＬＰｂ，…
に接続されパリティビットを一時保持するパリティビッ
ト・カラムレジスタ２０Ｐk からなるパリティビット・
カラムレジスタ群とで、構成され、それらの各カラムレ
ジスタにはカラムアドレスＣＡと入／出力バス（Ｉ／Ｏ
バス）ＤＢが共通接続されている。
Ｄｂ，…に接続され情報ビットを一時保持する情報ビッ
ト・カラムレジスタ２０Ｄm からなる情報ビット・カラ
ムレジスタ群と、各ビット線対ＢＬＰａ，ＢＬＰｂ，…
に接続されパリティビットを一時保持するパリティビッ
ト・カラムレジスタ２０Ｐk からなるパリティビット・
カラムレジスタ群とで、構成され、それらの各カラムレ
ジスタにはカラムアドレスＣＡと入／出力バス（Ｉ／Ｏ
バス）ＤＢが共通接続されている。
【０００８】各情報ビット・カラムレジスタ２０Ｄ
m は、ビット線対ＢＬＤａ，ＢＬＤｂ，…に接続された
ビット線入力端子Ｄａ，Ｄｂと、シンドロームデコーダ
４０の出力にあたる訂正信号線対ＥＣＤａ，ＥＣＤｂに
接続された訂正信号入力端子ＥＣＳａ，ＥＣＳｂと、Ｘ
ＯＲマトリクス回路３０の入力側の列入力線対ＸＧＤ
ａ，ＸＧＤｂに接続されたレジスタ出力端子ＲＸａ，Ｒ
Ｘｂとを、備えている。
m は、ビット線対ＢＬＤａ，ＢＬＤｂ，…に接続された
ビット線入力端子Ｄａ，Ｄｂと、シンドロームデコーダ
４０の出力にあたる訂正信号線対ＥＣＤａ，ＥＣＤｂに
接続された訂正信号入力端子ＥＣＳａ，ＥＣＳｂと、Ｘ
ＯＲマトリクス回路３０の入力側の列入力線対ＸＧＤ
ａ，ＸＧＤｂに接続されたレジスタ出力端子ＲＸａ，Ｒ
Ｘｂとを、備えている。
【０００９】各パリティビット・カラムレジスタ２０Ｐ
k は、情報ビット・カラムレジスタ２０Ｄm と同一構成
の回路であり、そのビット線入力端子Ｄａ，Ｄｂにビッ
ト線対ＢＬＰａ，ＢＬＰｂ，…が、訂正信号入力端子Ｅ
ＣＳａ，ＥＣＳｂにシンドロームデコーダ４０の出力側
の訂正信号入力線対ＥＣＰａ，ＥＣＰｂがそれぞれ接続
され、さらにレジスタ出力端子ＲＸａ，ＲＸｂにはＸＯ
Ｒマトリクス回路３０の入力側の列入力線対ＸＧＰａ，
ＸＧＰｂが接続されている。
k は、情報ビット・カラムレジスタ２０Ｄm と同一構成
の回路であり、そのビット線入力端子Ｄａ，Ｄｂにビッ
ト線対ＢＬＰａ，ＢＬＰｂ，…が、訂正信号入力端子Ｅ
ＣＳａ，ＥＣＳｂにシンドロームデコーダ４０の出力側
の訂正信号入力線対ＥＣＰａ，ＥＣＰｂがそれぞれ接続
され、さらにレジスタ出力端子ＲＸａ，ＲＸｂにはＸＯ
Ｒマトリクス回路３０の入力側の列入力線対ＸＧＰａ，
ＸＧＰｂが接続されている。
【００１０】図３は、図２中の各情報ビット・カラムレ
ジスタ２０Ｄm 及びパリティビット・カラムレジスタ２
０Ｐk の構成ブロック図である。このカラムレジスタ
は、ビット線入力端子Ｄａ，Ｄｂと相補的なレジスタビ
ット線対ＲＢＬａ，ＲＢＬｂとの間に、各ビットの論理
値を双方向に転送するための転送手段２１が設けられて
いる。レジスタビット線対ＲＢＬａ，ＲＢＬｂには、そ
の論理値を保持する保持手段２２と、カラムセレクタ２
３とが接続されている。保持手段２２は、訂正信号入力
端子ＥＣＳａ，ＥＣＳｂの信号に基づき、保持している
論理値を反転（例えば、 ECSa ＝“１”， ECSb ＝
“０”で反転）する反転手段を有している。カラムセレ
クタ２３内には、カラムアドレスＣＡで制御されるスイ
ッチ手段がレジスタビット線対ＲＢＬａ，ＲＢＬｂとＩ
／ＯバスＤＢとの間に設けられている。
ジスタ２０Ｄm 及びパリティビット・カラムレジスタ２
０Ｐk の構成ブロック図である。このカラムレジスタ
は、ビット線入力端子Ｄａ，Ｄｂと相補的なレジスタビ
ット線対ＲＢＬａ，ＲＢＬｂとの間に、各ビットの論理
値を双方向に転送するための転送手段２１が設けられて
いる。レジスタビット線対ＲＢＬａ，ＲＢＬｂには、そ
の論理値を保持する保持手段２２と、カラムセレクタ２
３とが接続されている。保持手段２２は、訂正信号入力
端子ＥＣＳａ，ＥＣＳｂの信号に基づき、保持している
論理値を反転（例えば、 ECSa ＝“１”， ECSb ＝
“０”で反転）する反転手段を有している。カラムセレ
クタ２３内には、カラムアドレスＣＡで制御されるスイ
ッチ手段がレジスタビット線対ＲＢＬａ，ＲＢＬｂとＩ
／ＯバスＤＢとの間に設けられている。
【００１１】さらに、レジスタビット線対ＲＢＬａ，Ｒ
ＢＬｂには、その論理値をレジスタ出力端子ＲＸａ，Ｒ
Ｘｂへ転送する転送手段２４が接続されている。このレ
ジスタ出力端子ＲＸａ，ＲＸｂは、ＸＯＲマトリクス回
路３０の相補的な各列入力線対ＸＪm ａ，ＸＪm ｂ（ｍ
＝１，２，…）に接続されている。
ＢＬｂには、その論理値をレジスタ出力端子ＲＸａ，Ｒ
Ｘｂへ転送する転送手段２４が接続されている。このレ
ジスタ出力端子ＲＸａ，ＲＸｂは、ＸＯＲマトリクス回
路３０の相補的な各列入力線対ＸＪm ａ，ＸＪm ｂ（ｍ
＝１，２，…）に接続されている。
【００１２】 （３） ＸＯＲマトリクス回路３０の全体構成 ＸＯＲマトリクス回路３０は、各カラムレジスタ２０Ｄ
m ，２０Ｐk の各ビットの論理値を入力し、そのパリテ
ィ演算を行って該入力論理値に対応したシンドロームを
シンドロームバスＳＢを介してシンドロームデコーダ４
０へ出力する回路である。このＸＯＲマトリクス回路３
０は、複数のＸＯＲ基本単位回路（以下単に、ＸＯＲと
いう）が、誤り訂正符号の検査行列に対応して配置さ
れ、それらがカスケード接続されてパリティ回路ＰＴＹ
k （ｋ＝１，２，…，Ｋ）が構成されている。これらの
パリティ回路ＰＴＹk の出力が、シンドロームバスＳＢ
のｋビット目ＳＢk に接続されてシンドロームが得られ
る。
m ，２０Ｐk の各ビットの論理値を入力し、そのパリテ
ィ演算を行って該入力論理値に対応したシンドロームを
シンドロームバスＳＢを介してシンドロームデコーダ４
０へ出力する回路である。このＸＯＲマトリクス回路３
０は、複数のＸＯＲ基本単位回路（以下単に、ＸＯＲと
いう）が、誤り訂正符号の検査行列に対応して配置さ
れ、それらがカスケード接続されてパリティ回路ＰＴＹ
k （ｋ＝１，２，…，Ｋ）が構成されている。これらの
パリティ回路ＰＴＹk の出力が、シンドロームバスＳＢ
のｋビット目ＳＢk に接続されてシンドロームが得られ
る。
【００１３】（３−１） ＸＯＲの構成 図４（ａ），（ｂ）は図２中のＸＯＲの構成図であり、
同図（ａ）はそのシンボル図、及び同図（ｂ）はその回
路図である。各ＸＯＲは、偶数入力端子ＥＩ、奇数入力
端子ＯＩ、偶数出力端子ＥＯ、奇数出力端子ＯＯ、及び
相補的なゲート入力端子ＸＧａ，ＸＧｂを有し、それら
の各端子にはＮチャネル型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）３１〜３４が接続されている。
同図（ａ）はそのシンボル図、及び同図（ｂ）はその回
路図である。各ＸＯＲは、偶数入力端子ＥＩ、奇数入力
端子ＯＩ、偶数出力端子ＥＯ、奇数出力端子ＯＯ、及び
相補的なゲート入力端子ＸＧａ，ＸＧｂを有し、それら
の各端子にはＮチャネル型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）３１〜３４が接続されている。
【００１４】偶数入力端子ＥＩにはＮＭＯＳ３１，３３
の各ソースが接続され、そのＮＭＯＳ３１のドレインが
偶数出力端子ＥＯに接続されると共に、該ＮＭＯＳ３３
のドレインが奇数出力端子ＯＯに接続されている。奇数
入力端子ＯＩにはＮＭＯＳ３２，３４の各ソースが接続
され、該ＮＭＯＳ３２のドレインが奇数出力端子ＯＯ
に、該ＮＭＯＳ３４のドレインが偶数出力端子ＥＯにそ
れぞれ接続されている。ＮＭＯＳ３１，３２の各ゲート
はゲート入力端子ＸＧｂに共通接続され、さらにＮＭＯ
Ｓ３３，３４の各ゲートがゲート入力端子ＸＧａに共通
接続されている。なお、説明の簡単化のために、各ＸＯ
Ｒの相補的なゲート入力端子ＸＧａ，ＸＧｂに接続され
る入力線対をまとめてゲート入力線対ＧＧという。ま
た、偶数入力端子ＥＩ及び奇数入力端子ＯＩに接続され
る入力線対をまとめて偶奇数入力線対ＥＯＩと称し、偶
数出力端子ＥＯ及び奇数出力端子ＯＯに接続される出力
線対をまとめて偶奇数出力線対ＥＯＯと称する。
の各ソースが接続され、そのＮＭＯＳ３１のドレインが
偶数出力端子ＥＯに接続されると共に、該ＮＭＯＳ３３
のドレインが奇数出力端子ＯＯに接続されている。奇数
入力端子ＯＩにはＮＭＯＳ３２，３４の各ソースが接続
され、該ＮＭＯＳ３２のドレインが奇数出力端子ＯＯ
に、該ＮＭＯＳ３４のドレインが偶数出力端子ＥＯにそ
れぞれ接続されている。ＮＭＯＳ３１，３２の各ゲート
はゲート入力端子ＸＧｂに共通接続され、さらにＮＭＯ
Ｓ３３，３４の各ゲートがゲート入力端子ＸＧａに共通
接続されている。なお、説明の簡単化のために、各ＸＯ
Ｒの相補的なゲート入力端子ＸＧａ，ＸＧｂに接続され
る入力線対をまとめてゲート入力線対ＧＧという。ま
た、偶数入力端子ＥＩ及び奇数入力端子ＯＩに接続され
る入力線対をまとめて偶奇数入力線対ＥＯＩと称し、偶
数出力端子ＥＯ及び奇数出力端子ＯＯに接続される出力
線対をまとめて偶奇数出力線対ＥＯＯと称する。
【００１５】（３−２） ＸＯＲのパターン 図５は、前記文献２に記載された図４（ｂ）の要部のパ
ターン図である。なお、前記文献２ではカスケード接続
された２個のＸＯＲのパターンが示されているが、この
図５では単独の回路のもので説明する。
ターン図である。なお、前記文献２ではカスケード接続
された２個のＸＯＲのパターンが示されているが、この
図５では単独の回路のもので説明する。
【００１６】図５において、ＤＦＦ１１，ＤＦＦ１２、
ＤＦＦ１３，ＤＦＦ２１，ＤＦＦ２２，ＤＦＦ２３はＮ
ＭＯＳ３１〜３４のソース・ドレインを構成する拡散領
域である。ＰＬ１１，ＰＬ１２は第１層ポリシリコン、
ＰＬ４１，ＰＬ４２，ＰＬ４３は第４層ポリシリコン、
ＭＬ１１，ＭＬ１２，ＭＬ１３，ＭＬ１４は第１層メタ
ルでそれぞれ形成されている。ＣＨ１は第１のコンタク
ト孔による電極の接続を、ＣＨ２は第２のコンタクト孔
による電極の接続をそれぞれ示している。また、図中の
Ｘ軸は図２中のワード線ＷＬ0 ，ＷＬ1 ，…と平行な方
向、Ｙ軸はビット線対ＢＬａ，ＢＬｂ，…と平行な方向
をそれぞれ示している。
ＤＦＦ１３，ＤＦＦ２１，ＤＦＦ２２，ＤＦＦ２３はＮ
ＭＯＳ３１〜３４のソース・ドレインを構成する拡散領
域である。ＰＬ１１，ＰＬ１２は第１層ポリシリコン、
ＰＬ４１，ＰＬ４２，ＰＬ４３は第４層ポリシリコン、
ＭＬ１１，ＭＬ１２，ＭＬ１３，ＭＬ１４は第１層メタ
ルでそれぞれ形成されている。ＣＨ１は第１のコンタク
ト孔による電極の接続を、ＣＨ２は第２のコンタクト孔
による電極の接続をそれぞれ示している。また、図中の
Ｘ軸は図２中のワード線ＷＬ0 ，ＷＬ1 ，…と平行な方
向、Ｙ軸はビット線対ＢＬａ，ＢＬｂ，…と平行な方向
をそれぞれ示している。
【００１７】ＮＭＯＳ３１，３２の各ゲートが共に第１
層ポリシリコンＰＬ１１で、ＮＭＯＳ３４，３３の各ゲ
ートが共に第１層ポリシリコンＰＬ１２でそれぞれ形成
されている。これらの第１層ポリシリコンＰＬ１１及び
ＰＬ１２は、Ｙ軸方向に平行に設けられている。また、
ＮＭＯＳ３１とＮＭＯＳ３２とが対向し、ＮＭＯＳ３３
とＮＭＯＳ３４とが対向して配置されている。
層ポリシリコンＰＬ１１で、ＮＭＯＳ３４，３３の各ゲ
ートが共に第１層ポリシリコンＰＬ１２でそれぞれ形成
されている。これらの第１層ポリシリコンＰＬ１１及び
ＰＬ１２は、Ｙ軸方向に平行に設けられている。また、
ＮＭＯＳ３１とＮＭＯＳ３２とが対向し、ＮＭＯＳ３３
とＮＭＯＳ３４とが対向して配置されている。
【００１８】ＮＭＯＳ３１とＮＭＯＳ３４は、互いにド
レインである拡散領域ＤＦＦ１１を共有し、該拡散領域
ＤＦＦ１１が第２のコンタクト孔ＣＨ２を介して第１層
メタルＭＬ１３に接続され、その第１層メタルＭＬ１３
が偶数出力端子ＥＯに接続されている。ＮＭＯＳ３２と
ＮＭＯＳ３３は、互いにドレインである拡散領域ＤＦＦ
２１を共有し、該拡散領域ＤＦＦ２１が第２のコンタク
ト孔ＣＨ２を介して第１層メタルＭＬ１４に接続され、
その第１層メタルＭＬ１４が奇数出力端子ＯＯに接続さ
れている。
レインである拡散領域ＤＦＦ１１を共有し、該拡散領域
ＤＦＦ１１が第２のコンタクト孔ＣＨ２を介して第１層
メタルＭＬ１３に接続され、その第１層メタルＭＬ１３
が偶数出力端子ＥＯに接続されている。ＮＭＯＳ３２と
ＮＭＯＳ３３は、互いにドレインである拡散領域ＤＦＦ
２１を共有し、該拡散領域ＤＦＦ２１が第２のコンタク
ト孔ＣＨ２を介して第１層メタルＭＬ１４に接続され、
その第１層メタルＭＬ１４が奇数出力端子ＯＯに接続さ
れている。
【００１９】ＮＭＯＳ３１のソースである拡散領域ＤＦ
Ｆ１２と、ＮＭＯＳ３３のソースである拡散領域ＤＦＦ
２３とが、第２のコンタクト孔ＣＨ２を介して第１層メ
タル１１で接続され、該第１層メタルＭＬ１１が第２の
コンタクト孔ＣＨ２を介して偶数入力端子ＥＩに接続さ
れている。ＮＭＯＳ３２のソースである拡散領域ＤＦＦ
２２とＮＭＯＳ３４のソースである拡散領域ＤＦＦ１３
とが、第１のコンタクト孔ＣＨ１を介して第４層ポリシ
リコンＰＬ４３で接続され、該第４層ポリシリコンＰＬ
４３が第２のコンタクト孔ＣＨ２を介して第１層メタル
ＭＬ１２に接続され、該第１層メタルＭＬ１２が奇数入
力端子ＯＩに接続されている。
Ｆ１２と、ＮＭＯＳ３３のソースである拡散領域ＤＦＦ
２３とが、第２のコンタクト孔ＣＨ２を介して第１層メ
タル１１で接続され、該第１層メタルＭＬ１１が第２の
コンタクト孔ＣＨ２を介して偶数入力端子ＥＩに接続さ
れている。ＮＭＯＳ３２のソースである拡散領域ＤＦＦ
２２とＮＭＯＳ３４のソースである拡散領域ＤＦＦ１３
とが、第１のコンタクト孔ＣＨ１を介して第４層ポリシ
リコンＰＬ４３で接続され、該第４層ポリシリコンＰＬ
４３が第２のコンタクト孔ＣＨ２を介して第１層メタル
ＭＬ１２に接続され、該第１層メタルＭＬ１２が奇数入
力端子ＯＩに接続されている。
【００２０】第４層ポリシリコンＰＬ４１及びＰＬ４２
がＹ軸方向に平行に配置されている。第１層ポリシリコ
ンＰＬ１１及びＰＬ１２には、それぞれ電極引出し部が
延設され、該第１層ポリシリコンＰＬ１１の電極引出し
部が第１のコンタクト孔ＣＨ１を介して第４層ポリシリ
コンＰＬ４１に、該第１層ポリシリコンＰＬ１２の電極
引出し部が第１のコンタクト孔ＣＨ１を介して第４層ポ
リシリコンＰＬ４２に、それぞれ接続されている。第４
層ポリシリコンＰＬ４１がゲート入力端子ＸＧｂに、第
４層ポリシリコンＰＬ４２がゲート入力端子ＸＧａにそ
れぞれ接続されている。
がＹ軸方向に平行に配置されている。第１層ポリシリコ
ンＰＬ１１及びＰＬ１２には、それぞれ電極引出し部が
延設され、該第１層ポリシリコンＰＬ１１の電極引出し
部が第１のコンタクト孔ＣＨ１を介して第４層ポリシリ
コンＰＬ４１に、該第１層ポリシリコンＰＬ１２の電極
引出し部が第１のコンタクト孔ＣＨ１を介して第４層ポ
リシリコンＰＬ４２に、それぞれ接続されている。第４
層ポリシリコンＰＬ４１がゲート入力端子ＸＧｂに、第
４層ポリシリコンＰＬ４２がゲート入力端子ＸＧａにそ
れぞれ接続されている。
【００２１】このパターンでは、各ＸＯＲにおける偶奇
数入力線対ＥＯＩのいずれか一方、例えば奇数入力端子
ＯＩが抵抗値の大きな第４層ポリシリコンＰＬ４３で配
線されている。そのため、後述するように回路動作上の
不都合が生じる。
数入力線対ＥＯＩのいずれか一方、例えば奇数入力端子
ＯＩが抵抗値の大きな第４層ポリシリコンＰＬ４３で配
線されている。そのため、後述するように回路動作上の
不都合が生じる。
【００２２】（３−３） ＸＯＲマトリクス回路３０と
検査行列Ｈとの対応関係 ＳＥＣ符号の検査行列Ｈは、データグループの情報ビッ
ト長をＭ、パリティビット長をＫとして、ＳＥＣ（Ｍ，
Ｍ＋Ｋ）符号のものであり、要素が“１”と“０”とか
らなるＫ行及び（Ｍ＋Ｋ）列の行列となる。このＳＥＣ
（Ｍ，Ｍ＋Ｋ）符号とＸＯＲマトリクス回路３０とは、
次のように対応する。
検査行列Ｈとの対応関係 ＳＥＣ符号の検査行列Ｈは、データグループの情報ビッ
ト長をＭ、パリティビット長をＫとして、ＳＥＣ（Ｍ，
Ｍ＋Ｋ）符号のものであり、要素が“１”と“０”とか
らなるＫ行及び（Ｍ＋Ｋ）列の行列となる。このＳＥＣ
（Ｍ，Ｍ＋Ｋ）符号とＸＯＲマトリクス回路３０とは、
次のように対応する。
【００２３】図２に示すように、ＸＯＲマトリクス回路
３０の列入力線対ＸＪm ａ，ＸＪm ｂ（ｍ＝１，…，
Ｍ、列入力線ＸＧＤａ，ＸＧＤｂ、ＸＧＰａ，ＸＧＰｂ
を含む）が、ビット線対ＢＬａ，ＢＬｂ，…方向に延長
されて検査行列Ｈの各列と対応し、これら列入力線対Ｘ
Ｊm ａ，ＸＪm ｂと直交して配線チャネルｃｈk （ｋ＝
１，…，Ｋ）が想定され該行列の各行と対応している。
３０の列入力線対ＸＪm ａ，ＸＪm ｂ（ｍ＝１，…，
Ｍ、列入力線ＸＧＤａ，ＸＧＤｂ、ＸＧＰａ，ＸＧＰｂ
を含む）が、ビット線対ＢＬａ，ＢＬｂ，…方向に延長
されて検査行列Ｈの各列と対応し、これら列入力線対Ｘ
Ｊm ａ，ＸＪm ｂと直交して配線チャネルｃｈk （ｋ＝
１，…，Ｋ）が想定され該行列の各行と対応している。
【００２４】この対応関係において、検査行列Ｈ中の値
が“１”の行列要素と対応した位置にＸＯＲが設けられ
ている。ｍ列に配置されたＸＯＲim（ｉ＝１，…，ｋ）
においてはそのゲート入力線対ＧＧがｍ列目の列入力線
対ＸＪm ａ，ＸＪm ｂに共通に接続されている。また、
ｋ行に配置されたＸＯＲkj（ｊ＝１，…，Ｍ）はその偶
奇数出力線対ＥＯＯが、同行の次段のＸＯＲの偶奇数入
力線対ＥＯＩにカスケード接続されてパリティ回路ＰＴ
Ｙk （ｋ＝１，２，…，Ｋ）が構成されている。これら
のパリティ回路ＰＴＹk の出力が、シンドロームバスＳ
Ｂのｋビット目ＳＢk に接続されてシンドロームが得ら
れる。
が“１”の行列要素と対応した位置にＸＯＲが設けられ
ている。ｍ列に配置されたＸＯＲim（ｉ＝１，…，ｋ）
においてはそのゲート入力線対ＧＧがｍ列目の列入力線
対ＸＪm ａ，ＸＪm ｂに共通に接続されている。また、
ｋ行に配置されたＸＯＲkj（ｊ＝１，…，Ｍ）はその偶
奇数出力線対ＥＯＯが、同行の次段のＸＯＲの偶奇数入
力線対ＥＯＩにカスケード接続されてパリティ回路ＰＴ
Ｙk （ｋ＝１，２，…，Ｋ）が構成されている。これら
のパリティ回路ＰＴＹk の出力が、シンドロームバスＳ
Ｂのｋビット目ＳＢk に接続されてシンドロームが得ら
れる。
【００２５】なお、文献２では、検査行列Ｈを、単位行
列と、互いに相補な２進数の列ベクトルを複数対並べて
なる小行列とにより構成する例が記載されている。この
ような検査行列Ｈと対応するＸＯＲマトリクス回路３０
においては、２組の列入力線対の各組に１個のＸＯＲの
みが配置されるので、列入力線対のピッチ（即ち、ビッ
ト線のピッチ）の狭いものが得られるので、高集積化さ
れた半導体記憶装置が得られる。
列と、互いに相補な２進数の列ベクトルを複数対並べて
なる小行列とにより構成する例が記載されている。この
ような検査行列Ｈと対応するＸＯＲマトリクス回路３０
においては、２組の列入力線対の各組に１個のＸＯＲの
みが配置されるので、列入力線対のピッチ（即ち、ビッ
ト線のピッチ）の狭いものが得られるので、高集積化さ
れた半導体記憶装置が得られる。
【００２６】また、このような従来のＸＯＲマトリクス
回路３０においては、ＸＯＲが全て同一方向に配置され
ている。後述するように、このような配置は、高集積化
の点において不利益となる。なお、図２のＸＯＲマトリ
クス回路３０中を、各訂正信号線対ＥＣＤａ，ＥＣＤ
ｂ，ＥＣＰａ，ＥＣＰｂが破線で示すように通り抜けて
いる。これは、配線が第２層メタル等によってＸＯＲマ
トリクス回路３０の上方を通り抜けていることを示して
おり、該ＸＯＲマトリクス回路３０に直接入出力される
ものではない。
回路３０においては、ＸＯＲが全て同一方向に配置され
ている。後述するように、このような配置は、高集積化
の点において不利益となる。なお、図２のＸＯＲマトリ
クス回路３０中を、各訂正信号線対ＥＣＤａ，ＥＣＤ
ｂ，ＥＣＰａ，ＥＣＰｂが破線で示すように通り抜けて
いる。これは、配線が第２層メタル等によってＸＯＲマ
トリクス回路３０の上方を通り抜けていることを示して
おり、該ＸＯＲマトリクス回路３０に直接入出力される
ものではない。
【００２７】（４） シンドロームデコーダ４０の構成 シンドロームデコーダ４０は、情報ビット用のデコーダ
４０Ｄとパリティビット用のデコーダ４０Ｐとで構成さ
れている。そして、ＸＯＲマトリクス回路３０の出力よ
りシンドロームバスＳＢが引き回されてシンドロームデ
コーダ４０の内部をワード線方向に配線されている。
４０Ｄとパリティビット用のデコーダ４０Ｐとで構成さ
れている。そして、ＸＯＲマトリクス回路３０の出力よ
りシンドロームバスＳＢが引き回されてシンドロームデ
コーダ４０の内部をワード線方向に配線されている。
【００２８】情報ビット用デコーダ４０Ｄには、シンド
ロームバスＳＢの信号をデコードして誤りの生じた情報
ビット・カラムレジスタ２０Ｄm に訂正信号を送出する
デコードゲート４１が、各ビットと対応して設けられて
いる。パリティビット用デコーダ４０Ｐには、デコード
ゲート４１と同一機能のデコードゲート４２と、切換手
段４３とが設けられている。切換手段４３は、読出し時
においてデコードゲート４２の出力をパリティビット・
カラムレジスタ２０Ｐk の訂正信号線対ＥＣＰａ，ＥＣ
Ｐｂへ送出し、書込み時においてシンドロームバスＳＢ
の各ビットの論理値をそのまま訂正信号線対ＥＣＰａ，
ＥＣＰｂへ送出する機能を有している。 （５） 従来の半導体記憶装置におけるＥＣＣ回路部の
動作 まず、読出し動作について説明する。メモリセルアレイ
１０におけるデータグループの論理値が一括して読出さ
れ、カラムレジスタ群２０に一時保持されると共に、Ｘ
ＯＲマトリクス回路３０の列入力線対ＸＧＤａ，ＸＧＤ
ｂ，ＸＧＰａ，ＸＧＰｂ等へ転送される。次に、ＸＯＲ
マトリクス回路３０でパリティ演算が行われ、データグ
ループの誤りに対応したシンドローム信号が、シンドロ
ームバスＳＢへ出力される。このシンドロームバスＳＢ
のシンドローム信号がシンドロームデコーダ４０に入力
されると、該シンドロームデコーダ４０ではシンドロー
ム信号をデコードして誤っているビットを検出し、その
検出結果に基づきカラムレジスタ群２０に対して誤りの
訂正を行う。
ロームバスＳＢの信号をデコードして誤りの生じた情報
ビット・カラムレジスタ２０Ｄm に訂正信号を送出する
デコードゲート４１が、各ビットと対応して設けられて
いる。パリティビット用デコーダ４０Ｐには、デコード
ゲート４１と同一機能のデコードゲート４２と、切換手
段４３とが設けられている。切換手段４３は、読出し時
においてデコードゲート４２の出力をパリティビット・
カラムレジスタ２０Ｐk の訂正信号線対ＥＣＰａ，ＥＣ
Ｐｂへ送出し、書込み時においてシンドロームバスＳＢ
の各ビットの論理値をそのまま訂正信号線対ＥＣＰａ，
ＥＣＰｂへ送出する機能を有している。 （５） 従来の半導体記憶装置におけるＥＣＣ回路部の
動作 まず、読出し動作について説明する。メモリセルアレイ
１０におけるデータグループの論理値が一括して読出さ
れ、カラムレジスタ群２０に一時保持されると共に、Ｘ
ＯＲマトリクス回路３０の列入力線対ＸＧＤａ，ＸＧＤ
ｂ，ＸＧＰａ，ＸＧＰｂ等へ転送される。次に、ＸＯＲ
マトリクス回路３０でパリティ演算が行われ、データグ
ループの誤りに対応したシンドローム信号が、シンドロ
ームバスＳＢへ出力される。このシンドロームバスＳＢ
のシンドローム信号がシンドロームデコーダ４０に入力
されると、該シンドロームデコーダ４０ではシンドロー
ム信号をデコードして誤っているビットを検出し、その
検出結果に基づきカラムレジスタ群２０に対して誤りの
訂正を行う。
【００２９】例えば、情報ビットに誤りが生じたとする
と、情報ビット用デコーダ４０Ｄのデコードゲート４１
が唯一活性化される。その結果、これと接続された訂正
信号線対ＥＣＤａ，ＥＣＤｂが活性化して対応する情報
ビット・カラムレジスタ２０Ｄm の内容が反転して誤り
が訂正される。また、パリティビットに誤りが生じた場
合、パリティビット用デコーダ４０Ｐのデコードゲート
４２が唯一活性化する。読出し時においては、切換手段
４３によってデコードゲート４２の出力が訂正信号線対
ＥＣＰａ，ＥＣＰｂへ送出され、対応するパリティビッ
ト・カラムレジスタ２０Ｐk の内容が反転して誤りが訂
正される。その後、カラムアドレスＣＡの指定する情報
ビット・カラムレジスタ２０Ｄm の論理値がＩ／Ｏバス
ＤＢ上に読出されて読出し動作が終了する。
と、情報ビット用デコーダ４０Ｄのデコードゲート４１
が唯一活性化される。その結果、これと接続された訂正
信号線対ＥＣＤａ，ＥＣＤｂが活性化して対応する情報
ビット・カラムレジスタ２０Ｄm の内容が反転して誤り
が訂正される。また、パリティビットに誤りが生じた場
合、パリティビット用デコーダ４０Ｐのデコードゲート
４２が唯一活性化する。読出し時においては、切換手段
４３によってデコードゲート４２の出力が訂正信号線対
ＥＣＰａ，ＥＣＰｂへ送出され、対応するパリティビッ
ト・カラムレジスタ２０Ｐk の内容が反転して誤りが訂
正される。その後、カラムアドレスＣＡの指定する情報
ビット・カラムレジスタ２０Ｄm の論理値がＩ／Ｏバス
ＤＢ上に読出されて読出し動作が終了する。
【００３０】次に、書込み動作について説明する。ま
ず、書込み動作に先立ち、読出し動作が行われて誤って
いるビットが訂正される。その後、書込みデータの論理
値がＩ／ＯバスＤＢへ送出され、カラムアドレスＣＡの
指定する情報ビット・カラムレジスタ２０Ｄm の内容が
更新される。このとき、パリティビット・カラムレジス
タ２０Ｐk の内容は更新されない。次に、カラムレジス
タ群２０の各ビットの論理値がＸＯＲマトリクス回路３
０へ送られてパリティ演算が行われ、その演算結果がシ
ンドロームバスＳＢへ出力される。このシンドロームバ
スＳＢの各ビットの論理値SYBSi は、更新前の情報ビッ
トに対応するパリティビットの論理値ＰＹOLDiと、更新
後の情報ビットに対応するパリティビットの論理値ＰＹ
NEWiとの各排他的論理和となる。即ち、
ず、書込み動作に先立ち、読出し動作が行われて誤って
いるビットが訂正される。その後、書込みデータの論理
値がＩ／ＯバスＤＢへ送出され、カラムアドレスＣＡの
指定する情報ビット・カラムレジスタ２０Ｄm の内容が
更新される。このとき、パリティビット・カラムレジス
タ２０Ｐk の内容は更新されない。次に、カラムレジス
タ群２０の各ビットの論理値がＸＯＲマトリクス回路３
０へ送られてパリティ演算が行われ、その演算結果がシ
ンドロームバスＳＢへ出力される。このシンドロームバ
スＳＢの各ビットの論理値SYBSi は、更新前の情報ビッ
トに対応するパリティビットの論理値ＰＹOLDiと、更新
後の情報ビットに対応するパリティビットの論理値ＰＹ
NEWiとの各排他的論理和となる。即ち、
【数１】 となり、この結果がシンドロームデコーダ４０に入力さ
れる。書込み時においては、情報ビット用デコーダ４０
Ｄが非活性化される。一方、パリティビット用デコーダ
４０Ｐでは、切換手段４３によってシンドロームバスＳ
Ｂの各ビットの論理値が、そのままパリティビット・カ
ラムレジスタ２０Ｐk の訂正信号線対ＥＣＰａ，ＥＣＰ
ｂへ送出される。従って、パリティビット・カラムレジ
スタ２０Ｐk では、そのビットの論理値が、
れる。書込み時においては、情報ビット用デコーダ４０
Ｄが非活性化される。一方、パリティビット用デコーダ
４０Ｐでは、切換手段４３によってシンドロームバスＳ
Ｂの各ビットの論理値が、そのままパリティビット・カ
ラムレジスタ２０Ｐk の訂正信号線対ＥＣＰａ，ＥＣＰ
ｂへ送出される。従って、パリティビット・カラムレジ
スタ２０Ｐk では、そのビットの論理値が、
【数２】 となるものが全て反転されることになり、更新後の情報
ビットと対応したパリティビットの論理値が得られる。
このようにしてカラムレジスタ群２０に保持されたデー
タグループの更新が行われると、該データグループの論
理値が一括してメモリセルアレイ１０へ書込まれ、書込
み動作が終了する。以上のように、従来の半導体記憶装
置では、ＥＣＣ回路部をメモリセルアレイ部にそって配
置しているので、該ＥＣＣ回路のための配線の引き回し
等が小さくなり、面積の小さなＥＣＣ回路を内蔵した半
導体記憶装置が得られる。
ビットと対応したパリティビットの論理値が得られる。
このようにしてカラムレジスタ群２０に保持されたデー
タグループの更新が行われると、該データグループの論
理値が一括してメモリセルアレイ１０へ書込まれ、書込
み動作が終了する。以上のように、従来の半導体記憶装
置では、ＥＣＣ回路部をメモリセルアレイ部にそって配
置しているので、該ＥＣＣ回路のための配線の引き回し
等が小さくなり、面積の小さなＥＣＣ回路を内蔵した半
導体記憶装置が得られる。
【００３１】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、ＸＯＲマトリクス回路３０等において、
次にような問題があった。 （ｉ） 全てのＸＯＲが同一方向（即ち、該ＸＯＲを構
成するＮＭＯＳ３１〜３４のゲートがビット線方向）に
配置されているため、図２のＸＯＲマトリクス回路３０
の出力であるシンドロームバスＳＢが該ＸＯＲマトリク
ス回路３０を迂回して引き回された後、シンドロームデ
コーダ４０に入力されることとなる。このようなシンド
ロームバスＳＢの迂回部分により、無駄な面積が生じて
高集積化の妨げとなっていた。
成の装置では、ＸＯＲマトリクス回路３０等において、
次にような問題があった。 （ｉ） 全てのＸＯＲが同一方向（即ち、該ＸＯＲを構
成するＮＭＯＳ３１〜３４のゲートがビット線方向）に
配置されているため、図２のＸＯＲマトリクス回路３０
の出力であるシンドロームバスＳＢが該ＸＯＲマトリク
ス回路３０を迂回して引き回された後、シンドロームデ
コーダ４０に入力されることとなる。このようなシンド
ロームバスＳＢの迂回部分により、無駄な面積が生じて
高集積化の妨げとなっていた。
【００３２】（ii） 各パリティ回路ＰＴＹk （ｋ＝
１，２，…，Ｋ）におけるカスケード接続されたＸＯＲ
の個数が、検査行列中の各行に並ぶ“１”の総数（以
下、行列段数という）と等しいものとされている。この
行列段数は、例えば前記文献２に記載されているよう
に、検査行列を互いに相補な２進数の列ベクトルの対を
複数列並べて得られる検査行列において、情報ビット長
１２８ビットのとき６５段と大きな数になる。このパリ
ティ回路ＰＴＹk においては、その出力端子より最遠端
の入力端子の信号変化が該出力端子に至るまで６５個の
ＭＯＳトランジスタを伝播することとなり、高速化の大
きな障害となる。 （iii) 前記問題（ii）の対策として、前記文献１，２
に記載された“Doubletier ＸＯＲ Schem（２段ＸＯＲ
構成）”の技術がある。この技術を前記文献１の情報ビ
ット長１２８ビットで説明する。
１，２，…，Ｋ）におけるカスケード接続されたＸＯＲ
の個数が、検査行列中の各行に並ぶ“１”の総数（以
下、行列段数という）と等しいものとされている。この
行列段数は、例えば前記文献２に記載されているよう
に、検査行列を互いに相補な２進数の列ベクトルの対を
複数列並べて得られる検査行列において、情報ビット長
１２８ビットのとき６５段と大きな数になる。このパリ
ティ回路ＰＴＹk においては、その出力端子より最遠端
の入力端子の信号変化が該出力端子に至るまで６５個の
ＭＯＳトランジスタを伝播することとなり、高速化の大
きな障害となる。 （iii) 前記問題（ii）の対策として、前記文献１，２
に記載された“Doubletier ＸＯＲ Schem（２段ＸＯＲ
構成）”の技術がある。この技術を前記文献１の情報ビ
ット長１２８ビットで説明する。
【００３３】この技術では、８個の８入力パリティ回路
Ｐ１を設け、その出力を９入力パリティ回路Ｐ２の入力
（相補信号の入力端子対）に接続してツリー構造の回路
を構成するものである。パリティ回路Ｐ２の入力の余っ
た１対はカラムレジスタ２０Ｄm ，２０Ｐk の出力端子
ＲＸａ，ＲＸｂに接続される。このとき、出力端子の最
遠端の入力端子から、該出力端子までに直列に接続され
るＭＯＳトランジスタの数（以下、回路段数という）
は、１７段となって回路動作をかなり改善できる。しか
し、このようなパリティ演算が、前述のように読出し動
作及び書込み動作のいずれの動作時間おいても実行され
ることから、回路段数はより小さいことが望ましい。
Ｐ１を設け、その出力を９入力パリティ回路Ｐ２の入力
（相補信号の入力端子対）に接続してツリー構造の回路
を構成するものである。パリティ回路Ｐ２の入力の余っ
た１対はカラムレジスタ２０Ｄm ，２０Ｐk の出力端子
ＲＸａ，ＲＸｂに接続される。このとき、出力端子の最
遠端の入力端子から、該出力端子までに直列に接続され
るＭＯＳトランジスタの数（以下、回路段数という）
は、１７段となって回路動作をかなり改善できる。しか
し、このようなパリティ演算が、前述のように読出し動
作及び書込み動作のいずれの動作時間おいても実行され
ることから、回路段数はより小さいことが望ましい。
【００３４】また、前記文献２でも記載されているよう
に、一般にビット線ピッチが狭いことから、前記パリテ
ィ回路Ｐ２をパリティ回路Ｐ１と同行上に配置すること
が容易でなく、前記“Double tier ＸＯＲSchem”の技
術を採用することによってＸＯＲマトリクス回路３０の
ビット線方向における長さが約２倍に増加する。従っ
て、従来の構成では、高速化と高集積化の両立を図るこ
とが困難であった。
に、一般にビット線ピッチが狭いことから、前記パリテ
ィ回路Ｐ２をパリティ回路Ｐ１と同行上に配置すること
が容易でなく、前記“Double tier ＸＯＲSchem”の技
術を採用することによってＸＯＲマトリクス回路３０の
ビット線方向における長さが約２倍に増加する。従っ
て、従来の構成では、高速化と高集積化の両立を図るこ
とが困難であった。
【００３５】（iv） 各パリティ回路ＰＴＹk が、メモ
リセルアレイ１０の一端から他端にまで分散して構成さ
れているため、ＸＯＲマトリクス回路３０に大きなな配
線容量が寄生して高速化の妨げとなっている。 （ｖ） パリティ回路ＰＴＹk を構成する各ＸＯＲは、
偶奇数入力線対ＥＯＩのうちの一方ＯＩが抵抗値の大き
な第４層ポリシリコンＰＬ４３にて配線されている。そ
のため、情報ビットの“１”，“０”の組み合わせによ
っては、パリティ回路ＰＴＹk の出力端子と、該出力端
子の最遠端のトランジスタとの間に電気的に形成される
一方の伝導路に、各ＸＯＲの第４層ポリシリコンＰＬ４
３の抵抗の全てが直列に寄生してしまうため、高速動作
の大きな障害となっていた。
リセルアレイ１０の一端から他端にまで分散して構成さ
れているため、ＸＯＲマトリクス回路３０に大きなな配
線容量が寄生して高速化の妨げとなっている。 （ｖ） パリティ回路ＰＴＹk を構成する各ＸＯＲは、
偶奇数入力線対ＥＯＩのうちの一方ＯＩが抵抗値の大き
な第４層ポリシリコンＰＬ４３にて配線されている。そ
のため、情報ビットの“１”，“０”の組み合わせによ
っては、パリティ回路ＰＴＹk の出力端子と、該出力端
子の最遠端のトランジスタとの間に電気的に形成される
一方の伝導路に、各ＸＯＲの第４層ポリシリコンＰＬ４
３の抵抗の全てが直列に寄生してしまうため、高速動作
の大きな障害となっていた。
【００３６】この問題を解決するため、例えば図６に示
すようなパターンも考えられる。図６は、図４（ｂ）の
他のパターン図であり、図５中の要素と共通の要素には
共通の符号が付されている。このパターンでは、ＮＭＯ
Ｓ３２のソースとＮＭＯＳ３４のソースとが第１層メタ
ルＭＬ１２によって配線されている。ところが、このよ
うなパターンにおいては、第１層メタルＭＬ１２が、第
１層メタルＭＬ１１による配線を避けるために、拡散領
域ＤＦＦ２３の外側を迂回する必要があるが、隣接する
ＸＯＲとの距離を小さくできないという問題が生じる。
また、前述したようにＸＯＲマトリクス回路３０の上方
を、複数の訂正信号線対ＥＣＤa ，ＥＣＤb ，ＥＣＰ
ａ，ＥＣＰｂが第２層メタルによって配線されているた
め、図５における第４層ポリシリコンＰＬ４３の配線を
第２層メタルに替えることができない。従って、従来の
ＸＯＲにおいては、高速化と高集積化の両立を図ること
が困難であった。
すようなパターンも考えられる。図６は、図４（ｂ）の
他のパターン図であり、図５中の要素と共通の要素には
共通の符号が付されている。このパターンでは、ＮＭＯ
Ｓ３２のソースとＮＭＯＳ３４のソースとが第１層メタ
ルＭＬ１２によって配線されている。ところが、このよ
うなパターンにおいては、第１層メタルＭＬ１２が、第
１層メタルＭＬ１１による配線を避けるために、拡散領
域ＤＦＦ２３の外側を迂回する必要があるが、隣接する
ＸＯＲとの距離を小さくできないという問題が生じる。
また、前述したようにＸＯＲマトリクス回路３０の上方
を、複数の訂正信号線対ＥＣＤa ，ＥＣＤb ，ＥＣＰ
ａ，ＥＣＰｂが第２層メタルによって配線されているた
め、図５における第４層ポリシリコンＰＬ４３の配線を
第２層メタルに替えることができない。従って、従来の
ＸＯＲにおいては、高速化と高集積化の両立を図ること
が困難であった。
【００３７】本発明は、前記従来技術が持っていた課題
として、ＸＯＲにおける高速化と高集積化の両立が困難
な点について解決したＥＣＣ回路内蔵の半導体記憶装置
を提供するものである。
として、ＸＯＲにおける高速化と高集積化の両立が困難
な点について解決したＥＣＣ回路内蔵の半導体記憶装置
を提供するものである。
【００３８】
【課題を解決するための手段】前記課題を解決するため
に、請求項１の発明は、複数の情報ビット及び複数のパ
リティビットからなるデータグループを格納するメモリ
セルアレイと、前記複数の情報ビットを一時保持する情
報ビット・カラムレジスタ群と、前記複数のパリティビ
ットを一時保持するパリティビット・カラムレジスタ群
と、前記データグループにおける各ビットの論理値から
検査行列Ｈに従ってシンドロームを求めるＸＯＲマトリ
クス回路とを備え、前記シンドロームに基づき前記情報
ビット・カラムレジスタ群及びパリティビット・カラム
レジスタ群に対するビット誤りの訂正が行えるＥＣＣ回
路内蔵の半導体記憶装置において、前記ＸＯＲマトリク
ス回路を次のように構成している。
に、請求項１の発明は、複数の情報ビット及び複数のパ
リティビットからなるデータグループを格納するメモリ
セルアレイと、前記複数の情報ビットを一時保持する情
報ビット・カラムレジスタ群と、前記複数のパリティビ
ットを一時保持するパリティビット・カラムレジスタ群
と、前記データグループにおける各ビットの論理値から
検査行列Ｈに従ってシンドロームを求めるＸＯＲマトリ
クス回路とを備え、前記シンドロームに基づき前記情報
ビット・カラムレジスタ群及びパリティビット・カラム
レジスタ群に対するビット誤りの訂正が行えるＥＣＣ回
路内蔵の半導体記憶装置において、前記ＸＯＲマトリク
ス回路を次のように構成している。
【００３９】即ち、前記ＸＯＲマトリクス回路は、前記
情報ビット・カラムレジスタ群に接続され、複数のトラ
ンジスタで構成された第１のＸＯＲがカスケード接続さ
れてなる複数のパリティ回路を有する情報ビット・マト
リクス領域と、前記パリティビット・カラムレジスタ群
に接続され、複数のトランジスタでそれぞれ構成された
複数の第２のＸＯＲを有するパリティビット・マトリク
ス領域とを、備えている。そして、前記各パリティ回路
の出力線対を、これに対応する前記第２のＸＯＲを構成
する複数のトランジスタの制御電極と接続している。
情報ビット・カラムレジスタ群に接続され、複数のトラ
ンジスタで構成された第１のＸＯＲがカスケード接続さ
れてなる複数のパリティ回路を有する情報ビット・マト
リクス領域と、前記パリティビット・カラムレジスタ群
に接続され、複数のトランジスタでそれぞれ構成された
複数の第２のＸＯＲを有するパリティビット・マトリク
ス領域とを、備えている。そして、前記各パリティ回路
の出力線対を、これに対応する前記第２のＸＯＲを構成
する複数のトランジスタの制御電極と接続している。
【００４０】請求項２の発明では、請求項１の第２のＸ
ＯＲを構成する複数のトランジスタのゲートが、前記第
１のＸＯＲを構成する複数のトランジスタのゲートに対
して実質的に直交する方向に配置されている。請求項３
の発明は、第１のグループに属する複数の情報ビットか
らなる第１の情報ビットグループ、第２のグループに属
する複数の情報ビットからなる第２の情報ビットグルー
プ、及び複数のパリティビットより構成されるデータグ
ループを格納するメモリセルアレイと、前記第１の情報
ビットグループを一時保持する第１の情報ビット・カラ
ムレジスタ群と、前記第２の情報ビットグループを一時
保持する第２の情報ビット・カラムレジスタ群と、前記
複数のパリティビットを一時保持するパリティビット・
カラムレジスタ群と、前記データグループにおける各ビ
ットの論理値から検査行列Ｈに従ってシンドロームを求
めるＸＯＲマトリクス回路とを備え、前記シンドローム
に基づき前記第１，第２の情報ビット・カラムレジスタ
群及びパリティビット・カラムレジスタ群に対するビッ
ト誤りの訂正が行えるＥＣＣ回路内蔵の半導体記憶装置
において、前記ＸＯＲマトリクス回路を次のように構成
している。
ＯＲを構成する複数のトランジスタのゲートが、前記第
１のＸＯＲを構成する複数のトランジスタのゲートに対
して実質的に直交する方向に配置されている。請求項３
の発明は、第１のグループに属する複数の情報ビットか
らなる第１の情報ビットグループ、第２のグループに属
する複数の情報ビットからなる第２の情報ビットグルー
プ、及び複数のパリティビットより構成されるデータグ
ループを格納するメモリセルアレイと、前記第１の情報
ビットグループを一時保持する第１の情報ビット・カラ
ムレジスタ群と、前記第２の情報ビットグループを一時
保持する第２の情報ビット・カラムレジスタ群と、前記
複数のパリティビットを一時保持するパリティビット・
カラムレジスタ群と、前記データグループにおける各ビ
ットの論理値から検査行列Ｈに従ってシンドロームを求
めるＸＯＲマトリクス回路とを備え、前記シンドローム
に基づき前記第１，第２の情報ビット・カラムレジスタ
群及びパリティビット・カラムレジスタ群に対するビッ
ト誤りの訂正が行えるＥＣＣ回路内蔵の半導体記憶装置
において、前記ＸＯＲマトリクス回路を次のように構成
している。
【００４１】即ち、前記ＸＯＲマトリクス回路は、前記
第１の情報ビット・カラムレジスタ群に接続され、前記
検査行列Ｈの第１の部分小行列Ｈ１に対応して構成され
た第１の情報ビット・マトリクス領域と、前記第１の情
報ビット・マトリクス領域と対向して前記第２の情報ビ
ット・カラムレジスタ群に接続され、前記検査行列Ｈよ
り単位行列Ｉ及び前記第１の部分小行列Ｈ１を除去して
得られる第２の部分小行列Ｈ２に対応して構成された第
２の情報ビット・マトリクス領域と、前記第１と第２の
情報ビット・マトリクス領域間に配置され、前記パリテ
ィビット・カラムレジスタ群に接続されたパリティビッ
ト・マトリクス領域とを、備えている。そして、前記第
１の情報ビット・マトリクス領域の対応は、前記第１の
部分小行列Ｈ１中の“１”である行列要素と対応する各
格子点にＸＯＲが配置され、さらに、前記第２の情報ビ
ット・マトリクス領域の対応は、前記第２の部分小行列
Ｈ２中の“１”である行列要素と対応する各格子点に前
記ＸＯＲが配置されている。
第１の情報ビット・カラムレジスタ群に接続され、前記
検査行列Ｈの第１の部分小行列Ｈ１に対応して構成され
た第１の情報ビット・マトリクス領域と、前記第１の情
報ビット・マトリクス領域と対向して前記第２の情報ビ
ット・カラムレジスタ群に接続され、前記検査行列Ｈよ
り単位行列Ｉ及び前記第１の部分小行列Ｈ１を除去して
得られる第２の部分小行列Ｈ２に対応して構成された第
２の情報ビット・マトリクス領域と、前記第１と第２の
情報ビット・マトリクス領域間に配置され、前記パリテ
ィビット・カラムレジスタ群に接続されたパリティビッ
ト・マトリクス領域とを、備えている。そして、前記第
１の情報ビット・マトリクス領域の対応は、前記第１の
部分小行列Ｈ１中の“１”である行列要素と対応する各
格子点にＸＯＲが配置され、さらに、前記第２の情報ビ
ット・マトリクス領域の対応は、前記第２の部分小行列
Ｈ２中の“１”である行列要素と対応する各格子点に前
記ＸＯＲが配置されている。
【００４２】請求項４の発明では、請求項３の第２の情
報ビット・マトリクス領域は、前記検査行列Ｈより単位
行列Ｉと前記第１の部分小行列Ｈとを除去した後に各列
ベクトルを所定のビット数だけ巡回シフトして得られる
第２の部分小行列Ｈ２に対応して構成され、この対応
は、該第２の部分小行列Ｈ２中の“１”である行列要素
と対応する各格子点に前記ＸＯＲが配置されている。請
求項５の発明では、請求項４のパリティビット・マトリ
クス領域は、前記単位行列Ｉの各列ベクトルを前記巡回
シフト方向とは異なる方向に所定のビット数だけ巡回シ
フトした後に前記単位行列Ｉを加算して得られる行列に
対応して、前記ＸＯＲが配置されて構成されている。
報ビット・マトリクス領域は、前記検査行列Ｈより単位
行列Ｉと前記第１の部分小行列Ｈとを除去した後に各列
ベクトルを所定のビット数だけ巡回シフトして得られる
第２の部分小行列Ｈ２に対応して構成され、この対応
は、該第２の部分小行列Ｈ２中の“１”である行列要素
と対応する各格子点に前記ＸＯＲが配置されている。請
求項５の発明では、請求項４のパリティビット・マトリ
クス領域は、前記単位行列Ｉの各列ベクトルを前記巡回
シフト方向とは異なる方向に所定のビット数だけ巡回シ
フトした後に前記単位行列Ｉを加算して得られる行列に
対応して、前記ＸＯＲが配置されて構成されている。
【００４３】請求項６の発明では、複数の情報ビット及
び複数のパリティビットからなるデータグループを格納
するメモリセルアレイと、前記複数の情報ビットを一時
保持する情報ビット・カラムレジスタ群と、前記複数の
パリティビットを一時保持するパリティビット・カラム
レジスタ群と、複数のＸＯＲを有し、前記データグルー
プにおける各ビットの論理値から検査行列Ｈに従ってシ
ンドロームを求めるＸＯＲマトリクス回路とを備え、前
記シンドロームに基づき前記情報ビット・カラムレジス
タ群及びパリティビット・カラムレジスタ群に対するビ
ット誤りの訂正が行えるＥＣＣ回路内蔵の半導体記憶装
置において、前記ＸＯＲを次のように構成している。
び複数のパリティビットからなるデータグループを格納
するメモリセルアレイと、前記複数の情報ビットを一時
保持する情報ビット・カラムレジスタ群と、前記複数の
パリティビットを一時保持するパリティビット・カラム
レジスタ群と、複数のＸＯＲを有し、前記データグルー
プにおける各ビットの論理値から検査行列Ｈに従ってシ
ンドロームを求めるＸＯＲマトリクス回路とを備え、前
記シンドロームに基づき前記情報ビット・カラムレジス
タ群及びパリティビット・カラムレジスタ群に対するビ
ット誤りの訂正が行えるＥＣＣ回路内蔵の半導体記憶装
置において、前記ＸＯＲを次のように構成している。
【００４４】即ち、前記ＸＯＲは、第１及び第２の入力
端子にそれぞれ接続されドレイン（またはソース）の拡
散領域を共有する第１及び第２のＭＯＳトランジスタ
と、前記第１及び第２の入力端子にそれぞれ接続されド
レイン（またはソース）の拡散領域を共有する第３及び
第４のＭＯＳトランジスタとを備えている。そして、前
記第１の入力端子に接続された前記第１と第３のＭＯＳ
トランジスタは、それらのゲートが実質的に同一線上に
位置するように対向して配置され、前記第２の入力端子
に接続された前記第２と第４のＭＯＳトランジスタは、
それらのゲートが実質的に同一線上に位置するように対
向して配置されている。さらに、前記第１のＭＯＳトラ
ンジスタのソース（またはドレイン）の拡散領域と前記
第３のＭＯＳトランジスタのソース（またはドレイン）
の拡散領域とが配線材料によって接続され、前記第２の
ＭＯＳトランジスタのソース（またはドレイン）の拡散
領域と前記第４のＭＯＳトランジスタのソース（または
ドレイン）の拡散領域とが配線材料で接続され、前記第
１のＭＯＳトランジスタのゲートが延設されて前記第４
のＭＯＳトランジスタのゲートと接続されている。
端子にそれぞれ接続されドレイン（またはソース）の拡
散領域を共有する第１及び第２のＭＯＳトランジスタ
と、前記第１及び第２の入力端子にそれぞれ接続されド
レイン（またはソース）の拡散領域を共有する第３及び
第４のＭＯＳトランジスタとを備えている。そして、前
記第１の入力端子に接続された前記第１と第３のＭＯＳ
トランジスタは、それらのゲートが実質的に同一線上に
位置するように対向して配置され、前記第２の入力端子
に接続された前記第２と第４のＭＯＳトランジスタは、
それらのゲートが実質的に同一線上に位置するように対
向して配置されている。さらに、前記第１のＭＯＳトラ
ンジスタのソース（またはドレイン）の拡散領域と前記
第３のＭＯＳトランジスタのソース（またはドレイン）
の拡散領域とが配線材料によって接続され、前記第２の
ＭＯＳトランジスタのソース（またはドレイン）の拡散
領域と前記第４のＭＯＳトランジスタのソース（または
ドレイン）の拡散領域とが配線材料で接続され、前記第
１のＭＯＳトランジスタのゲートが延設されて前記第４
のＭＯＳトランジスタのゲートと接続されている。
【００４５】
【作用】請求項１及び２の発明によれば、複数のパリテ
ィ回路の出力側に接続される第２のＸＯＲの構成トラン
ジスタの配置は、シンドロームバスの引きまわしの領域
を不要にさせて集積度等の向上を図る働きがある。請求
項３の発明によれば、パリティビット・マトリクス領域
の両側に配置された第１と第２の情報ビット・マトリク
ス領域のうち、第１の情報ビット・マトリクス領域は、
検査行列Ｈ上の一部の小行列である第１の部分小行列Ｈ
１に対応してＸＯＲが配置配線されて構成され、さらに
第２の情報ビット・マトリクス領域が、検査行列Ｈより
第１の部分小行列Ｈ１と単位行列Ｉとを除去して得られ
る第２の部分小行列Ｈ２に対応してＸＯＲが配置配線さ
れて構成されている。そのため、回路面積を増大するこ
となく、各パリティ回路における回路段数の減少による
動作速度の高速化が図れる。また、従来の“Doble tier
ＸＯＲ Schem”構成とした場合でも、従来よりも回路
段数の減少による高速化が図れる。しかも、各パリティ
回路の寄生容量の低減によって、動作速度の高速化が図
れる。
ィ回路の出力側に接続される第２のＸＯＲの構成トラン
ジスタの配置は、シンドロームバスの引きまわしの領域
を不要にさせて集積度等の向上を図る働きがある。請求
項３の発明によれば、パリティビット・マトリクス領域
の両側に配置された第１と第２の情報ビット・マトリク
ス領域のうち、第１の情報ビット・マトリクス領域は、
検査行列Ｈ上の一部の小行列である第１の部分小行列Ｈ
１に対応してＸＯＲが配置配線されて構成され、さらに
第２の情報ビット・マトリクス領域が、検査行列Ｈより
第１の部分小行列Ｈ１と単位行列Ｉとを除去して得られ
る第２の部分小行列Ｈ２に対応してＸＯＲが配置配線さ
れて構成されている。そのため、回路面積を増大するこ
となく、各パリティ回路における回路段数の減少による
動作速度の高速化が図れる。また、従来の“Doble tier
ＸＯＲ Schem”構成とした場合でも、従来よりも回路
段数の減少による高速化が図れる。しかも、各パリティ
回路の寄生容量の低減によって、動作速度の高速化が図
れる。
【００４６】請求項４の発明によれば、パリティビット
・マトリクス領域の両側に配置された第１と第２の情報
ビット・マトリクス領域のうち、第１の情報ビット・マ
トリクス領域は、検査行列Ｈ中の一部の小行列である第
１の部分小行列Ｈ１に対応してＸＯＲが配置配線されて
構成されている。また、第２の情報ビット・マトリクス
領域は、検査行列Ｈより第１の部分小行列Ｈ１と単位行
列Ｉとを除去した後、その各列ベクトルを例えば第１の
方向にＮビット巡回シフトして得られる第２の部分小行
列Ｈ２に対応して、ＸＯＲが配置配線されて構成されて
いる。これにより、回路段数の減少化と寄生容量の低減
化が図れ、動作速度の向上が可能となる。
・マトリクス領域の両側に配置された第１と第２の情報
ビット・マトリクス領域のうち、第１の情報ビット・マ
トリクス領域は、検査行列Ｈ中の一部の小行列である第
１の部分小行列Ｈ１に対応してＸＯＲが配置配線されて
構成されている。また、第２の情報ビット・マトリクス
領域は、検査行列Ｈより第１の部分小行列Ｈ１と単位行
列Ｉとを除去した後、その各列ベクトルを例えば第１の
方向にＮビット巡回シフトして得られる第２の部分小行
列Ｈ２に対応して、ＸＯＲが配置配線されて構成されて
いる。これにより、回路段数の減少化と寄生容量の低減
化が図れ、動作速度の向上が可能となる。
【００４７】請求項５の発明によれば、パリティビット
・マトリクス領域において、単位行列Ｉの各列ベクトル
を例えば第２の方向にＮビット巡回シフトした後に、単
位行列を加算して得られる行列に対応して、ＸＯＲが配
置配線されている。これにより、例えばその行列の論理
“１”である各行列要素に対応してただ１つのＸＯＲが
配置されるので、回路面積のより低減化が図れる。
・マトリクス領域において、単位行列Ｉの各列ベクトル
を例えば第２の方向にＮビット巡回シフトした後に、単
位行列を加算して得られる行列に対応して、ＸＯＲが配
置配線されている。これにより、例えばその行列の論理
“１”である各行列要素に対応してただ１つのＸＯＲが
配置されるので、回路面積のより低減化が図れる。
【００４８】請求項６の発明によれば、同一入力端子に
接続される２組のＭＯＳトランジスタ同士を対向して配
置し、そのゲートを実質的に交差する構成にしている。
これにより、ＸＯＲをカスケード接続した場合、多数の
寄生抵抗が直列接続されることがなくなる。しかも、ト
ランジスタの拡散領域の外側に配線を迂回して設ける必
要がなくなるので、集積度の向上及び動作速度の向上が
図れる。従って、前記課題を解決できるのである。
接続される２組のＭＯＳトランジスタ同士を対向して配
置し、そのゲートを実質的に交差する構成にしている。
これにより、ＸＯＲをカスケード接続した場合、多数の
寄生抵抗が直列接続されることがなくなる。しかも、ト
ランジスタの拡散領域の外側に配線を迂回して設ける必
要がなくなるので、集積度の向上及び動作速度の向上が
図れる。従って、前記課題を解決できるのである。
【００４９】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＥＣＣ回路内蔵の
半導体記憶装置の要部の構成図であり、従来の図２中の
要素と共通の要素には共通の符号が付されている。この
半導体記憶装置では、従来の図２におけるＸＯＲマトリ
クス回路３０に代えて、構成の異なるＸＯＲマトリクス
回路１３０が設けられている。ＸＯＲマトリクス回路１
３０は、情報ビット・カラムレジスタ２０Ｄm に接続さ
れる情報ビット・マトリクス領域１３０Ｄと、パリティ
ビット・カラムレジスタ２０Ｐk に接続されるパリティ
ビット・マトリクス領域１３０Ｐとで、構成されてい
る。
半導体記憶装置の要部の構成図であり、従来の図２中の
要素と共通の要素には共通の符号が付されている。この
半導体記憶装置では、従来の図２におけるＸＯＲマトリ
クス回路３０に代えて、構成の異なるＸＯＲマトリクス
回路１３０が設けられている。ＸＯＲマトリクス回路１
３０は、情報ビット・カラムレジスタ２０Ｄm に接続さ
れる情報ビット・マトリクス領域１３０Ｄと、パリティ
ビット・カラムレジスタ２０Ｐk に接続されるパリティ
ビット・マトリクス領域１３０Ｐとで、構成されてい
る。
【００５０】情報ビット・マトリクス領域１３０Ｄに
は、複数の第１のＸＯＲ１が配置されている。この配置
は、検査行列Ｈを、単位行列Ｉと該単位行列Ｉの一部で
ある小行列Ｈ0 とで、
は、複数の第１のＸＯＲ１が配置されている。この配置
は、検査行列Ｈを、単位行列Ｉと該単位行列Ｉの一部で
ある小行列Ｈ0 とで、
【数３】 と表示するとき、該小行列Ｈ0 に対応している。この対
応関係は、従来の図２のものと同一である。情報ビット
・マトリクス領域１３０Ｄでは、ｍ列に配置されたＸＯ
Ｒ１im（ｉ＝１，…，Ｋ）のゲート入力線対ＧＧが、該
領域１３０Ｄの列入力線ＸＧＤm ａ，ＸＧＤm ｂ（ｍ＝
１，…，Ｍ）に共通に接続されている。また、ｋ行に配
置されたＸＯＲ１kj（ｊ＝１，…，Ｍ）が行方向にカス
ケード接続されてパリティ回路ＰＴＹ１k が構成されて
いる。
応関係は、従来の図２のものと同一である。情報ビット
・マトリクス領域１３０Ｄでは、ｍ列に配置されたＸＯ
Ｒ１im（ｉ＝１，…，Ｋ）のゲート入力線対ＧＧが、該
領域１３０Ｄの列入力線ＸＧＤm ａ，ＸＧＤm ｂ（ｍ＝
１，…，Ｍ）に共通に接続されている。また、ｋ行に配
置されたＸＯＲ１kj（ｊ＝１，…，Ｍ）が行方向にカス
ケード接続されてパリティ回路ＰＴＹ１k が構成されて
いる。
【００５１】一方、パリティビット・マトリクス回路１
３０Ｐでは、第２のＸＯＲ２k （ｋ＝１，…，Ｋ）が配
置され、その配置が、検査行列Ｈを、
３０Ｐでは、第２のＸＯＲ２k （ｋ＝１，…，Ｋ）が配
置され、その配置が、検査行列Ｈを、
【数４】 と表示して単位行列Ｉに対応している。第２のＸＯＲ２
k は、その構成トランジスタの制御電極がメモリセルア
レイ１０のワード線ＷＬ0 ，ＷＬ1 ，…と平行となる向
きに配置されている。例えば、図５に示すようにＸＯＲ
のパターンを９０°回転して第２のＸＯＲ２k が配置さ
れている。即ち、第２のＸＯＲ２k を構成する図５のＮ
ＭＯＳ３１〜３４の各ゲートが、第１のＸＯＲ１を構成
する図５のＮＭＯＳ３１〜３４のゲートに対して実質的
に直交する方向に配置されている。また、ｋ行ｋ列に配
置される第２のＸＯＲ２k は、該ゲート入力線対ＧＧが
パリティ回路ＰＴＹ１k の出力側に接続され、該偶奇数
入力線対ＥＯＩがパリティビット・マトリクス領域１３
０Ｐの列入力線対ＸＧＰk ａ，ＸＧＰkｂ（ｋ＝１，
…，Ｋ）にそれぞれ接続され、さらに該偶奇数出力線対
ＥＯＯがそのまま延長されてシンドロームデコーダ４０
におけるシンドロームバスＳＢの対応する信号線に接続
されている。
k は、その構成トランジスタの制御電極がメモリセルア
レイ１０のワード線ＷＬ0 ，ＷＬ1 ，…と平行となる向
きに配置されている。例えば、図５に示すようにＸＯＲ
のパターンを９０°回転して第２のＸＯＲ２k が配置さ
れている。即ち、第２のＸＯＲ２k を構成する図５のＮ
ＭＯＳ３１〜３４の各ゲートが、第１のＸＯＲ１を構成
する図５のＮＭＯＳ３１〜３４のゲートに対して実質的
に直交する方向に配置されている。また、ｋ行ｋ列に配
置される第２のＸＯＲ２k は、該ゲート入力線対ＧＧが
パリティ回路ＰＴＹ１k の出力側に接続され、該偶奇数
入力線対ＥＯＩがパリティビット・マトリクス領域１３
０Ｐの列入力線対ＸＧＰk ａ，ＸＧＰkｂ（ｋ＝１，
…，Ｋ）にそれぞれ接続され、さらに該偶奇数出力線対
ＥＯＯがそのまま延長されてシンドロームデコーダ４０
におけるシンドロームバスＳＢの対応する信号線に接続
されている。
【００５２】本実施例では、回路全体が従来のものと同
様の動作を行う。ところが、ＸＯＲマトリクス回路１３
０の出力と、シンドロームデコーダ４０内部におけるシ
ンドロームバスＳＢとが、パリティビット・マトリクス
領域１３０Ｐの各第２のＸＯＲ２k における各偶奇数出
力線対ＥＯＯをそのまま延長して接続されているので、
無用な配線の迂回や引き回しを除去でき、集積度の向上
が可能となる。
様の動作を行う。ところが、ＸＯＲマトリクス回路１３
０の出力と、シンドロームデコーダ４０内部におけるシ
ンドロームバスＳＢとが、パリティビット・マトリクス
領域１３０Ｐの各第２のＸＯＲ２k における各偶奇数出
力線対ＥＯＯをそのまま延長して接続されているので、
無用な配線の迂回や引き回しを除去でき、集積度の向上
が可能となる。
【００５３】第２の実施例 図７は、本発明の第２の実施例を示すＥＣＣ回路内蔵の
半導体記憶装置の要部の構成図であり、図１中の要素と
共通の要素には共通の符号が付されている。この半導体
記憶装置では、データグループにおけるビット長Ｎビッ
トの情報ビットが、ビット長Ｎ１ビットの第１の情報ビ
ットグループＡと、ビット長Ｎ２ビットの第２の情報ビ
ットグループＢ（Ｎ１＋Ｎ２＝Ｍ）との２つに分けられ
て構成され、その情報ビットに対応する各回路も第１の
グループＡ及び第２のグループＢに分けられて構成され
ている。
半導体記憶装置の要部の構成図であり、図１中の要素と
共通の要素には共通の符号が付されている。この半導体
記憶装置では、データグループにおけるビット長Ｎビッ
トの情報ビットが、ビット長Ｎ１ビットの第１の情報ビ
ットグループＡと、ビット長Ｎ２ビットの第２の情報ビ
ットグループＢ（Ｎ１＋Ｎ２＝Ｍ）との２つに分けられ
て構成され、その情報ビットに対応する各回路も第１の
グループＡ及び第２のグループＢに分けられて構成され
ている。
【００５４】カラムレジスタ群２０は、第１の情報ビッ
トグループＡを一時保持する第１の情報ビット・カラム
レジスタ群２０Ａ、第２の情報ビットグループＢを一時
保持する第２の情報ビット・カラムレジスタ群２０Ｂ、
及びパリティビットを一時保持するパリティビット・カ
ラムレジスタ群２０Ｐより構成されている。第１の情報
ビット・カラムレジスタ群２０Ａは、各ビット線対ＢＬ
Ａａ，ＢＬＡｂに接続された複数の情報ビット・カラム
レジスタ２０Ａm より構成され、さらに第２の情報ビッ
ト・カラムレジスタ群２０Ｂが各ビット線対ＢＬＢａ，
ＢＬＢｂに接続された複数の情報ビット・カラムレジス
タ２０Ｂj 、パリティビット・カラムレジスタ群２０Ｐ
が各ビット線対ＢＬＰａ，ＢＬＰｂに接続された複数の
パリティビット・カラムレジスタ２０Ｐk より、それぞ
れ構成されている。
トグループＡを一時保持する第１の情報ビット・カラム
レジスタ群２０Ａ、第２の情報ビットグループＢを一時
保持する第２の情報ビット・カラムレジスタ群２０Ｂ、
及びパリティビットを一時保持するパリティビット・カ
ラムレジスタ群２０Ｐより構成されている。第１の情報
ビット・カラムレジスタ群２０Ａは、各ビット線対ＢＬ
Ａａ，ＢＬＡｂに接続された複数の情報ビット・カラム
レジスタ２０Ａm より構成され、さらに第２の情報ビッ
ト・カラムレジスタ群２０Ｂが各ビット線対ＢＬＢａ，
ＢＬＢｂに接続された複数の情報ビット・カラムレジス
タ２０Ｂj 、パリティビット・カラムレジスタ群２０Ｐ
が各ビット線対ＢＬＰａ，ＢＬＰｂに接続された複数の
パリティビット・カラムレジスタ２０Ｐk より、それぞ
れ構成されている。
【００５５】ＸＯＲマトリクス回路２３０は、第１の情
報ビットグループＡに対応する第１の情報ビット・マト
リクス領域２３０Ａと、第２の情報ビットグループＢに
対応する第２の情報ビット・マトリクス領域２３０Ｂ
と、パリティビット・マトリクス領域２３０Ｐとで構成
されている。これらの各領域２３０Ａ，２３０Ｂ，２３
０Ｐは、検査行列Ｈを、Ｋ行Ｎ１列の部分小行列Ｈ１と
Ｋ行Ｎ２列の部分小行列Ｈ２とＫ行Ｋ列の単位行列Ｉ
で、
報ビットグループＡに対応する第１の情報ビット・マト
リクス領域２３０Ａと、第２の情報ビットグループＢに
対応する第２の情報ビット・マトリクス領域２３０Ｂ
と、パリティビット・マトリクス領域２３０Ｐとで構成
されている。これらの各領域２３０Ａ，２３０Ｂ，２３
０Ｐは、検査行列Ｈを、Ｋ行Ｎ１列の部分小行列Ｈ１と
Ｋ行Ｎ２列の部分小行列Ｈ２とＫ行Ｋ列の単位行列Ｉ
で、
【数５】 と表示して、第１の情報ビット・マトリクス領域２３０
Ａが行列Ｈ１と、第２の情報ビット・マトリクス領域２
３０Ｂが行列Ｈ２と、パリティビット・マトリクス領域
２３０Ｐが単位行列Ｉとそれぞれ対応している。第１及
び第２の情報ビット・マトリクス領域２３０Ａ，２３０
Ｂは、パリティビット・マトリクス領域２３０Ｐを挟ん
でその両側に配置されている。
Ａが行列Ｈ１と、第２の情報ビット・マトリクス領域２
３０Ｂが行列Ｈ２と、パリティビット・マトリクス領域
２３０Ｐが単位行列Ｉとそれぞれ対応している。第１及
び第２の情報ビット・マトリクス領域２３０Ａ，２３０
Ｂは、パリティビット・マトリクス領域２３０Ｐを挟ん
でその両側に配置されている。
【００５６】第１の情報ビット・マトリクス領域２３０
Ａでは、列入力線対ＸＧＡj ａ，ＸＧＡj ｂが、行列Ｈ
１の各列と対応して設けられ、それらが各情報ビット・
カラムレジスタ２０Ａm の各出力端子ＲＸａ，ＲＸｂと
接続されている。この第１の情報ビット・マトリクス領
域２３０Ａは、複数の第１のＸＯＲ１Ａを有し、それら
が行列Ｈ１と対応して第１の実施例と同様に配置配線さ
れ、各行毎にパリティ回路PTYAk （ｋ＝１，…，Ｋ）が
構成されている。これらの各パリティ回路PTYAk の各出
力線対ＰＣＡk ａ，ＰＣＡk ｂ（ｋ＝１，…，Ｋ）がパ
リティビット・マトリクス領域２３０Ｐの入力側に接続
されている。
Ａでは、列入力線対ＸＧＡj ａ，ＸＧＡj ｂが、行列Ｈ
１の各列と対応して設けられ、それらが各情報ビット・
カラムレジスタ２０Ａm の各出力端子ＲＸａ，ＲＸｂと
接続されている。この第１の情報ビット・マトリクス領
域２３０Ａは、複数の第１のＸＯＲ１Ａを有し、それら
が行列Ｈ１と対応して第１の実施例と同様に配置配線さ
れ、各行毎にパリティ回路PTYAk （ｋ＝１，…，Ｋ）が
構成されている。これらの各パリティ回路PTYAk の各出
力線対ＰＣＡk ａ，ＰＣＡk ｂ（ｋ＝１，…，Ｋ）がパ
リティビット・マトリクス領域２３０Ｐの入力側に接続
されている。
【００５７】第２の情報ビット・マトリクス領域２３０
Ｂでは、列入力線対ＸＧＢj ａ，ＸＧＢj ｂが行列Ｈ２
の各列と対応して設けられ、それらが各情報ビット・カ
ラムレジスタ２０Ｂj の各出力端子ＲＸａ，ＲＸｂと接
続されている。この第２の情報ビット・マトリクス領域
２３０Ｂは、複数の第１のＸＯＲ１Ｂを有し、それらが
行列Ｈ２と対応して配置配線され、各行毎にパリティ回
路PTYBk （ｋ＝１，…，Ｋ）が構成されている。これら
の各パリティ回路PTYBk の各出力線対ＰＣＢkａ，ＰＣ
Ｂk ｂ（ｋ＝１，…，Ｋ）は、パリティビット・マトリ
クス領域２３０Ｐの入力側に接続されている。さらに、
この第２の情報ビット・マトリクス領域２３０Ｂの各パ
リティ回路PTYBk は、その信号の伝播が第１の情報ビッ
ト・マトリクス領域２３０Ａのものと図７上で左右逆方
向となるように構成されている。パリティビット・マト
リクス領域２３０Ｐでは、第２のＸＯＲ２１k ，ＸＯＲ
２２k が前記単位行列Ｉに対応して配置されている。こ
の対応は、単位行列中“１”となる行列要素の各々に２
個のＸＯＲ２１k ，ＸＯＲ２２k が対応するという点で
第１の実施例のものと異なっている。
Ｂでは、列入力線対ＸＧＢj ａ，ＸＧＢj ｂが行列Ｈ２
の各列と対応して設けられ、それらが各情報ビット・カ
ラムレジスタ２０Ｂj の各出力端子ＲＸａ，ＲＸｂと接
続されている。この第２の情報ビット・マトリクス領域
２３０Ｂは、複数の第１のＸＯＲ１Ｂを有し、それらが
行列Ｈ２と対応して配置配線され、各行毎にパリティ回
路PTYBk （ｋ＝１，…，Ｋ）が構成されている。これら
の各パリティ回路PTYBk の各出力線対ＰＣＢkａ，ＰＣ
Ｂk ｂ（ｋ＝１，…，Ｋ）は、パリティビット・マトリ
クス領域２３０Ｐの入力側に接続されている。さらに、
この第２の情報ビット・マトリクス領域２３０Ｂの各パ
リティ回路PTYBk は、その信号の伝播が第１の情報ビッ
ト・マトリクス領域２３０Ａのものと図７上で左右逆方
向となるように構成されている。パリティビット・マト
リクス領域２３０Ｐでは、第２のＸＯＲ２１k ，ＸＯＲ
２２k が前記単位行列Ｉに対応して配置されている。こ
の対応は、単位行列中“１”となる行列要素の各々に２
個のＸＯＲ２１k ，ＸＯＲ２２k が対応するという点で
第１の実施例のものと異なっている。
【００５８】例えば、単位行列のｋ行ｋ列の要素と対応
して、第２のＸＯＲ２１k ，ＸＯＲ２２k が設けられて
いる。ＸＯＲ２１k のゲート入力線対ＧＧ１は、第１の
情報ビット・マトリクス領域２３０Ａのｋ行目に設けら
れたパリティ回路PTYAk の出力線対ＰＣＡk ａ，ＰＣＡ
k ｂと接続されている。ＸＯＲ２２k のゲート入力線対
ＧＧ２は、第２の情報ビット・マトリクス領域２３０Ｂ
のｋ行目に設けられたパリティ回路PTYBk の出力線対Ｐ
ＣＢk ａ，ＰＣＢk ｂと接続されている。また、ＸＯＲ
２１k の偶奇数入力線対ＥＯＩ１は、パリティビット・
カラムレジスタ２０Ｐk の出力端子ＲＸａ，ＲＸｂに接
続され、その偶奇数出力線対ＥＯＯ１が、ＸＯＲ２２k
の偶奇数入力線対ＥＯＩ２にカスケード接続されてい
る。さらに、ＸＯＲ２２k の偶奇数出力線対ＥＯＯ２が
そのまま延長してシンドロームデコーダ４０内部のシン
ドロームバスＳＢに接続されている。
して、第２のＸＯＲ２１k ，ＸＯＲ２２k が設けられて
いる。ＸＯＲ２１k のゲート入力線対ＧＧ１は、第１の
情報ビット・マトリクス領域２３０Ａのｋ行目に設けら
れたパリティ回路PTYAk の出力線対ＰＣＡk ａ，ＰＣＡ
k ｂと接続されている。ＸＯＲ２２k のゲート入力線対
ＧＧ２は、第２の情報ビット・マトリクス領域２３０Ｂ
のｋ行目に設けられたパリティ回路PTYBk の出力線対Ｐ
ＣＢk ａ，ＰＣＢk ｂと接続されている。また、ＸＯＲ
２１k の偶奇数入力線対ＥＯＩ１は、パリティビット・
カラムレジスタ２０Ｐk の出力端子ＲＸａ，ＲＸｂに接
続され、その偶奇数出力線対ＥＯＯ１が、ＸＯＲ２２k
の偶奇数入力線対ＥＯＩ２にカスケード接続されてい
る。さらに、ＸＯＲ２２k の偶奇数出力線対ＥＯＯ２が
そのまま延長してシンドロームデコーダ４０内部のシン
ドロームバスＳＢに接続されている。
【００５９】本実施例では、第１の実施例の要件を合わ
せて実施している。即ち、パリティビット・マトリクス
領域２３０Ｐは、単位行列と対応している。単位行列で
は“１”となる行列要素が各行各列に１個のみであるか
ら、各行列要素毎に対応して２個のＸＯＲを列方向に連
続して配置しても、その上下に配置される回路がなく、
隣接行（ｋ＋１行）に設けられたパリティ回路の出力線
対を迂回する充分な配線領域が存在する。そのため、回
路の占有領域の列方向の増加分が全くない。
せて実施している。即ち、パリティビット・マトリクス
領域２３０Ｐは、単位行列と対応している。単位行列で
は“１”となる行列要素が各行各列に１個のみであるか
ら、各行列要素毎に対応して２個のＸＯＲを列方向に連
続して配置しても、その上下に配置される回路がなく、
隣接行（ｋ＋１行）に設けられたパリティ回路の出力線
対を迂回する充分な配線領域が存在する。そのため、回
路の占有領域の列方向の増加分が全くない。
【００６０】一方、行方向について検討すると、図７に
示すように、単位行列Ｉのｋ行ｋ列の行列要素に対応す
るＸＯＲのうちの１個（ＸＯＲ２１k ）と、ｋ＋１行、
ｋ＋１列の行列要素に対応するＸＯＲのうちの１個（Ｘ
ＯＲ２２k-1 ）とが、同一行に２個連続して配置されて
いる。そのため、パリティビット・マトリクス領域２３
０Ｐでは、各列入力線対のピッチとＸＯＲのピッチが等
しくなければならず、回路領域が行方向に増加する。と
ころが、パリティビット数は情報ビット数の数分の１以
下であるので、ＸＯＲマトリクス回路全体での面積の増
加が大きなものとはならない。しかも、シンドロームバ
スＳＢの無用な引き回しも存在しない。次に、ＸＯＲマ
トリクス回路２３０の動作を説明する。
示すように、単位行列Ｉのｋ行ｋ列の行列要素に対応す
るＸＯＲのうちの１個（ＸＯＲ２１k ）と、ｋ＋１行、
ｋ＋１列の行列要素に対応するＸＯＲのうちの１個（Ｘ
ＯＲ２２k-1 ）とが、同一行に２個連続して配置されて
いる。そのため、パリティビット・マトリクス領域２３
０Ｐでは、各列入力線対のピッチとＸＯＲのピッチが等
しくなければならず、回路領域が行方向に増加する。と
ころが、パリティビット数は情報ビット数の数分の１以
下であるので、ＸＯＲマトリクス回路全体での面積の増
加が大きなものとはならない。しかも、シンドロームバ
スＳＢの無用な引き回しも存在しない。次に、ＸＯＲマ
トリクス回路２３０の動作を説明する。
【００６１】まず、第１の情報ビット・カラムレジスタ
群２０Ａより第１の情報ビットグループＡの各ビットの
論理値が第１の情報ビット・マトリクス領域３０Ａへ転
送され、パリティ演算が行われて各行毎のパリティ回路
PTYAk （ｋ＝１，…，Ｋ）の中間結果が各出力線対ＰＣ
Ａk ａ，ＰＣＡk ｂに得られる。同時に、第２の情報ビ
ット・カラムレジスタ群２０Ｂより第２の情報ビットグ
ループＢの各ビットの論理値が第２の情報ビット・マト
リクス領域２３０Ｂへ転送されてパリティ演算が実行さ
れ、各行毎のパリティ回路PTYBk （ｋ＝１，…，Ｋ）に
第２の中間結果が各出力線対ＰＣＢk ａ，ＰＣＢk ｂ
（ｋ＝１，…，Ｋ）に得られる。
群２０Ａより第１の情報ビットグループＡの各ビットの
論理値が第１の情報ビット・マトリクス領域３０Ａへ転
送され、パリティ演算が行われて各行毎のパリティ回路
PTYAk （ｋ＝１，…，Ｋ）の中間結果が各出力線対ＰＣ
Ａk ａ，ＰＣＡk ｂに得られる。同時に、第２の情報ビ
ット・カラムレジスタ群２０Ｂより第２の情報ビットグ
ループＢの各ビットの論理値が第２の情報ビット・マト
リクス領域２３０Ｂへ転送されてパリティ演算が実行さ
れ、各行毎のパリティ回路PTYBk （ｋ＝１，…，Ｋ）に
第２の中間結果が各出力線対ＰＣＢk ａ，ＰＣＢk ｂ
（ｋ＝１，…，Ｋ）に得られる。
【００６２】パリティビット・マトリクス領域２３０Ｐ
では、前記第１の中間結果と第２の中間結果と各パリテ
ィビットとが次式（５）に従いパリティ演算され、シン
ドロームが得られる。
では、前記第１の中間結果と第２の中間結果と各パリテ
ィビットとが次式（５）に従いパリティ演算され、シン
ドロームが得られる。
【００６３】
【数６】 一方、第１の情報ビットグループＡの各ビットの論理値
をＮ１次の列ベクトルｖ１で、第２の情報ビットグルー
プＢの各ビットの論理値をＮ２次の列ベクトルｖ２で、
パリティビットをＫ次の列ベクトルＰＹでそれぞれ表わ
すと共に、従来回路で得られるシンドロームをＫ次の列
ベクトルＳＹで表示すれば、次式（６）のようになる。
をＮ１次の列ベクトルｖ１で、第２の情報ビットグルー
プＢの各ビットの論理値をＮ２次の列ベクトルｖ２で、
パリティビットをＫ次の列ベクトルＰＹでそれぞれ表わ
すと共に、従来回路で得られるシンドロームをＫ次の列
ベクトルＳＹで表示すれば、次式（６）のようになる。
【００６４】
【数７】 この（６）式は、（５）式の各項のベクトル表示にほか
ならない。従って、本実施例の回路においても、所定の
シンドロームが得られる。
ならない。従って、本実施例の回路においても、所定の
シンドロームが得られる。
【００６５】この第２の実施例では、次のような効果
（ａ）〜（ｃ）がある。 （ａ） 例えば、次数Ｎ１＝Ｎ２とすると、行列Ｈ１及
びＨ２の行列段数は、検査行列Ｈの行列段数のほぼ半分
である。例えば、前記文献２に示されるように符号を構
成する場合、情報ビット長を１２８ビットとすると、行
列Ｈの行列段数が６４段である。これに対して、行列Ｈ
１及び行列Ｈ２の行列段数は共に３２段である。従っ
て、パリティビット・マトリクス領域２３０Ｐも含めた
シンドロームバスＳＢまでのパリティ回路PTYAk ，PTYB
k の回路段数が３４段となり、従来の６５段より著しく
少なくなる。このように本実施例では、大きな面積増加
なしに、回路段数を従来の約半分にすることができ、高
速な半導体記憶装置が得られる。
（ａ）〜（ｃ）がある。 （ａ） 例えば、次数Ｎ１＝Ｎ２とすると、行列Ｈ１及
びＨ２の行列段数は、検査行列Ｈの行列段数のほぼ半分
である。例えば、前記文献２に示されるように符号を構
成する場合、情報ビット長を１２８ビットとすると、行
列Ｈの行列段数が６４段である。これに対して、行列Ｈ
１及び行列Ｈ２の行列段数は共に３２段である。従っ
て、パリティビット・マトリクス領域２３０Ｐも含めた
シンドロームバスＳＢまでのパリティ回路PTYAk ，PTYB
k の回路段数が３４段となり、従来の６５段より著しく
少なくなる。このように本実施例では、大きな面積増加
なしに、回路段数を従来の約半分にすることができ、高
速な半導体記憶装置が得られる。
【００６６】（ｂ） 本実施例においても、第１及び第
２の情報ビット・マトリクス領域２３０Ａ及び２３０Ｂ
における各パリティ回路PTYAk ，PTYBk を前記“Double
tier ＸＯＲ Schem”構成としてさらに高速化を図るこ
とができる。例えば、前記情報ビット長１２８ビットの
例で、第１及び第２の情報ビット・マトリクス領域２３
０Ａ，２３０Ｂのパリティ回路PTYAk ，PTYBk を、４個
の８入力パリティ回路Ｐ１と該パリティ回路Ｐ１の出力
を入力する４入力パリティ回路Ｐ２とで構成すれば、Ｘ
ＯＲマトリクス回路全体の回路段数が１４段となり、従
来の１７段より小さいものが得られる。このような“Do
ubletier ＸＯＲ Schem”構成とすることで生じる新た
な回路面積の増加分は、従来のものを同構成に代えて生
じる増加分と同じである。
２の情報ビット・マトリクス領域２３０Ａ及び２３０Ｂ
における各パリティ回路PTYAk ，PTYBk を前記“Double
tier ＸＯＲ Schem”構成としてさらに高速化を図るこ
とができる。例えば、前記情報ビット長１２８ビットの
例で、第１及び第２の情報ビット・マトリクス領域２３
０Ａ，２３０Ｂのパリティ回路PTYAk ，PTYBk を、４個
の８入力パリティ回路Ｐ１と該パリティ回路Ｐ１の出力
を入力する４入力パリティ回路Ｐ２とで構成すれば、Ｘ
ＯＲマトリクス回路全体の回路段数が１４段となり、従
来の１７段より小さいものが得られる。このような“Do
ubletier ＸＯＲ Schem”構成とすることで生じる新た
な回路面積の増加分は、従来のものを同構成に代えて生
じる増加分と同じである。
【００６７】また、情報ビット長２５６ビットの場合を
考える。従来構成においては、例えば、８個の１６入力
パリティ回路Ｐ３と、該パリティ回路Ｐ３の出力を入力
する８入力パリティ回路Ｐ４とによる構成が考えられ、
回路段数が２４段となる。これに対し、本実施例では第
１及び第２の情報ビット・マトリクス回路２３０Ａ，２
３０Ｂにおいて、各パリティ回路PTYAk ，PTYBk を、８
個の８入力パリティ回路Ｐ１１と、該パリティ回路Ｐ１
１の出力を入力する８入力パリティ回路Ｐ１２とで構成
できる。そのため、ＸＯＲマトリクス回路全体の回路段
数が１８段となり、従来の２４段よりもかなり小さくな
る。従って、本実施例では情報ビット長が大きいほど大
きな改善効果が得られ、高速な半導体記憶装置が実現で
きる。
考える。従来構成においては、例えば、８個の１６入力
パリティ回路Ｐ３と、該パリティ回路Ｐ３の出力を入力
する８入力パリティ回路Ｐ４とによる構成が考えられ、
回路段数が２４段となる。これに対し、本実施例では第
１及び第２の情報ビット・マトリクス回路２３０Ａ，２
３０Ｂにおいて、各パリティ回路PTYAk ，PTYBk を、８
個の８入力パリティ回路Ｐ１１と、該パリティ回路Ｐ１
１の出力を入力する８入力パリティ回路Ｐ１２とで構成
できる。そのため、ＸＯＲマトリクス回路全体の回路段
数が１８段となり、従来の２４段よりもかなり小さくな
る。従って、本実施例では情報ビット長が大きいほど大
きな改善効果が得られ、高速な半導体記憶装置が実現で
きる。
【００６８】（ｃ） 第１及び第２の情報ビット・マト
リクス領域２３０Ａ，２３０Ｂに設けられた各パリティ
回路PTYAk ，PTYBk に寄生する配線容量は、従来のＸＯ
Ｒマトリクス回路の各行のパリティ回路に寄生するもの
の半分である。これは、対応する情報ビット・カラムレ
ジスタ群２０Ａ，２０Ｂのビット数が従来のものの半分
であるためである。このように各パリティ回路PTYAk ，
PTYBk に寄生する配線容量も半分となるので、従来のも
のより高速性能に優れた半導体記憶装置が得られる。
リクス領域２３０Ａ，２３０Ｂに設けられた各パリティ
回路PTYAk ，PTYBk に寄生する配線容量は、従来のＸＯ
Ｒマトリクス回路の各行のパリティ回路に寄生するもの
の半分である。これは、対応する情報ビット・カラムレ
ジスタ群２０Ａ，２０Ｂのビット数が従来のものの半分
であるためである。このように各パリティ回路PTYAk ，
PTYBk に寄生する配線容量も半分となるので、従来のも
のより高速性能に優れた半導体記憶装置が得られる。
【００６９】なお、この第２の実施例では、第１の実施
例を用いずに単独でも実施可能であり、その構成例を図
８に示す。図８は、第２の実施例の単独の実施例を示す
もので、図７のＸＯＲマトリクス回路の他の構成例を示
す要部の構成図である。この図では、パリティビット・
マトリクス領域２３０Ｐのｋ行ｋ列周辺の回路が示され
ている。
例を用いずに単独でも実施可能であり、その構成例を図
８に示す。図８は、第２の実施例の単独の実施例を示す
もので、図７のＸＯＲマトリクス回路の他の構成例を示
す要部の構成図である。この図では、パリティビット・
マトリクス領域２３０Ｐのｋ行ｋ列周辺の回路が示され
ている。
【００７０】図８において、ＰＣＡk ａ，ＰＣＡk ｂは
第１の情報ビット・マトリクス領域２３０Ａのｋ行目に
設けられたパリティ回路PTYAk の出力線対、ＰＣＡk+1
ａ，ＰＣＡk+1ｂは第１の情報ビット・マトリクス領域
２３０Ａのｋ＋１行目に設けられたパリティ回路PTYA
k+1 の出力線対、ＰＣＢk ａ，ＰＣＢk ｂは第２の情報
ビット・マトリクス領域２３０Ｂのｋ行に設けられたパ
リティ回路PTYBk の出力線対、ＰＣＢk+1 ａ，ＰＣＢ
k+1 ｂは第２の情報ビット・マトリクス領域２３０Ｂの
ｋ＋１行に設けられたパリティ回路PTYBk+1 の出力線対
である。
第１の情報ビット・マトリクス領域２３０Ａのｋ行目に
設けられたパリティ回路PTYAk の出力線対、ＰＣＡk+1
ａ，ＰＣＡk+1ｂは第１の情報ビット・マトリクス領域
２３０Ａのｋ＋１行目に設けられたパリティ回路PTYA
k+1 の出力線対、ＰＣＢk ａ，ＰＣＢk ｂは第２の情報
ビット・マトリクス領域２３０Ｂのｋ行に設けられたパ
リティ回路PTYBk の出力線対、ＰＣＢk+1 ａ，ＰＣＢ
k+1 ｂは第２の情報ビット・マトリクス領域２３０Ｂの
ｋ＋１行に設けられたパリティ回路PTYBk+1 の出力線対
である。
【００７１】単位行列Ｉのｋ行ｋ列目の要素と対応する
ＸＯＲ２１k 及びＸＯＲ２２k が設けられ、さらに単位
行列Ｉのｋ＋１行、ｋ＋１列の要素と対応するＸＯＲ２
１k+ 1 及びＸＯＲ２２k+1 が設けられている。信号線対
Ｐk ａ，Ｐk ｂは、ｋビット目のパリティビット、Ｐ
k+1 ａ，Ｐk+1 ｂはｋ＋１ビット目のパリティビットに
それぞれ対応する。信号線対ＳＢk ａ，ＳＢk ｂはｋビ
ット目のシンドロームビット、ＳＢk+1 ａ，ＳＢk+1 ｂ
はｋ＋１ビット目のシンドロームビットにそれぞれ対応
する。
ＸＯＲ２１k 及びＸＯＲ２２k が設けられ、さらに単位
行列Ｉのｋ＋１行、ｋ＋１列の要素と対応するＸＯＲ２
１k+ 1 及びＸＯＲ２２k+1 が設けられている。信号線対
Ｐk ａ，Ｐk ｂは、ｋビット目のパリティビット、Ｐ
k+1 ａ，Ｐk+1 ｂはｋ＋１ビット目のパリティビットに
それぞれ対応する。信号線対ＳＢk ａ，ＳＢk ｂはｋビ
ット目のシンドロームビット、ＳＢk+1 ａ，ＳＢk+1 ｂ
はｋ＋１ビット目のシンドロームビットにそれぞれ対応
する。
【００７２】この図８では、図７と同一の回路動作とな
る。ところが、パリティビット・マトリクス領域２３０
Ｐに配置されるＸＯＲ２１k ，ＸＯＲ２２k の向きが、
第１及び第２の情報ビット・マトリクス領域２３０Ａ，
２３０Ｂと同一になっている。また、単位行列Ｉのｋ行
ｋ列の行列要素と、ｋ＋１行、ｋ＋１列の行列要素とに
対応する計４個のＸＯＲが、パリティビット・マトリク
ス領域２３０Ｐ上のｋ行，ｋ＋１行とｋ列，ｋ＋１列の
隣接する４つの格子点に配置されている。
る。ところが、パリティビット・マトリクス領域２３０
Ｐに配置されるＸＯＲ２１k ，ＸＯＲ２２k の向きが、
第１及び第２の情報ビット・マトリクス領域２３０Ａ，
２３０Ｂと同一になっている。また、単位行列Ｉのｋ行
ｋ列の行列要素と、ｋ＋１行、ｋ＋１列の行列要素とに
対応する計４個のＸＯＲが、パリティビット・マトリク
ス領域２３０Ｐ上のｋ行，ｋ＋１行とｋ列，ｋ＋１列の
隣接する４つの格子点に配置されている。
【００７３】このように、隣接する４つの格子点に対応
する“１”となる行列要素がたかだか２つであるので、
図８のように本実施例を単独実施しても、その回路面積
が図７の実施例と比べて著しく大きくなることはない。
しかし、その配線が図７の実施例よりも混み合うことが
図８と図７を比較して明らかである。従って、図７に示
すように、第２の実施例は第１の実施例と合わせて実施
してより効果がある。第３の実施例 図９は、本発明の第３の実施例を示す半導体記憶装置に
おけるＸＯＲマトリクス回路の構成図であり、第２の実
施例を示す図７中の要素と共通の要素には共通の符号が
付されている。
する“１”となる行列要素がたかだか２つであるので、
図８のように本実施例を単独実施しても、その回路面積
が図７の実施例と比べて著しく大きくなることはない。
しかし、その配線が図７の実施例よりも混み合うことが
図８と図７を比較して明らかである。従って、図７に示
すように、第２の実施例は第１の実施例と合わせて実施
してより効果がある。第３の実施例 図９は、本発明の第３の実施例を示す半導体記憶装置に
おけるＸＯＲマトリクス回路の構成図であり、第２の実
施例を示す図７中の要素と共通の要素には共通の符号が
付されている。
【００７４】本実施例では、図７のＸＯＲマトリクス回
路２３０に代えて、それと構成の異なるＸＯＲマトリク
ス回路３３０が設けられ、他の回路は図７のものと同様
である。この図９の構成を説明する前に、まず本実施例
に関係する行列の性質について述べる。
路２３０に代えて、それと構成の異なるＸＯＲマトリク
ス回路３３０が設けられ、他の回路は図７のものと同様
である。この図９の構成を説明する前に、まず本実施例
に関係する行列の性質について述べる。
【００７５】Ｎ次の２元列ベクトルｖの各要素を、第１
の方向（例えば、上向き）にｒビット巡回シフトして得
られる列ベクトルｖr 及びその転置列ベクトル tｖr を
次式（７）で表わす。 tｖ＝（ｖ1 ，ｖ2 ，ｖ3 …，ｖN ） tｖr ＝（ｖr+1 ，ｖr+2 ，…，ｖN ，ｖ1 ，ｖ2 ，…ｖr ） 但し、ｔ；転置 ・・・（７） ｒ＜０であるとき、列ベクトルｖr を第２の方向（例え
ば、下向き）に巡回シフトすれば、次式（８）が得られ
る。 ｖ0 ＝ｖ （ｖr ）-r＝ｖ ・・・（８） ｋ行Ｎ列の行列Ｐに対して、その行列を構成する各列ベ
クトルｐをｒビット巡回シフトして得られる行列Ｐr を
次式（９）で表わす。 Ｐ＝［ｐ1 ｐ2 …ｐN ］ Ｐr ＝［ｐ1 r ｐ2 r … ｐN r ］ ・・・（９） 前記定義において、単位行列をＩとして次式（10）が得
られる。 Ｉr ｖ＝ｖr ・・・（10） 次に、積Ｐｖをｚとおくと、ｚはＮ次の列ベクトルで、
その要素は次式（11）のようになる。
の方向（例えば、上向き）にｒビット巡回シフトして得
られる列ベクトルｖr 及びその転置列ベクトル tｖr を
次式（７）で表わす。 tｖ＝（ｖ1 ，ｖ2 ，ｖ3 …，ｖN ） tｖr ＝（ｖr+1 ，ｖr+2 ，…，ｖN ，ｖ1 ，ｖ2 ，…ｖr ） 但し、ｔ；転置 ・・・（７） ｒ＜０であるとき、列ベクトルｖr を第２の方向（例え
ば、下向き）に巡回シフトすれば、次式（８）が得られ
る。 ｖ0 ＝ｖ （ｖr ）-r＝ｖ ・・・（８） ｋ行Ｎ列の行列Ｐに対して、その行列を構成する各列ベ
クトルｐをｒビット巡回シフトして得られる行列Ｐr を
次式（９）で表わす。 Ｐ＝［ｐ1 ｐ2 …ｐN ］ Ｐr ＝［ｐ1 r ｐ2 r … ｐN r ］ ・・・（９） 前記定義において、単位行列をＩとして次式（10）が得
られる。 Ｉr ｖ＝ｖr ・・・（10） 次に、積Ｐｖをｚとおくと、ｚはＮ次の列ベクトルで、
その要素は次式（11）のようになる。
【００７６】
【数８】 一方、積Ｐr ｖをｚ１とおくと、ｚ１は次式(12)のよう
になる。
になる。
【００７７】
【数９】 （11）式と（12）式の各要素を比較すると、列ベクトル
ｚ１は、次式（13）のように、列ベクトルｚの各要素を
ｒビット巡回シフトして得られる。 ｚ１＝ｚr ・・・（13） よって、（11）式〜（13）式より、 Ｐr ｖ＝（Ｐｖ）r ＝ｚr ・・・（14） となる。一方、（８）式と（10）式より、 Ｉ-rｚr ＝（ｚr ）-r＝ｚ ・・・（15） となる。従って、（11）、（14）、（15）式より、次式
（16）が得られる。 Ｉ-r（Ｐr ｖ）＝Ｐｖ ・・・（16） 次に、本実施例におけるシンドロームの演算式を示す。
本実施例のデータグループは、第２の実施例と同様に、
ビット長Ｎ１ビットの第１の情報ビットグループＡと、
ビット長Ｎ２ビットの第２の情報ビットグループＢと、
ビット長Ｋビットのパリティビットとから構成されてい
る。情報ビットグループＡの各ビットの論理値を列ベク
トルｖ１で、情報ビットグループＢの各ビットの論理値
を列ベクトルｖ２で表わす。また、検査行列Ｈを前記
（４）式で表わす。
ｚ１は、次式（13）のように、列ベクトルｚの各要素を
ｒビット巡回シフトして得られる。 ｚ１＝ｚr ・・・（13） よって、（11）式〜（13）式より、 Ｐr ｖ＝（Ｐｖ）r ＝ｚr ・・・（14） となる。一方、（８）式と（10）式より、 Ｉ-rｚr ＝（ｚr ）-r＝ｚ ・・・（15） となる。従って、（11）、（14）、（15）式より、次式
（16）が得られる。 Ｉ-r（Ｐr ｖ）＝Ｐｖ ・・・（16） 次に、本実施例におけるシンドロームの演算式を示す。
本実施例のデータグループは、第２の実施例と同様に、
ビット長Ｎ１ビットの第１の情報ビットグループＡと、
ビット長Ｎ２ビットの第２の情報ビットグループＢと、
ビット長Ｋビットのパリティビットとから構成されてい
る。情報ビットグループＡの各ビットの論理値を列ベク
トルｖ１で、情報ビットグループＢの各ビットの論理値
を列ベクトルｖ２で表わす。また、検査行列Ｈを前記
（４）式で表わす。
【００７８】
【数１０】 となる。この（６）式は、（16）式より、次式（17）の
ように変形できる。
ように変形できる。
【００７９】
【数１１】 この（17）式に基づき、図９のＸＯＲマトリクス回路３
３０が構成されている。次に、図９の回路構成について
説明する。このＸＯＲマトリクス回路３３０は、第１の
情報ビットグループＡに対応する第１の情報ビット・マ
トリクス領域３３０Ａと、第２の情報ビットグループＢ
に対応する第２の情報ビット・マトリクス領域３３０Ｂ
と、パリティビット・マトリクス領域３３０Ｐとで、構
成されている。第１の情報ビット・マトリクス領域３３
０Ａでは、第１のＸＯＲ１Ａが、（17）式の行列Ｈ１と
対応して配置配線されている。この第１のＸＯＲ１Ａと
行列の対応は、第２の実施例と同様である。この第１の
ＸＯＲ１Ａによって各行毎にパリティ回路PTYAk （ｋ＝
１，…，ｋ）が構成され、これらの各パリティ回路PTYA
k の各出力線対ＰＣＡk ａ，ＰＣＡk ｂ（ｋ＝１，…，
ｋ）がパリティビット・マトリクス領域３３０Ｐの入力
側に接続されている。
３０が構成されている。次に、図９の回路構成について
説明する。このＸＯＲマトリクス回路３３０は、第１の
情報ビットグループＡに対応する第１の情報ビット・マ
トリクス領域３３０Ａと、第２の情報ビットグループＢ
に対応する第２の情報ビット・マトリクス領域３３０Ｂ
と、パリティビット・マトリクス領域３３０Ｐとで、構
成されている。第１の情報ビット・マトリクス領域３３
０Ａでは、第１のＸＯＲ１Ａが、（17）式の行列Ｈ１と
対応して配置配線されている。この第１のＸＯＲ１Ａと
行列の対応は、第２の実施例と同様である。この第１の
ＸＯＲ１Ａによって各行毎にパリティ回路PTYAk （ｋ＝
１，…，ｋ）が構成され、これらの各パリティ回路PTYA
k の各出力線対ＰＣＡk ａ，ＰＣＡk ｂ（ｋ＝１，…，
ｋ）がパリティビット・マトリクス領域３３０Ｐの入力
側に接続されている。
【００８０】第２の情報ビット・マトリクス領域３３０
Ｂでは、第１のＸＯＲ１Ｂが（17）式の行列Ｈ２r と対
応して配置配線されている。この第１のＸＯＲ１Ｂによ
って各行毎にパリティ回路PTYBk （ｋ＝１，…，ｋ）が
構成され、これらの各パリティ回路PTYBk の各出力線対
ＰＣＢk ａ，ＰＣＢk ｂ（ｋ＝１，…，ｋ）がパリティ
ビット・マトリクス領域３３０Ｐの入力側に接続されて
いる。これらの各出力線対ＰＣＢk ａ，ＰＣＢk ｂの各
ビットの論理値を列ベクトルｙで表すと、次式（18）の
ようになる。 ｙ＝Ｈ２r ｖ２ ・・・（18） なお、第２の情報ビット・マトリクス領域３３０Ｂの各
パリティ回路PTYBK は、その信号の伝播が第１の情報ビ
ット・マトリクス領域３３０Ａのものと図面上で左右逆
方向となるように構成されている。
Ｂでは、第１のＸＯＲ１Ｂが（17）式の行列Ｈ２r と対
応して配置配線されている。この第１のＸＯＲ１Ｂによ
って各行毎にパリティ回路PTYBk （ｋ＝１，…，ｋ）が
構成され、これらの各パリティ回路PTYBk の各出力線対
ＰＣＢk ａ，ＰＣＢk ｂ（ｋ＝１，…，ｋ）がパリティ
ビット・マトリクス領域３３０Ｐの入力側に接続されて
いる。これらの各出力線対ＰＣＢk ａ，ＰＣＢk ｂの各
ビットの論理値を列ベクトルｙで表すと、次式（18）の
ようになる。 ｙ＝Ｈ２r ｖ２ ・・・（18） なお、第２の情報ビット・マトリクス領域３３０Ｂの各
パリティ回路PTYBK は、その信号の伝播が第１の情報ビ
ット・マトリクス領域３３０Ａのものと図面上で左右逆
方向となるように構成されている。
【００８１】パリティビット・マトリクス領域３３０Ｐ
では、（17）式中の単位行列Ｉの“１”である行列要素
（例えば、ｋ行ｋ列のもの）と対応して第２のＸＯＲ２
k が配置されている。また、（17）式中の単位行列Ｉ-r
の“１”である行列要素（例えば、（ｋ−ｒ−１）行、
ｋ列のもの、ここでｋ−ｒはｍｏｄ Ｋの演算）と対応
して第３のＸＯＲ３k-r-1 が配置されている。第２のＸ
ＯＲ２k と第３のＸＯＲ３k-r-1 は、接続が異なるだけ
で、回路構成そのものは同一であり、例えば図５のＸＯ
Ｒパターンを９０°回転して配置されている。即ち、本
実施例においても、第１の実施例が併せて実施される。
では、（17）式中の単位行列Ｉの“１”である行列要素
（例えば、ｋ行ｋ列のもの）と対応して第２のＸＯＲ２
k が配置されている。また、（17）式中の単位行列Ｉ-r
の“１”である行列要素（例えば、（ｋ−ｒ−１）行、
ｋ列のもの、ここでｋ−ｒはｍｏｄ Ｋの演算）と対応
して第３のＸＯＲ３k-r-1 が配置されている。第２のＸ
ＯＲ２k と第３のＸＯＲ３k-r-1 は、接続が異なるだけ
で、回路構成そのものは同一であり、例えば図５のＸＯ
Ｒパターンを９０°回転して配置されている。即ち、本
実施例においても、第１の実施例が併せて実施される。
【００８２】また、パリティビット・マトリクス領域３
３０Ｐでは、第２及び第３のＸＯＲＸＯＲ２k ，ＸＯＲ
３k-r-1 を一括して考えると、各ＸＯＲが行列Ｉ＋Ｉ-r
の“１”である行列要素に１個ずつ対応して配置されて
いる。従って、パレティビット・マトリクス領域３３０
Ｐにおいて、ＸＯＲ回路が１箇所に集中して混み合うこ
とがないので、このような構成は、高集積化に有利であ
る。
３０Ｐでは、第２及び第３のＸＯＲＸＯＲ２k ，ＸＯＲ
３k-r-1 を一括して考えると、各ＸＯＲが行列Ｉ＋Ｉ-r
の“１”である行列要素に１個ずつ対応して配置されて
いる。従って、パレティビット・マトリクス領域３３０
Ｐにおいて、ＸＯＲ回路が１箇所に集中して混み合うこ
とがないので、このような構成は、高集積化に有利であ
る。
【００８３】パリティビット・マトリクス領域３３０Ｐ
における各回路の接続状態を説明する。ｋ行ｋ列に配置
される第２のＸＯＲ２k では、そのゲート入力線対ＧＧ
１が、第１の情報ビット・マトリクス領域３３０Ａのｋ
行目に設けられたパリティ回路PTYAk の各出力線対ＰＣ
Ａk ａ，ＰＣＡk ｂに接続されている。第３のＸＯＲ３
k-r-1 では、そのゲート入力線対ＧＧ２がパリティビッ
ト・マトリクス領域３３０Ｐの（ｋ−ｒ−１）行目に設
けられたパリティ回路PTYBk-r-1 の各出力線対ＰＣＢ
k-r-1 ａ，ＰＣＢk-r-1 ｂに接続されている。（ｋ−ｒ
−１）は、ｍｏｄＫの演算である。これらの第２のＸＯ
Ｒ２k と第３のＸＯＲ３k-r-1 とがカスケード接続され
ると共に、それらのいずれか一方の偶奇数入力線対がパ
リティビット・マトリクス領域３３０Ｐのｋビット目の
列入力線対ＸＧＰk ａ，ＸＧＰk ｂに、他方の偶奇数出
力線対がそのまま延長されてｋビット目のジンドローム
バスＳＢの信号線対ＳＢk ａ，ＳＢk ｂに接続されてい
る。
における各回路の接続状態を説明する。ｋ行ｋ列に配置
される第２のＸＯＲ２k では、そのゲート入力線対ＧＧ
１が、第１の情報ビット・マトリクス領域３３０Ａのｋ
行目に設けられたパリティ回路PTYAk の各出力線対ＰＣ
Ａk ａ，ＰＣＡk ｂに接続されている。第３のＸＯＲ３
k-r-1 では、そのゲート入力線対ＧＧ２がパリティビッ
ト・マトリクス領域３３０Ｐの（ｋ−ｒ−１）行目に設
けられたパリティ回路PTYBk-r-1 の各出力線対ＰＣＢ
k-r-1 ａ，ＰＣＢk-r-1 ｂに接続されている。（ｋ−ｒ
−１）は、ｍｏｄＫの演算である。これらの第２のＸＯ
Ｒ２k と第３のＸＯＲ３k-r-1 とがカスケード接続され
ると共に、それらのいずれか一方の偶奇数入力線対がパ
リティビット・マトリクス領域３３０Ｐのｋビット目の
列入力線対ＸＧＰk ａ，ＸＧＰk ｂに、他方の偶奇数出
力線対がそのまま延長されてｋビット目のジンドローム
バスＳＢの信号線対ＳＢk ａ，ＳＢk ｂに接続されてい
る。
【００８４】次に、図９の回路動作を説明する。第２の
実施例と同様、図７の各情報ビット・カラムレジスタ２
０Ａm ，２０Ｂj より各ビットの論理値が第１及び第２
の情報ビット・マトリクス領域３３０Ａ，３３０Ｂの列
入力線対ＸＧＡj ａ，ＸＧＡj ｂ，ＸＧＢj ａ，ＸＧＢ
j ｂへ転送され、それぞれの領域３３０Ａ，３３０Ｂで
パリティ演算が行われる。そして、第１の情報ビット・
マトリクス領域３３０Ａの各行毎に第１の中間結果が出
力線対ＰＣＡk ａ，ＰＣＡk ｂに、第２の情報ビット・
マトリクス領域３３０Ｂの各行毎に第２の中間結果が出
力線対ＰＣＢk ａ，ＰＣＢk ｂにそれぞれ出力される。
すると、パリティビット・マトリクス領域３３０Ｐにお
いて、これらの中間結果とパリティビットとがパリティ
演算され、シンドロームが得られる。
実施例と同様、図７の各情報ビット・カラムレジスタ２
０Ａm ，２０Ｂj より各ビットの論理値が第１及び第２
の情報ビット・マトリクス領域３３０Ａ，３３０Ｂの列
入力線対ＸＧＡj ａ，ＸＧＡj ｂ，ＸＧＢj ａ，ＸＧＢ
j ｂへ転送され、それぞれの領域３３０Ａ，３３０Ｂで
パリティ演算が行われる。そして、第１の情報ビット・
マトリクス領域３３０Ａの各行毎に第１の中間結果が出
力線対ＰＣＡk ａ，ＰＣＡk ｂに、第２の情報ビット・
マトリクス領域３３０Ｂの各行毎に第２の中間結果が出
力線対ＰＣＢk ａ，ＰＣＢk ｂにそれぞれ出力される。
すると、パリティビット・マトリクス領域３３０Ｐにお
いて、これらの中間結果とパリティビットとがパリティ
演算され、シンドロームが得られる。
【００８５】シンドロームのｋビット目の論理値ＳＹk
に注目すると、回路構成より、次式（19）式のようにな
る。
に注目すると、回路構成より、次式（19）式のようにな
る。
【００８６】
【数１２】 ここで、列ベクトルｘの転置 tｘを、 ｔx ＝（ＰＣＢk-r-1 ａ，ＰＣＢk-r ａ，… ，ＰＣＢ1 ａ，ＰＣＢ2 ａ，…，ＰＣＢk-r ａ） ＝（ｘk-r-1 ，ｘk-r ，…，ｘ1 ，ｘ2 ，…，ｘk-r ） ・・・（20） とおくと、（10）式より、 ｘ＝Ｉ-rｙ ・・・（21） 但し、ｔy ＝（ｘ1 ，ｘ2 ，…，ｘk ） となる。（18）式より、結局、 ｘ＝Ｉ-r（Ｈ２r ｖ２） ・・・（22） を得る。即ち、前記（17）式は（19）式のベクトル表現
にほかならず、（６）式と等価である。従って、所定の
シンドロームが得られる。
にほかならず、（６）式と等価である。従って、所定の
シンドロームが得られる。
【００８７】この第３の実施例では、次のような効果が
ある。 （ａ） 本実施例では、第２の実施例と同様に、各パリ
ティ回路PTYAk，PTYBk- r-1 の回路段数を減らせて、か
つ寄生容量も半減できるので、高速な半導体記憶装置が
得られる。 （ｂ） 前述したように、パリティビット・マトリクス
領域３３０Ｐでは、行列Ｉ＋Ｉ-rの“１”である行列要
素に対応して、ただ１個のＸＯＲが設けられる。そのた
め、ｒを適切に選べば、ＸＯＲが列方向及び行方向のい
ずれについても隣接した格子点に連続して配置されるこ
とのない、構成をとることができる。従って、少なくと
も２組の列入力線対ＸＧＰk ａ，ＸＧＰk ｂと１個のＸ
ＯＲとを対応させ、第１及び第２の情報ビット・マトリ
クス領域３３０Ａ，３３０Ｂと同様に、列入力線ＸＧＰ
k ａ，ＸＧＰk ｂのピッチの狭いものが構成でき、従来
のものに対して回路面積の増加をなくすことができる。 （ｃ） 本実施例では、第２の実施例と同様、単独でも
実施できるが、第１の実施例と併せて実施してより効果
がある。
ある。 （ａ） 本実施例では、第２の実施例と同様に、各パリ
ティ回路PTYAk，PTYBk- r-1 の回路段数を減らせて、か
つ寄生容量も半減できるので、高速な半導体記憶装置が
得られる。 （ｂ） 前述したように、パリティビット・マトリクス
領域３３０Ｐでは、行列Ｉ＋Ｉ-rの“１”である行列要
素に対応して、ただ１個のＸＯＲが設けられる。そのた
め、ｒを適切に選べば、ＸＯＲが列方向及び行方向のい
ずれについても隣接した格子点に連続して配置されるこ
とのない、構成をとることができる。従って、少なくと
も２組の列入力線対ＸＧＰk ａ，ＸＧＰk ｂと１個のＸ
ＯＲとを対応させ、第１及び第２の情報ビット・マトリ
クス領域３３０Ａ，３３０Ｂと同様に、列入力線ＸＧＰ
k ａ，ＸＧＰk ｂのピッチの狭いものが構成でき、従来
のものに対して回路面積の増加をなくすことができる。 （ｃ） 本実施例では、第２の実施例と同様、単独でも
実施できるが、第１の実施例と併せて実施してより効果
がある。
【００８８】第４の実施例 図１０は、本発明の第４の実施例を示す半導体記憶装置
におけるＸＯＲのパターン図であり、従来の図５中の要
素と共通の要素には共通の符号が付されている。
におけるＸＯＲのパターン図であり、従来の図５中の要
素と共通の要素には共通の符号が付されている。
【００８９】このＸＯＲは、従来の図４（ｂ）と同様
に、偶数入力端子ＥＩに接続されるＮＭＯＳ（第１のＭ
ＯＳトランジスタ）３１及びＮＭＯＳ（第３のＭＯＳト
ランジスタ）３３と、奇数入力端子ＯＩに接続されるＮ
ＭＯＳ（第４のＭＯＳトランジスタ）３２及びＮＭＯＳ
（第２のＭＯＳトランジスタ）３４とで構成されている
が、そのトランジスタの配置及び接続関係が次のように
従来のものと異なっている。
に、偶数入力端子ＥＩに接続されるＮＭＯＳ（第１のＭ
ＯＳトランジスタ）３１及びＮＭＯＳ（第３のＭＯＳト
ランジスタ）３３と、奇数入力端子ＯＩに接続されるＮ
ＭＯＳ（第４のＭＯＳトランジスタ）３２及びＮＭＯＳ
（第２のＭＯＳトランジスタ）３４とで構成されている
が、そのトランジスタの配置及び接続関係が次のように
従来のものと異なっている。
【００９０】まず、トランジスタの配置について説明す
る。ＮＭＯＳ３１のゲートが第１層ポリシリコンＰＬ１
０１で、ＮＭＯＳ３４のゲートが第１層ポリシリコンＰ
Ｌ１０２でそれぞれ形成され、その第１層ポリシリコン
ＰＬ１０１，ＰＬ１０２がビット線方向であるＹ軸方向
に平行に設けられている。ＮＭＯＳ３１と３４は、その
ドレインである拡散領域ＤＦＦ１１を共有している。Ｎ
ＭＯＳ３１とＹ軸方向に対向してＮＭＯＳ３３が設けら
れている。ＮＭＯＳ３３のゲートは、第１層ポリシリコ
ンＰＬ１０１の延長線上に位置する第１層ポリシリコン
ＰＬ１０３によって形成されている。また、ＮＭＯＳ３
４とＹ軸方向に対向し、かつＮＭＯＳ３３とＸ軸方向に
対向してＮＭＯＳ３２が設けられている。ＮＭＯＳ３２
のゲートは、第１層ポリシリコンＰＬ１０２の延長線上
に位置する第１層ポリシリコンＰＬ１０４によって形成
されている。ＮＭＯＳ３３と３２は、そのドレインであ
る拡散領域ＤＦＦ２１を共有している。
る。ＮＭＯＳ３１のゲートが第１層ポリシリコンＰＬ１
０１で、ＮＭＯＳ３４のゲートが第１層ポリシリコンＰ
Ｌ１０２でそれぞれ形成され、その第１層ポリシリコン
ＰＬ１０１，ＰＬ１０２がビット線方向であるＹ軸方向
に平行に設けられている。ＮＭＯＳ３１と３４は、その
ドレインである拡散領域ＤＦＦ１１を共有している。Ｎ
ＭＯＳ３１とＹ軸方向に対向してＮＭＯＳ３３が設けら
れている。ＮＭＯＳ３３のゲートは、第１層ポリシリコ
ンＰＬ１０１の延長線上に位置する第１層ポリシリコン
ＰＬ１０３によって形成されている。また、ＮＭＯＳ３
４とＹ軸方向に対向し、かつＮＭＯＳ３３とＸ軸方向に
対向してＮＭＯＳ３２が設けられている。ＮＭＯＳ３２
のゲートは、第１層ポリシリコンＰＬ１０２の延長線上
に位置する第１層ポリシリコンＰＬ１０４によって形成
されている。ＮＭＯＳ３３と３２は、そのドレインであ
る拡散領域ＤＦＦ２１を共有している。
【００９１】次に、トランジスタの接続関係について説
明する。拡散領域ＤＦＦ１１は、第２のコンタクト孔Ｃ
Ｈ２を介して第１層メタルＭＬ１０３と接続され、その
第１層メタルＭＬ１０３が偶数出力端子ＥＯに接続され
ている。ＤＦＦ２１は、第２のコンタクト孔ＣＨ２を介
して第１層メタルＭＬ１０４と接続され、その第１層メ
タルＭＬ１０４が奇数出力端子ＯＯに接続されている。
ＮＭＯＳ３１のソースである拡散領域ＤＦＦ１２と、Ｎ
ＭＯＳ３３のソースである拡散領域ＤＦＦ２３とが、偶
数入力端子ＥＩに接続された第１層メタルＭＬ１０１に
より、第２のコンタクト孔ＣＨ２を介して直線的に接続
されている。ＮＭＯＳ３４のソースである拡散領域ＤＦ
Ｆ１３と、ＮＭＯＳ３２のソースである拡散領域ＤＦＦ
２２とが、第２のコンタクト孔ＣＨ２を介して第１層メ
タルＭＬ１０２により直線的に接続され、該第１層メタ
ルＭＬ１０２が奇数入力端子ＯＩに接続されている。
明する。拡散領域ＤＦＦ１１は、第２のコンタクト孔Ｃ
Ｈ２を介して第１層メタルＭＬ１０３と接続され、その
第１層メタルＭＬ１０３が偶数出力端子ＥＯに接続され
ている。ＤＦＦ２１は、第２のコンタクト孔ＣＨ２を介
して第１層メタルＭＬ１０４と接続され、その第１層メ
タルＭＬ１０４が奇数出力端子ＯＯに接続されている。
ＮＭＯＳ３１のソースである拡散領域ＤＦＦ１２と、Ｎ
ＭＯＳ３３のソースである拡散領域ＤＦＦ２３とが、偶
数入力端子ＥＩに接続された第１層メタルＭＬ１０１に
より、第２のコンタクト孔ＣＨ２を介して直線的に接続
されている。ＮＭＯＳ３４のソースである拡散領域ＤＦ
Ｆ１３と、ＮＭＯＳ３２のソースである拡散領域ＤＦＦ
２２とが、第２のコンタクト孔ＣＨ２を介して第１層メ
タルＭＬ１０２により直線的に接続され、該第１層メタ
ルＭＬ１０２が奇数入力端子ＯＩに接続されている。
【００９２】第１層ポリシリコンＰＬ１０１，ＰＬ１０
２，ＰＬ１０３には電極引出し部が設けられ、該第１層
ポリシリコンＰＬ１０１と第４層ポリシリコンＰＬ４１
とが第１のコンタクト孔ＣＨ１を介して接続され、該第
１層ポリシリコンＰＬ１０２及びＰＬ１０３と第４層ポ
リシリコンＰＬ４２とが第１のコンタクト孔ＣＨ１を介
して接続されている。さらに、第１層ポリシリコンＰＬ
１０１とＰＬ１０４とが、第１層ポリシリコンＰＬ１１
０によって接続されている。
２，ＰＬ１０３には電極引出し部が設けられ、該第１層
ポリシリコンＰＬ１０１と第４層ポリシリコンＰＬ４１
とが第１のコンタクト孔ＣＨ１を介して接続され、該第
１層ポリシリコンＰＬ１０２及びＰＬ１０３と第４層ポ
リシリコンＰＬ４２とが第１のコンタクト孔ＣＨ１を介
して接続されている。さらに、第１層ポリシリコンＰＬ
１０１とＰＬ１０４とが、第１層ポリシリコンＰＬ１１
０によって接続されている。
【００９３】なお、図１０では第１層ポリシリコンＰＬ
１０２とＰＬ１０３とが、第４層ポリシリコンＰＬ４２
を介して接続されているが、これに代えて、第１層ポリ
シリコンＰＬ１１０と交差してその上方に図示しない第
４層ポリシリコンを設け、その第４層ポリシリコンによ
って第１層ポリシリコンＰＬ１０２とＰＬ１０３とを接
続してもよい。
１０２とＰＬ１０３とが、第４層ポリシリコンＰＬ４２
を介して接続されているが、これに代えて、第１層ポリ
シリコンＰＬ１１０と交差してその上方に図示しない第
４層ポリシリコンを設け、その第４層ポリシリコンによ
って第１層ポリシリコンＰＬ１０２とＰＬ１０３とを接
続してもよい。
【００９４】次に、この第４の実施例の効果を説明す
る。本実施例では、偶数入力端子ＥＩに接続されるＮＭ
ＯＳ３１とＮＭＯＳ３３とを対向して配置すると共に、
奇数入力端子ＯＩに接続されるＮＭＯＳ３４とＮＭＯＳ
３２とを対向して配置し、そのＮＭＯＳ３１，３２のゲ
ートとＮＭＯＳ３３，３４のゲートとを実質的に交差す
る構成にしている。そのため、動作時に偶奇数入力線対
ＥＯＩと偶奇数出力線対ＥＯＯとの間に形成される伝送
路のいずれか一方に、従来の図５のような第４層ポリシ
リコンＰＬ４３による抵抗が直列に寄生するということ
がない。従って、図１０のようなＸＯＲをカスケード接
続したときに、多数の寄生抵抗が直列接続されるという
ことがなく、動作速度の速いＸＯＲマトリクス回路１３
０，２３０，３３０を実現でき、高速な半導体記憶装置
が得られる。
る。本実施例では、偶数入力端子ＥＩに接続されるＮＭ
ＯＳ３１とＮＭＯＳ３３とを対向して配置すると共に、
奇数入力端子ＯＩに接続されるＮＭＯＳ３４とＮＭＯＳ
３２とを対向して配置し、そのＮＭＯＳ３１，３２のゲ
ートとＮＭＯＳ３３，３４のゲートとを実質的に交差す
る構成にしている。そのため、動作時に偶奇数入力線対
ＥＯＩと偶奇数出力線対ＥＯＯとの間に形成される伝送
路のいずれか一方に、従来の図５のような第４層ポリシ
リコンＰＬ４３による抵抗が直列に寄生するということ
がない。従って、図１０のようなＸＯＲをカスケード接
続したときに、多数の寄生抵抗が直列接続されるという
ことがなく、動作速度の速いＸＯＲマトリクス回路１３
０，２３０，３３０を実現でき、高速な半導体記憶装置
が得られる。
【００９５】なお、本発明は図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 図１に示すシンドロームデコーダ４０は、ＮＡ
ＮＤゲートからなるデコードゲート４１，４２を用いて
構成しているが、他のゲート回路を用いて構成すること
も可能である。 （ｂ） 図１０において、ＸＯＲを構成するＮＭＯＳ３
１〜３４のドレインとソースは互換性があるため、それ
らのドレインとソースを逆にするような構成にしてもよ
い。拡散領域ＤＦＦ１２とＤＦＦ２３間を接続する第１
層メタルＭＬ１０１、あるいは拡散領域ＤＦＦ１３とＤ
ＦＦ２２間を接続する第１層メタルＭＬ１０２等を、他
の配線材料で形成してもよい。また、ＸＯＲはＰチャネ
ル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）を用
いて構成したり、あるいはＮＭＯＳとＰＭＯＳを組合わ
せて構成することも可能である。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 図１に示すシンドロームデコーダ４０は、ＮＡ
ＮＤゲートからなるデコードゲート４１，４２を用いて
構成しているが、他のゲート回路を用いて構成すること
も可能である。 （ｂ） 図１０において、ＸＯＲを構成するＮＭＯＳ３
１〜３４のドレインとソースは互換性があるため、それ
らのドレインとソースを逆にするような構成にしてもよ
い。拡散領域ＤＦＦ１２とＤＦＦ２３間を接続する第１
層メタルＭＬ１０１、あるいは拡散領域ＤＦＦ１３とＤ
ＦＦ２２間を接続する第１層メタルＭＬ１０２等を、他
の配線材料で形成してもよい。また、ＸＯＲはＰチャネ
ル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）を用
いて構成したり、あるいはＮＭＯＳとＰＭＯＳを組合わ
せて構成することも可能である。
【００９６】
【発明の効果】以上詳細に説明したように、請求項１及
び２の発明によれば、情報ビット・マトリクス領域を第
１のＸＯＲで構成すると共に、パリティビット・マトリ
クス領域を第２のＸＯＲで構成し、該第１のＸＯＲに対
して該第２のＸＯＲを実質的に直交する向きに配置した
ので、従来のようなシンドロームバスの引きまわしによ
る無駄な領域を除去でき、半導体記憶装置の集積度を向
上できる。
び２の発明によれば、情報ビット・マトリクス領域を第
１のＸＯＲで構成すると共に、パリティビット・マトリ
クス領域を第２のＸＯＲで構成し、該第１のＸＯＲに対
して該第２のＸＯＲを実質的に直交する向きに配置した
ので、従来のようなシンドロームバスの引きまわしによ
る無駄な領域を除去でき、半導体記憶装置の集積度を向
上できる。
【００９７】請求項３の発明によれば、検査行列Ｈ中の
一部の第１の部分小行列Ｈ１に対応してＸＯＲが配置構
成された第１の情報ビット・マトリクス領域と、検査行
列Ｈ中の一部の第２の部分小行列Ｈ２に対応してＸＯＲ
が配置構成された第２の情報ビット・マトリクス領域と
を、パリティビット・マトリクス領域の両側に設けてい
る。そのため、回路構成の大きな増加なしに、各パリテ
ィ回路の素子段数を小さくできると共に寄生容量も低減
できるので、高速な半導体記憶装置が得られる。
一部の第１の部分小行列Ｈ１に対応してＸＯＲが配置構
成された第１の情報ビット・マトリクス領域と、検査行
列Ｈ中の一部の第２の部分小行列Ｈ２に対応してＸＯＲ
が配置構成された第２の情報ビット・マトリクス領域と
を、パリティビット・マトリクス領域の両側に設けてい
る。そのため、回路構成の大きな増加なしに、各パリテ
ィ回路の素子段数を小さくできると共に寄生容量も低減
できるので、高速な半導体記憶装置が得られる。
【００９８】請求項４の発明によれば、検査行列Ｈの第
１の部分小行列Ｈ１に対応して構成された第１の情報ビ
ット・マトリクス領域と、各列ベクトルを所定のビット
数だけ巡回シフトして得られる第２の部分小行列Ｈ２に
対応して構成された第２の情報ビット・マトリクス領域
とを、パリティビット・マトリクス領域の両側に配置し
ている。そのため、各パリティ回路の素子段数を小さく
できると共に寄生容量も低減できるので、高速な半導体
記憶装置が得られる。
１の部分小行列Ｈ１に対応して構成された第１の情報ビ
ット・マトリクス領域と、各列ベクトルを所定のビット
数だけ巡回シフトして得られる第２の部分小行列Ｈ２に
対応して構成された第２の情報ビット・マトリクス領域
とを、パリティビット・マトリクス領域の両側に配置し
ている。そのため、各パリティ回路の素子段数を小さく
できると共に寄生容量も低減できるので、高速な半導体
記憶装置が得られる。
【００９９】請求項５の発明によれば、パリティビット
・マトリクス領域において、例えば論理“１”である行
列要素に対してただ１つのＸＯＲが配置されるだけであ
るので、請求項３の発明よりもさらに回路面積の小さな
ものが得られ、半導体記憶装置の集積度をより向上でき
る。
・マトリクス領域において、例えば論理“１”である行
列要素に対してただ１つのＸＯＲが配置されるだけであ
るので、請求項３の発明よりもさらに回路面積の小さな
ものが得られ、半導体記憶装置の集積度をより向上でき
る。
【０１００】請求項６の発明によれば、４個のＭＯＳト
ランジスタで構成されるＸＯＲにおいて、同一入力端子
に接続される２組のＭＯＳトランジスタ同士を対向して
配置し、それらのゲートを実質的に交差する構成とした
ので、多数のＸＯＲをカスケード接続しても、寄生抵抗
が直列接続されることがなく、しかもＭＯＳトランジス
タにおける拡散領域の外側に配線が迂回して設けられる
ことがないので、高集積度で高速な半導体記憶装置が得
られる。
ランジスタで構成されるＸＯＲにおいて、同一入力端子
に接続される２組のＭＯＳトランジスタ同士を対向して
配置し、それらのゲートを実質的に交差する構成とした
ので、多数のＸＯＲをカスケード接続しても、寄生抵抗
が直列接続されることがなく、しかもＭＯＳトランジス
タにおける拡散領域の外側に配線が迂回して設けられる
ことがないので、高集積度で高速な半導体記憶装置が得
られる。
【図１】本発明の第１の実施例を示す半導体記憶装置の
要部の構成図である。
要部の構成図である。
【図２】従来の半導体記憶装置を示す要部の構成図であ
る。
る。
【図３】図２中のカラムレジスタを示す構成ブロック図
である。
である。
【図４】図２中のＸＯＲ基本単位回路の構成図である。
【図５】図４（ｂ）のパターン図である。
【図６】図４（ｂ）の他のパターン図である。
【図７】本発明の第２の実施例を示す半導体記憶装置の
要部の構成図である。
要部の構成図である。
【図８】図７のＸＯＲマトリクス回路の他の構成例を示
す要部の構成図である。
す要部の構成図である。
【図９】本発明の第３の実施例を示すＸＯＲマトリクス
回路の構成図である。
回路の構成図である。
【図１０】本発明の第４の実施例を示すＸＯＲ基本単位
回路のパターン図である。
回路のパターン図である。
１０ メモリセルアレイ １０Ｄ 情報ビット領域 １０Ｐ パリティビット領域 ２０ カラムレジスタ群 ２０Ａ，２０Ｂ 第１，第２の情報ビット
・カラムレジスタ群 ２０Ｐ パリティビット・カラム
レジスタ群 ３１〜３４ ＮＭＯＳ ４０ シンドロームデコーダ １３０，２３０，３３０ ＸＯＲマトリクス回路 １３０Ｄ 情報ビット・マトリクス
領域 １３０Ｐ，２３０Ｐ，３３０Ｐ パリティビット・マ
トリクス領域 ２３０Ａ，３３０Ａ 第１の情報ビット・マト
リクス領域 ２３０Ｂ，３３０Ｂ 第２の情報ビット・マト
リクス領域
・カラムレジスタ群 ２０Ｐ パリティビット・カラム
レジスタ群 ３１〜３４ ＮＭＯＳ ４０ シンドロームデコーダ １３０，２３０，３３０ ＸＯＲマトリクス回路 １３０Ｄ 情報ビット・マトリクス
領域 １３０Ｐ，２３０Ｐ，３３０Ｐ パリティビット・マ
トリクス領域 ２３０Ａ，３３０Ａ 第１の情報ビット・マト
リクス領域 ２３０Ｂ，３３０Ｂ 第２の情報ビット・マト
リクス領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 H01L 27/10
Claims (6)
- 【請求項１】 複数の情報ビット及び複数のパリティビ
ットからなるデータグループを格納するメモリセルアレ
イと、前記複数の情報ビットを一時保持する情報ビット
・カラムレジスタ群と、前記複数のパリティビットを一
時保持するパリティビット・カラムレジスタ群と、前記
データグループにおける各ビットの論理値から検査行列
Ｈに従ってシンドロームを求めるＸＯＲマトリクス回路
とを備え、前記シンドロームに基づき前記情報ビット・
カラムレジスタ群及びパリティビット・カラムレジスタ
群に対するビット誤りの訂正が行える誤り訂正符号回路
内蔵の半導体記憶装置において、 前記ＸＯＲマトリクス回路は、 前記情報ビット・カラムレジスタ群に接続され、複数の
トランジスタで構成された第１のＸＯＲ基本単位回路が
カスケード接続されてなる複数のパリティ回路を有する
情報ビット・マトリクス領域と、 前記パリティビット・カラムレジスタ群に接続され、複
数のトランジスタでそれぞれ構成された複数の第２のＸ
ＯＲ基本単位回路を有するパリティビット・マトリクス
領域とを備え、 前記各パリティ回路の出力線対を、これに対応する前記
第２のＸＯＲ基本単位回路を構成する複数のトランジス
タの制御電極と接続したことを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記第２のＸＯＲ基本単位回路を構成する複数のトラン
ジスタのゲートが、前記第１のＸＯＲ基本単位回路を構
成する複数のトランジスタのゲートに対して実質的に直
交する方向に配置されていることを特徴とする半導体記
憶装置。 - 【請求項３】 第１のグループに属する複数の情報ビッ
トからなる第１の情報ビットグループ、第２のグループ
に属する複数の情報ビットからなる第２の情報ビットグ
ループ、及び複数のパリティビットより構成されるデー
タグループを格納するメモリセルアレイと、前記第１の
情報ビットグループを一時保持する第１の情報ビット・
カラムレジスタ群と、前記第２の情報ビットグループを
一時保持する第２の情報ビット・カラムレジスタ群と、
前記複数のパリティビットを一時保持するパリティビッ
ト・カラムレジスタ群と、前記データグループにおける
各ビットの論理値から検査行列Ｈに従ってシンドローム
を求めるＸＯＲマトリクス回路とを備え、前記シンドロ
ームに基づき前記第１，第２の情報ビット・カラムレジ
スタ群及びパリティビット・カラムレジスタ群に対する
ビット誤りの訂正が行える誤り訂正符号回路内蔵の半導
体記憶装置において、 前記ＸＯＲマトリクス回路は、 前記第１の情報ビット・カラムレジスタ群に接続され、
前記検査行列Ｈの第１の部分小行列Ｈ１に対応して構成
された第１の情報ビット・マトリクス領域と、 前記第１の情報ビット・マトリクス領域と対向して前記
第２の情報ビット・カラムレジスタ群に接続され、前記
検査行列Ｈより単位行列Ｉ及び前記第１の部分小行列Ｈ
１を除去して得られる第２の部分小行列Ｈ２に対応して
構成された第２の情報ビット・マトリクス領域と、 前記第１と第２の情報ビット・マトリクス領域間に配置
され、前記パリティビット・カラムレジスタ群に接続さ
れたパリティビット・マトリクス領域とを備え、 前記第１の情報ビット・マトリクス領域の対応は、前記
第１の部分小行列Ｈ１中の“１”である行列要素と対応
する各格子点にＸＯＲ基本単位回路が配置され、 前記第２の情報ビット・マトリクス領域の対応は、前記
第２の部分小行列Ｈ２中の“１”である行列要素と対応
する各格子点に前記ＸＯＲ基本単位回路が配置されてい
ることを特徴とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、 前記第２の情報ビット・マトリクス領域は、前記検査行
列Ｈより単位行列Ｉと前記第１の部分小行列Ｈとを除去
した後に各列ベクトルを所定のビット数だけ巡回シフト
して得られる第２の部分小行列Ｈ２に対応して構成さ
れ、この対応は、該第２の部分小行列Ｈ２中の“１”で
ある行列要素と対応する各格子点に前記ＸＯＲ基本単位
回路が配置されていることを特徴とする半導体記憶装
置。 - 【請求項５】 請求項４記載の半導体記憶装置におい
て、 前記パリティビット・マトリクス領域は、前記単位行列
Ｉの各列ベクトルを前記巡回シフト方向とは異なる方向
に所定のビット数だけ巡回シフトした後に前記単位行列
Ｉを加算して得られる行列に対応して、前記ＸＯＲ基本
単位回路が配置されて構成されていることを特徴とする
半導体記憶装置。 - 【請求項６】 複数の情報ビット及び複数のパリティビ
ットからなるデータグループを格納するメモリセルアレ
イと、前記複数の情報ビットを一時保持する情報ビット
・カラムレジスタ群と、前記複数のパリティビットを一
時保持するパリティビット・カラムレジスタ群と、複数
のＸＯＲ基本単位回路を有し、前記データグループにお
ける各ビットの論理値から検査行列Ｈに従ってシンドロ
ームを求めるＸＯＲマトリクス回路とを備え、前記シン
ドロームに基づき前記情報ビット・カラムレジスタ群及
びパリティビット・カラムレジスタ群に対するビット誤
りの訂正が行える誤り訂正符号回路内蔵の半導体記憶装
置において、 前記ＸＯＲ基本単位回路は、第１及び第２の入力端子に
それぞれ接続されドレインまたはソースの拡散領域を共
有する第１及び第２のＭＯＳトランジスタと、前記第１
及び第２の入力端子にそれぞれ接続されドレインまたは
ソースの拡散領域を共有する第３及び第４のＭＯＳトラ
ンジスタとを備え、 前記第１の入力端子に接続された前記第１と第３のＭＯ
Ｓトランジスタは、それらのゲートが実質的に同一線上
に位置するように対向して配置され、前記第２の入力端
子に接続された前記第２と第４のＭＯＳトランジスタ
は、それらのゲートが実質的に同一線上に位置するよう
に対向して配置され、 前記第１のＭＯＳトランジスタのソースまたはドレイン
の拡散領域の一方と前記第３のＭＯＳトランジスタのソ
ースまたはドレインの拡散領域の一方とが配線材料によ
って接続され、前記第２のＭＯＳトランジスタのソース
またはドレインの拡散領域の一方と前記第４のＭＯＳト
ランジスタのソースまたはドレインの拡散領域の一方と
が配線材料で接続され、前記第１のＭＯＳトランジスタ
のゲートが延設されて前記第４のＭＯＳトランジスタの
ゲートと接続されていることを特徴とする半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310318A JP3067866B2 (ja) | 1991-11-26 | 1991-11-26 | 半導体記憶装置 |
| US08/493,295 US5592499A (en) | 1991-11-26 | 1995-06-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310318A JP3067866B2 (ja) | 1991-11-26 | 1991-11-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144291A JPH05144291A (ja) | 1993-06-11 |
| JP3067866B2 true JP3067866B2 (ja) | 2000-07-24 |
Family
ID=18003790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3310318A Expired - Fee Related JP3067866B2 (ja) | 1991-11-26 | 1991-11-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3067866B2 (ja) |
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| KR100287018B1 (ko) * | 1998-08-07 | 2001-04-16 | 윤종용 | 에러 정정 회로를 구비한 반도체 메모리 장치 |
| US6216251B1 (en) * | 1999-04-30 | 2001-04-10 | Motorola Inc | On-chip error detection and correction system for an embedded non-volatile memory array and method of operation |
| GB0322597D0 (en) * | 2003-09-26 | 2003-10-29 | Texas Instruments Ltd | Soft error correction |
| JP4413091B2 (ja) | 2004-06-29 | 2010-02-10 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100694407B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 교정 회로를 포함하는 불휘발성 강유전체 메모리장치 |
| JP2009104757A (ja) * | 2007-10-02 | 2009-05-14 | Panasonic Corp | 半導体記憶装置 |
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| US9041428B2 (en) | 2013-01-15 | 2015-05-26 | International Business Machines Corporation | Placement of storage cells on an integrated circuit |
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| US9043683B2 (en) | 2013-01-23 | 2015-05-26 | International Business Machines Corporation | Error protection for integrated circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4451922A (en) * | 1981-12-21 | 1984-05-29 | Ibm Corporation | Transmission logic parity circuit |
| JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
| JP2583547B2 (ja) * | 1988-01-13 | 1997-02-19 | 株式会社日立製作所 | 半導体メモリ |
| JPH01183000A (ja) * | 1988-01-14 | 1989-07-20 | Mitsubishi Electric Corp | 誤り訂正回路を有する半導体メモリ装置 |
| JPH0387000A (ja) * | 1989-08-30 | 1991-04-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5127014A (en) * | 1990-02-13 | 1992-06-30 | Hewlett-Packard Company | Dram on-chip error correction/detection |
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1991
- 1991-11-26 JP JP3310318A patent/JP3067866B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-21 US US08/493,295 patent/US5592499A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5592499A (en) | 1997-01-07 |
| JPH05144291A (ja) | 1993-06-11 |
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