JP3250956B2 - 半導体メモリ装置の列駆動配線構造及び列駆動方法 - Google Patents
半導体メモリ装置の列駆動配線構造及び列駆動方法Info
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Description
関するもので、特に、複数の列プリデコーディング信号
から多数の列選択信号を発生してメモリセルアレイの列
を選択する際の列駆動に関するものである。
ド線及びビット線とメモリセルを備えたメモリセルアレ
イと、このメモリセルアレイのメモリセルを指定して必
要な情報を書込み、読出すための回路とをもつことは常
識である。そして、情報の書込、読出を行うメモリセル
の指定は、提供されるアドレスから行(row) と列(colum
n)に該当する複数のデコーディング信号を発生し、これ
らデコーディング信号を適切に配列して駆動することに
よって行われる。このような機能を行う周辺回路のうち
の列デコーダは、プリデコーダから発生したプリデコー
ディング信号を受けて選択対象のビット線と入出力線を
接続させるための列選択信号を発生する働きをもつ。図
1に、このような列デコーダの一般的回路構成を示し説
明する。
OSトランジスタN1〜N3で1つのNOR論理回路N
OR1が構成され、またPMOSトランジスタP4〜P
6及びNMOSトランジスタN4〜N6でもう1つのN
OR論理回路NOR2が構成されている。これらNOR
論理回路NOR1,NOR2に印加される列プリデコー
ディング信号DCA3B4B,DCA3B4,DCA5
B6B,DCA7Bは、分割したメモリセルアレイの1
つで所定のグループに分割された列線を選択するために
使用される。例えば、全体で8Mb(Megabit) のメモリ
セルアレイが2Mb容量のメモリバンク4つに分割さ
れ、更に各メモリバンクが4つのメモリブロックに分割
されており、そして各メモリブロックの列線が32の列
グループに分割されているとした場合、前記列プリデコ
ーディング信号は、32の列グループをもつ1メモリブ
ロック該当の128の列線を選択するために利用される
列プリデコーディング原(original)信号のうちのDCA
3,DCA4,DCA5,DCA6,DCA7の組合せ
により、いずれか1つの列グループを選択するのに使用
されるものである。
信号はNORゲートNR1〜NR4へ入力され、NOR
論理回路NOR2により生成される信号はNORゲート
NR5〜NR8へ入力される。そして、NORゲートN
R1,NR5には列プリデコーディング信号DCA0B
1B2BU、NORゲートNR2,NR6には列プリデ
コーディング信号DCA0B1B2BL、NORゲート
NR3,NR7には列プリデコーディング信号DCA0
1B2BU、NORゲートNR4,NR8には列プリデ
コーディング信号DCA01B2BLがそれぞれ入力さ
れる。尚、これら列プリデコーディング信号の符号中の
“B”は反転を示し、符号末尾の“U”,“L”は、1
つのメモリブロックで1対の列選択信号を区分するため
に使用される。
ンバータI1,I5を通じて列選択信号CSL0Uとし
て、また、NORゲートNR2の出力は直列接続のイン
バータI2,I6を通じて列選択信号CSL0Lとして
発生される。NORゲートNR3の出力は直列接続のイ
ンバータI3,I7を通じて列選択信号CSL1Uとし
て、また、NORゲートNR4の出力は直列接続のイン
バータI4,I8を通じて列選択信号CSL1Lとして
発生される。NORゲートNR5の出力は直列接続のイ
ンバータI9,I13を通じて列選択信号CSL2Uと
して、また、NORゲートNR6の出力は直列接続のイ
ンバータI10,I14を通じて列選択信号CSL2L
として発生される。NORゲートNR7の出力は直列接
続のインバータI11,I15を通じて列選択信号CL
S3Uとして、また、NORゲートNR8の出力は直列
接続のインバータI12,I16を通じて列選択信号C
SL3Lとして発生される。
示した部分は、列線と列プリデコーディング信号線との
間の接続のためのストラッピングエリア(結束領域)に
該当する部分を表す。
を用いた半導体メモリ装置の要部構成を図2に概略的に
示す。同図には、8Mbメモリセルアレイの1/4相当
の1メモリバンク(2Mb容量)が示してあり、上述の
ように4つのメモリブロックMB1,MB2,MB3,
MB4に分けられている。また更に、1メモリブロック
は8つのサブブロックSB1〜SB8に分けられてお
り、1つのサブブロックに256のワード線が設けられ
る。メモリブロックMB1〜MB4の1つ、例えばメモ
リブロックMB1には、128の列線1があり、これら
に128の列選択信号CSL0U,CSL0L,CSL
1U,……,CSL63U,CSL63Lが列デコーダ
DCD1から提供される。
モリ装置では、1メモリバンク内の列線選択のために、
16の列プリデコーディング信号DCA0B1B2B
U,DCA01B2BU,DCA0B1B2BL,DC
A01B2BL,DCA0B12BU,DCA012B
U,DCA0B12BL,DCA012BL,DCA0
B1B2U,DCA01B2U,DCA01B2L,D
CA0B12U,DCA012U,DCA0B12L,
DCA012L用の16本の列プリデコーディング信号
線6が全メモリブロックMB1〜MB4にかけて伸張さ
れる。このため、周辺回路領域での専有面積が大きくな
る結果を招いている。また、通常このような信号線には
導電性のポリシリコンが使用されるが、信号線が長くな
るとその配線負荷による信号の伝送速度や効率が低下す
る。
ト上では、1メモリブロックに属する128の列線(列
選択信号が送られる信号線)は、列プリデコーディング
信号線(列プリデコーディング信号が送られる信号線)
のそれぞれと、例えば図示のようにそのままストラッピ
ング(結束)される訳ではなく、1ストラッピングエリ
アにつき32ずつの列線と列プリデコーディング信号線
をストラッピングするようにして4つのストラッピング
エリアでストラッピングするようになっている。これ
は、製造工程と設計配置における効率を考慮してのこと
である。そして通常、このような信号線は導電性のポリ
シリコンを使用して、トランジスタのゲート用ポリシリ
コンと同層に形成される。このような列線と列プリデコ
ーディング信号線とのストラッピングエリアにおいては
根本的にポリシリコンによる負荷で信号遷移速度の遅延
が不可避であるにもかかわらず、上記のように1メモリ
バンク全体にわたって列プリデコーディング信号線を伸
張させる状態であれば、その遅延がいっそう悪化してし
まうことになる。
レイアウト上の余裕度を増し得るような列駆動配線構造
及び列駆動方法を提供する。また、列系統の信号伝送に
おける信号伝送速度及び遷移速度を向上させ、更には列
系統の信号伝送におけるノイズ分散効果を実現できるよ
うな列駆動配線構造及び列駆動方法を提供する。
に本発明では、多数の列線を有したメモリブロックが複
数設けられ、複数の列プリデコーディング信号を基に前
記多数の列線を選択駆動する列デコーダを備えた半導体
メモリ装置の列駆動配線構造において、前記多数の列線
が1メモリブロックにつき複数の列グループに分けら
れ、これら列グループに属する列線を選択するための列
プリデコーディング信号線が、担当のメモリブロックご
とに分割されて該当メモリブロック専用に配線されてい
ることを特徴とした列駆動配線構造を提供する。
メモリブロックが複数設けられ、複数の列プリデコーデ
ィング信号を基に前記多数の列線を選択駆動する列デコ
ーダを備えた半導体メモリ装置の列駆動方法において、
前記多数の列線を1メモリブロックにつき複数の列グル
ープに分けるようにし、そして、前記列グループに属す
る列線を選択するための列プリデコーディング信号をメ
モリブロックごとに担当を分けて該当メモリブロック専
用に提供し、各メモリブロックで列グループを1ずつ活
性化させることを特徴とした列駆動方法が提供される。
装置の実施形態につき添付の図面を参照して詳細に説明
する。
す。この実施形態におけるメモリセルアレイの容量は前
述の図2の場合と同じである。即ち、4つのメモリブロ
ックMB1〜MB4は全部で2Mb容量のメモリバンク
を形成し、各メモリブロックMB1〜MB4は8つのサ
ブブロックSB1〜SB8に分けられている。また、図
2の場合と同様に、1メモリブロックには128の列線
11が配列されており、これら列線11は32の列グル
ープに区分されている。そして、各メモリブロックMB
1〜MB4には各担当の列デコーダDCD1〜DCD4
が備えられている。
のストラッピングについて、各メモリブロックMB1〜
MB4では前述の従来の場合と同様に、32ずつの列線
及び列プリデコーディング信号線を1組とする4つのス
トラッピングエリアが設定されている。しかしながら、
次に説明するように、列選択信号と列プリデコーディン
グ信号との間の駆動関係とそのための配線構造は、前述
の従来の場合とは大きく異なっている。
で列選択信号が送られる列線11の配置(又はコーディ
ング)について、次のようにしている。1番目のメモリ
ブロックMB1では、列選択信号CSLiU(i=0+
8n;n=0〜31),CSLiL(i=0+8n;n
=0〜31),CSLjU(j=1+8n;n=0〜3
1),CSLjL(j=1+8n;n=0〜31)を配
列している。即ち、CSL0U,CSL0L,CSL1
U,CSL1L,CSL8U,CSL8L,CSL9
U,CSL9L,……,CSL248U,CSL248
L,CSL249U,CSL249Lの順に配列してあ
る。また、2番目のメモリブロックMB2では、列選択
信号CSLiU(i=2+8n;n=0〜31),CS
LiL(i=2+8n;n=0〜31),CSLjU
(j=3+8n;n=0〜31),CSLjL(j=3
+8n;0〜31)を配列している。即ち、CSL2
U,CSL2L,CSL3U,CSL3L,CSL10
U,CSL10L,CSL11U,CSL11L,…
…,CSL250U,CSL250L,CSL251
U,CSL251Lの順に配列してある。3番目のメモ
リブロックMB3では、列選択信号CSLiU(i=4
+8n;n=0〜31),CSLiL(i=4+8n;
n=0〜31),CSLjU(j=5+8n;n=0〜
31),CSLjL(j=5+8n;n=0〜31)を
配列している。即ち、CSL4U,CSL4L,CSL
5U,CSL5L,CSL12U,CSL12L,CS
L13U,CSL13L,……,CSL252U,CS
L252L,CSL253U,CSL253Lの順に配
列してある。4番目のメモリブロックMB4では、列選
択信号CSLiU(i=6+8n;n=6〜31),C
SLiL(i=6+8n;n=0〜31),CSLjU
(j=7+8n;n=0〜31),CSLjL(j=7
+8n;n=0〜31)の順に配列している。即ち、C
SL6U,CSL6L,CSL7U,CSL7L,CS
L14U,CSL14L,CSL15U,CSL15
L,……,CSL254U,CSL254L,CSL2
55U,CSL255Lの順に配列してある。
される32の列グループを選択するための列プリデコー
ディング信号(DCA34,DCA56,DCA7によ
る組合せ信号)は、列プリデコーディング信号線13
(4ビット),14(4ビット),15(2ビット)で
伝送される。これら列プリデコーディング信号線13,
14,15は、図2の従来の場合同様に4つのメモリブ
ロックMB1〜MB4にかけて伸張させてある。一方、
32の列グループにおけるそれぞれ4つの列線選択用の
列選択信号を生成するための列プリデコーディング信号
(DCA0,DCA1,DCA2,及び−U,−Lから
なる組合せ信号)は、列デコーディング信号線16,1
7,18,19により伝送される。これら4群の列デコ
ーディング信号線16,17,18,19は、1群−1
メモリブロック担当とされ、該当するメモリブロックの
コア(core)へ向けて伸張されている。即ち、1番目のメ
モリブロックMB1には、列プリデコーディング信号D
CA0B1B2BU,DCA01B2BU,DCA0B
1B2BL,DCA01B2BLを送る4本の列デコー
ディング信号線16が専用に配線され、2番目のメモリ
ブロックMB2では、列プリデコーディング信号DCA
0B12BU,DCA012BU,DCA0B12B
L,DCA012BLを送る4本の列プリデコーディン
グ信号線17が専用に配線され、3番目のメモリブロッ
クMB3では、列プリデコーディング信号DCA0B1
B2U,DCA01B2U,DCA0B1B2L,DC
A01B2Lを送る列デコーディング信号線18が専用
に配線され、そして4番目のメモリブロックMB4で
は、列プリデコーディング信号DCA0B12U,DC
A012U,DCA0B12L,DCA012Lを送る
4本の列デコーディング信号線19が専用に配線されて
いる。
クMB1〜MB4に含まれる列を活性化させる最適の方
式を説明する。1度のデータアクセスサイクルにおいて
各メモリブロックMB1〜MB4のそれぞれで、1つの
ストラッピングエリアに属する8列グループ内における
4つの列線11を駆動する列選択信号が活性化される。
即ち、各メモリブロックMB1〜MB4で4本ずつ列線
11が駆動され、1メモリバンク全体では16の列線1
1が一度のサイクルで駆動される。例えば、メモリブロ
ックMB1では、1番目のストラッピングエリアに属す
る1番目の列グループの4つの列線11を駆動する列選
択信号CSL0U,CSL0L,CSL1U,CSL1
Lが活性化され、メモリブロックMB2では、1番目の
ストラッピングエリアに属する1番目の列グループの4
つの列線11を駆動する列選択信号CSL2U,CSL
2L,CSL3U,CSL3Lが活性化され、メモリブ
ロックMB3では、1番目のストラッピングエリアに属
する1番目の列グループの4つの列線11を駆動する列
選択信号CSL4U,CSL4L,CSL5U,CSL
5Lが活性化され、そしてメモリブロックMB4では、
1番目のストラッピングエリアに属する1番目の列グル
ープの4つの列線11を駆動する列選択信号CSL6
U,CSL6L,CSL7U,CSL7Lが活性化され
る。このように、各メモリブロックMB1〜MB4に分
散して列線11を駆動することにより、ノイズの分散効
果が実現可能である。
グ信号線6が4つのメモリブロック全部にかけて伸張し
ているのに比べて、本実施形態によれば、列デコーディ
ング信号線16,17,18,19に分割してあり、そ
の長さが短縮されている。従って、ポリシリコンの配線
負荷及びその容量による信号の伝送遅延や遷移速度の低
下等を抑制できる。また、本実施形態によれば、各メモ
リブロックMB1〜MB4に属する列プリデコーディン
グ信号線16,17,18,19を、メモリの電源電圧
用や接地電圧用の電源線の配線領域に配置可能なので、
レイアウト上でも、図2のような従来の場合より格段に
余裕をもたせることができる。
ビデオRAM等のブロック読出を遂行する場合において
有利である。即ち、図2に示す従来の場合であれば、1
つのメモリブロック内で隣接した数ビットの列線が駆動
されて相互キャパシタタンスによるノイズが発生し得る
が、本発明では、列線は1つのメモリブロックあたり4
本ずつ、1メモリバンクにかけて相互に隣接せずに駆動
可能なので、ノイズ分散によるノイズ抑制の効果を有す
ることになる。
ディング信号線からメモリセルアレイ内の列線に至る配
線負荷を減少させて列選択関連信号の伝送効率を向上さ
せ、またレイアウト上の余裕度を増大させられ、更に、
特にブロック読出におけるノイズ環境を改善させること
ができる。
路図。
線図。
ループ選択用) 16,17,18,19 列プリデコーディング信号線
(列線選択用)
Claims (2)
- 【請求項1】 多数の列線を有したメモリブロックが複
数設けられ、複数の列プリデコーディング信号を基に前
記多数の列線を選択駆動する列デコーダを備えた半導体
メモリ装置の列駆動配線構造において、 前記多数の列線が1メモリブロックにつき複数の列グル
ープに分けられ、そして、各メモリブロック内の前記列
グループを選択するための列プリデコーディング信号線
が、全メモリブロック共通に伸延させて配線されるとと
もに、その選択された列グループに属する列線を選択す
るための列プリデコーディング信号線が、担当のメモリ
ブロックごとに分割されて該当メモリブロック専用に配
線されていることを特徴とする列駆動配線構造。 - 【請求項2】 1つのメモリブロック担当の列プリデコ
ーディング信号線と列線が、複数1組として所定のスト
ラッピングエリアで接続される請求項1記載の列駆動配
線構造。
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