JPH05325598A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05325598A JPH05325598A JP4155689A JP15568992A JPH05325598A JP H05325598 A JPH05325598 A JP H05325598A JP 4155689 A JP4155689 A JP 4155689A JP 15568992 A JP15568992 A JP 15568992A JP H05325598 A JPH05325598 A JP H05325598A
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Abstract
(57)【要約】
【目的】多ビット並列試験において、すくなくともどこ
のメモリセルブロック内のどこのワード上に不良ビット
が存在するかを検出することができる半導体記憶装置を
提供することを目的としている。 【構成】複数のメモリセルがそれぞれのサブブロック2
から成る複数のメモリブロック1に分割され、それぞれ
のメモリブロック1ごとに多ビット並列試験を行う回路
を有する半導体記憶装置であって、上記多ビット並列試
験回路は、同一ワード線につながっているメモリセルの
試験データのみを圧縮して出力する圧縮回路4を有す
る。
のメモリセルブロック内のどこのワード上に不良ビット
が存在するかを検出することができる半導体記憶装置を
提供することを目的としている。 【構成】複数のメモリセルがそれぞれのサブブロック2
から成る複数のメモリブロック1に分割され、それぞれ
のメモリブロック1ごとに多ビット並列試験を行う回路
を有する半導体記憶装置であって、上記多ビット並列試
験回路は、同一ワード線につながっているメモリセルの
試験データのみを圧縮して出力する圧縮回路4を有す
る。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に半導体記憶装置における多ビット並列試験(パラレ
ル・リード・ライト・テスト)回路に関するものであ
る。
特に半導体記憶装置における多ビット並列試験(パラレ
ル・リード・ライト・テスト)回路に関するものであ
る。
【0002】
【従来の技術】従来の半導体メモリ装置では、例えばD
ーRAMにおける多ビット並列試験時に各メモリセル・
ブロックから出力される複数のセル・データを細くグル
ープ分けして、それらグループ間でデータを圧縮しデー
タ・サイズが小さくなるようにしてから読み出し、デー
タを出力するものがある。
ーRAMにおける多ビット並列試験時に各メモリセル・
ブロックから出力される複数のセル・データを細くグル
ープ分けして、それらグループ間でデータを圧縮しデー
タ・サイズが小さくなるようにしてから読み出し、デー
タを出力するものがある。
【0003】図10はかかる半導体メモリ装置のメモリ
セルブロックから多ビットのデータを並列に読み出す方
法の一例を示すブロック図である。その図10におい
て、50はそれぞれ少なくとも2本以上の選択されたワ
ードを含む活性化された各メモリセルブロック50A〜
50Dから成る全メモリセルブロック50を示す。それ
ぞれのメモリセルブロック50A〜50Dは、複数のセ
ル・データが細かく例えば、8個ずつ分けたサブブロッ
ク51からなる。上記メモリセルブロック50A〜50
Dでは、多ビット並列試験時にデータのグルーピングが
行われる。メモリセルブロック50A〜50Dのそれぞ
れのサブブロック51から出力されたデータは、第1段
階の16か所の圧縮部51a〜51pから第1の圧縮さ
れた出力データが第2段階のデータ圧縮部52であるデ
ータ圧縮部52a〜52dのそれぞれの4つの入力ポー
トに入力される。データ圧縮部52a〜52dの出力ポ
ートからは、共通データバスライン400〜403を経
て第2の圧縮された出力データが第3段階のデータ圧縮
部を含む出力回路53に入力され、該出力回路53から
第3の圧縮された出力データが出力される。以上のよう
にして従来の半導体メモリ装置では、サブブロック51
から出力されたデータが第1段階のデータ圧縮部51〜
第3段階のデータ圧縮部である出力回路53から出力D
Qが転送される。
セルブロックから多ビットのデータを並列に読み出す方
法の一例を示すブロック図である。その図10におい
て、50はそれぞれ少なくとも2本以上の選択されたワ
ードを含む活性化された各メモリセルブロック50A〜
50Dから成る全メモリセルブロック50を示す。それ
ぞれのメモリセルブロック50A〜50Dは、複数のセ
ル・データが細かく例えば、8個ずつ分けたサブブロッ
ク51からなる。上記メモリセルブロック50A〜50
Dでは、多ビット並列試験時にデータのグルーピングが
行われる。メモリセルブロック50A〜50Dのそれぞ
れのサブブロック51から出力されたデータは、第1段
階の16か所の圧縮部51a〜51pから第1の圧縮さ
れた出力データが第2段階のデータ圧縮部52であるデ
ータ圧縮部52a〜52dのそれぞれの4つの入力ポー
トに入力される。データ圧縮部52a〜52dの出力ポ
ートからは、共通データバスライン400〜403を経
て第2の圧縮された出力データが第3段階のデータ圧縮
部を含む出力回路53に入力され、該出力回路53から
第3の圧縮された出力データが出力される。以上のよう
にして従来の半導体メモリ装置では、サブブロック51
から出力されたデータが第1段階のデータ圧縮部51〜
第3段階のデータ圧縮部である出力回路53から出力D
Qが転送される。
【0004】上記半導体メモリ装置の多ビット並列試験
時における試験データの読出し方法では、全メモリセル
ブロック50から出力されたデータのすべてが、例えば
予め書き込んだデータと全く同じ電圧レベル「1」であ
るときには、ハイ(H)レベル出力が出力回路53から
出力し、また全メモリセルブロック50から出力された
データのすべてが、例えば同一電圧レベル「0」である
ときには、ロー(L)レベル出力が出力回路53から出
力される。一方、全メモリセルブロック50から出力さ
れたデータ群のうち、例えば1つでも書き込んだデータ
と異なるデータ、いわゆる不良データが存在する場合は
出力回路53はハイインピーダンス(HZ)状態とな
る。
時における試験データの読出し方法では、全メモリセル
ブロック50から出力されたデータのすべてが、例えば
予め書き込んだデータと全く同じ電圧レベル「1」であ
るときには、ハイ(H)レベル出力が出力回路53から
出力し、また全メモリセルブロック50から出力された
データのすべてが、例えば同一電圧レベル「0」である
ときには、ロー(L)レベル出力が出力回路53から出
力される。一方、全メモリセルブロック50から出力さ
れたデータ群のうち、例えば1つでも書き込んだデータ
と異なるデータ、いわゆる不良データが存在する場合は
出力回路53はハイインピーダンス(HZ)状態とな
る。
【0005】上記半導体メモリ装置の多ビット並列試験
時における試験データの読出方法では、例えば、図11
及び図12に一例を示すデータ圧縮回路によりデータの
圧縮が行われる。第1段階のデータ圧縮部54は、例え
ば、ORゲート54A〜54Dから構成する。ORゲー
ト54A〜54Dの入力側には、メインI/OバスMI
00〜MI031、メインI/OバスMI00ー(ここ
で、ーは反転入力信号を意味するものである)〜MI0
31ーが入力する。一方、ORゲート54A〜54Dの
ゲート出力は、第2段階のデータ圧縮部55を構成する
ORゲート55A,55Bに入力される。ORゲート5
5A,55Bのゲート出力は、転送ゲート56を構成す
るN形トランジスタ56a,P形トランジスタ56bの
ゲートに接続され、N形トランジスタ56a,P形トラ
ンジスタ56bのドレインより、出力A0 ,B0 が得ら
れる。ここで、先の図10の第1段階のデータ圧縮部5
1a〜51dと図11のORゲート54A〜54Dが対
応し、第2のデータ圧縮部52aとORゲート55A,
55Bが対応する。
時における試験データの読出方法では、例えば、図11
及び図12に一例を示すデータ圧縮回路によりデータの
圧縮が行われる。第1段階のデータ圧縮部54は、例え
ば、ORゲート54A〜54Dから構成する。ORゲー
ト54A〜54Dの入力側には、メインI/OバスMI
00〜MI031、メインI/OバスMI00ー(ここ
で、ーは反転入力信号を意味するものである)〜MI0
31ーが入力する。一方、ORゲート54A〜54Dの
ゲート出力は、第2段階のデータ圧縮部55を構成する
ORゲート55A,55Bに入力される。ORゲート5
5A,55Bのゲート出力は、転送ゲート56を構成す
るN形トランジスタ56a,P形トランジスタ56bの
ゲートに接続され、N形トランジスタ56a,P形トラ
ンジスタ56bのドレインより、出力A0 ,B0 が得ら
れる。ここで、先の図10の第1段階のデータ圧縮部5
1a〜51dと図11のORゲート54A〜54Dが対
応し、第2のデータ圧縮部52aとORゲート55A,
55Bが対応する。
【0006】この動作は、表1に示す論理テーブルで表
される。MI0X(Xは0〜31)、MI0Xー(Xー
は0ー〜31ー)、A,Bは転送ゲート56の出力を示
す 例えば、MI0X(Xは0〜31)、MI0Xー(Xー
は0ー〜31ー)が共にロー(L)レベルのときには、
転送ゲート56の出力電圧Aはロー(L)レベル、転送
ゲート56の出力電圧Bはハイ(H)レベルになる。ま
た、例えば、MI0X(Xは0〜31)がハイ(H)レ
ベルで、MI0Xー(Xーは0ー〜31ー)がロー
(L)レベルのときには、転送ゲート56の出力電圧A
はハイ(H)レベル、転送ゲート56の出力電圧Bはロ
ー(L)レベルになる。
される。MI0X(Xは0〜31)、MI0Xー(Xー
は0ー〜31ー)、A,Bは転送ゲート56の出力を示
す 例えば、MI0X(Xは0〜31)、MI0Xー(Xー
は0ー〜31ー)が共にロー(L)レベルのときには、
転送ゲート56の出力電圧Aはロー(L)レベル、転送
ゲート56の出力電圧Bはハイ(H)レベルになる。ま
た、例えば、MI0X(Xは0〜31)がハイ(H)レ
ベルで、MI0Xー(Xーは0ー〜31ー)がロー
(L)レベルのときには、転送ゲート56の出力電圧A
はハイ(H)レベル、転送ゲート56の出力電圧Bはロ
ー(L)レベルになる。
【0007】図12は図10の出力回路53である第3
段階のデータ圧縮部からなる出力回路57である。図1
2の入力端子A0 〜B3 のうちA0,B0 は図11の出
力、A1 ,B1 、A2 ,B2 、A3 ,B3 については図
10の第2の圧縮部52bの図11で省略したA1,B1
出力、A2,B2 出力、A3,B3 出力を示すものである。
図11の転送ゲート56からの出力が共通バスラインの
入力端子A0 、B0 と入力端子がそれぞれ接続されるの
は、OR回路58とEXーOR回路59である。EXー
OR回路59の出力は、AND回路61の入力端子に入
力され、OR回路58の出力は、AND回路60を経て
前記AND回路60の入力端子に入力される。AND回
路60の出力は、転送ゲート62に入力され、AND回
路60の出力に応じて出力端子Dout から出力される。
段階のデータ圧縮部からなる出力回路57である。図1
2の入力端子A0 〜B3 のうちA0,B0 は図11の出
力、A1 ,B1 、A2 ,B2 、A3 ,B3 については図
10の第2の圧縮部52bの図11で省略したA1,B1
出力、A2,B2 出力、A3,B3 出力を示すものである。
図11の転送ゲート56からの出力が共通バスラインの
入力端子A0 、B0 と入力端子がそれぞれ接続されるの
は、OR回路58とEXーOR回路59である。EXー
OR回路59の出力は、AND回路61の入力端子に入
力され、OR回路58の出力は、AND回路60を経て
前記AND回路60の入力端子に入力される。AND回
路60の出力は、転送ゲート62に入力され、AND回
路60の出力に応じて出力端子Dout から出力される。
【0008】表3に示す論理テーブルは、図11の転送
ゲート56の出力端子と接続される共通バスラインの入
力A0 〜A3 、B0 〜B3 と、上記AND回路60の出
力DQ の電圧レベルを示すものである。例えば、入力A
0 〜A3 の電圧レベルがロー(L)レベルで、入力B0
〜B3の電圧レベルがハイ(H)レベルの際は、出力D
Q の電圧レベルはハイ(H)レベルになる。また、入力
A0 〜A2 の電圧レベルがロー(L)レベル、入力A3
の電圧レベルがハイ(H)レベルのとき、入力B0 〜B
2 の電圧レベルがハイ(H)レベル、入力B3 の電圧レ
ベルがロー(L)レベルの際には、出力回路は高インピ
ーダンス(HZ)状態となる。ここで高インピーダンス
とは3ステート出力のオフ状態をいう。
ゲート56の出力端子と接続される共通バスラインの入
力A0 〜A3 、B0 〜B3 と、上記AND回路60の出
力DQ の電圧レベルを示すものである。例えば、入力A
0 〜A3 の電圧レベルがロー(L)レベルで、入力B0
〜B3の電圧レベルがハイ(H)レベルの際は、出力D
Q の電圧レベルはハイ(H)レベルになる。また、入力
A0 〜A2 の電圧レベルがロー(L)レベル、入力A3
の電圧レベルがハイ(H)レベルのとき、入力B0 〜B
2 の電圧レベルがハイ(H)レベル、入力B3 の電圧レ
ベルがロー(L)レベルの際には、出力回路は高インピ
ーダンス(HZ)状態となる。ここで高インピーダンス
とは3ステート出力のオフ状態をいう。
【0009】図13は上記半導体メモリ装置として、例
えばDRAMを用いた場合の基本構成及びメモリ構成を
示す説明図である。このDRAMでは、メモリ領域を2
56kBごとの小さなメモリA〜P単位に分割され、マ
ット(MAT)毎に選択及び活性化され、情報の授受が
これらのマットを通して行われる。例えば、マットの構
成が図13の下部に示すようにマトリックス状のセル配
置からなる場合には、特定のセルを選択して読み/書き
の動作をさせ、先ず外部よりのアドレス・データに対応
して活性化されたマット当たり1本のワード線が選択さ
れる。所望のワード線が選択された際には、ワード線に
接続されるセルの読出データがそれぞれ対応するセンス
アンプ70により増幅され、半導体メモリ装置の多ビッ
ト並列試験時における試験データが読み出される。
えばDRAMを用いた場合の基本構成及びメモリ構成を
示す説明図である。このDRAMでは、メモリ領域を2
56kBごとの小さなメモリA〜P単位に分割され、マ
ット(MAT)毎に選択及び活性化され、情報の授受が
これらのマットを通して行われる。例えば、マットの構
成が図13の下部に示すようにマトリックス状のセル配
置からなる場合には、特定のセルを選択して読み/書き
の動作をさせ、先ず外部よりのアドレス・データに対応
して活性化されたマット当たり1本のワード線が選択さ
れる。所望のワード線が選択された際には、ワード線に
接続されるセルの読出データがそれぞれ対応するセンス
アンプ70により増幅され、半導体メモリ装置の多ビッ
ト並列試験時における試験データが読み出される。
【0010】
【発明が解決しようとする課題】しかし、上記多ビット
並列試験の結果を用いて、各メモリブロック内の不良ビ
ットに対して図14の点線で示すように冗長回路(リダ
ンダンシー回路)に置き換える場合には、図13に示す
ように複数の選択されたワードのそれぞれを含む活性化
された図14の全メモリセルブロック50からデータが
最小1つまで圧縮されてから試験結果として圧縮データ
が出力DQされるため、どこのメモリセルブロック50
A〜50D内のどこのワード上に不良ビットが存在する
かが判らなくなる虞れがあった。さらに、不良アドレス
をロー(Row)アドレス上で特定して行う冗長記憶部
に対するレーザ置き換え試験などにおいては、多ビット
並列試験方式を導することができないという不具合もあ
った。
並列試験の結果を用いて、各メモリブロック内の不良ビ
ットに対して図14の点線で示すように冗長回路(リダ
ンダンシー回路)に置き換える場合には、図13に示す
ように複数の選択されたワードのそれぞれを含む活性化
された図14の全メモリセルブロック50からデータが
最小1つまで圧縮されてから試験結果として圧縮データ
が出力DQされるため、どこのメモリセルブロック50
A〜50D内のどこのワード上に不良ビットが存在する
かが判らなくなる虞れがあった。さらに、不良アドレス
をロー(Row)アドレス上で特定して行う冗長記憶部
に対するレーザ置き換え試験などにおいては、多ビット
並列試験方式を導することができないという不具合もあ
った。
【0011】そこで、本発明は、多ビット並列試験にお
いて、すくなくともどこのメモリセルブロック内のどこ
のワード上に不良ビットが存在するかを検出することが
できる半導体記憶装置を提供することを目的としてい
る。
いて、すくなくともどこのメモリセルブロック内のどこ
のワード上に不良ビットが存在するかを検出することが
できる半導体記憶装置を提供することを目的としてい
る。
【0012】
【課題を解決するための手段】上記課題を解決するため
の手段として本発明は、複数のメモリセルがそれぞれ複
数のサブブロックからなる複数のメモリブロックに分割
され、それぞれのメモリブロックごとに多ビット並列試
験を行う回路を有する半導体記憶装置であって、上記多
ビット並列試験は同一ワード線につながっているメモリ
セルの試験データのみを圧縮して出力する圧縮回路を有
する。また、好ましくは、メモリセルの試験データのみ
を圧縮して各メモリブロックごとに出力する。さらに、
複数のメモリセルがそれぞれ複数のサブブロックからな
る複数のメモリブロックに分割され、それぞれのメモリ
ブロックごとに多ビット並列試験を行う回路を有する半
導体装置であって、前記メモリブロックごとに各々冗長
回路を持ち、前記冗長回路内の一回路の置き換えは前記
各メモリブロック全部に対して冗長回路を置き換えるこ
とによって行う。
の手段として本発明は、複数のメモリセルがそれぞれ複
数のサブブロックからなる複数のメモリブロックに分割
され、それぞれのメモリブロックごとに多ビット並列試
験を行う回路を有する半導体記憶装置であって、上記多
ビット並列試験は同一ワード線につながっているメモリ
セルの試験データのみを圧縮して出力する圧縮回路を有
する。また、好ましくは、メモリセルの試験データのみ
を圧縮して各メモリブロックごとに出力する。さらに、
複数のメモリセルがそれぞれ複数のサブブロックからな
る複数のメモリブロックに分割され、それぞれのメモリ
ブロックごとに多ビット並列試験を行う回路を有する半
導体装置であって、前記メモリブロックごとに各々冗長
回路を持ち、前記冗長回路内の一回路の置き換えは前記
各メモリブロック全部に対して冗長回路を置き換えるこ
とによって行う。
【0013】
【作用】多ビット並列試験の際に半導体記憶装置は、同
一ワード線につながっているメモリセルの試験データの
みを圧縮して出力する。またメモリセルの試験データの
みを圧縮して各メモリブロックごとに出力する。それ
故、多ビット並列試験時には、その試験データから不良
ビットの位置がどのブロックのどのワードであるかを特
定し、試験結果に応じた対応をすることがができるよう
になる。
一ワード線につながっているメモリセルの試験データの
みを圧縮して出力する。またメモリセルの試験データの
みを圧縮して各メモリブロックごとに出力する。それ
故、多ビット並列試験時には、その試験データから不良
ビットの位置がどのブロックのどのワードであるかを特
定し、試験結果に応じた対応をすることがができるよう
になる。
【0014】
【実施例】本発明の実施例について図に基いて説明す
る。図1は本発明の半導体記憶装置の実施例を示すもの
で、メモリ装置のメモリセルブロックから試験データを
多ビット並列試験時に読み出すことを示すブロック図で
ある。この図1において、符号1は少なくとも2本以上
の選択されたワードを含む活性化された各メモリセルブ
ロック1A〜1Dからなる全メモリセルブロック1を示
す。それぞれのメモリセルブロック1A〜1Dは、複数
のセル・データが細かく例えば、8個ずつ分けたサブブ
ロック2からなる。上記メモリセルブロック1A〜1D
では、多ビット並列試験時にデータのグルーピングが行
われる。
る。図1は本発明の半導体記憶装置の実施例を示すもの
で、メモリ装置のメモリセルブロックから試験データを
多ビット並列試験時に読み出すことを示すブロック図で
ある。この図1において、符号1は少なくとも2本以上
の選択されたワードを含む活性化された各メモリセルブ
ロック1A〜1Dからなる全メモリセルブロック1を示
す。それぞれのメモリセルブロック1A〜1Dは、複数
のセル・データが細かく例えば、8個ずつ分けたサブブ
ロック2からなる。上記メモリセルブロック1A〜1D
では、多ビット並列試験時にデータのグルーピングが行
われる。
【0015】メモリセルブロック1A〜1Dのそれぞれ
の隣接するサブブロック2から出力された試験データ
は、第1段階の16か所の圧縮部3である圧縮部3A〜
3Pから第1の圧縮された出力データが第2段階のデー
タ圧縮部4であるデータ圧縮部4A〜4Dのそれぞれの
4つの入力ポートに入力される。データ圧縮部4A〜4
Dの出力ポートからは、共通データバスライン100〜
103を経て出力回路5A〜5Dに入力され、該出力回
路5A〜5Dから圧縮された出力データDQ1〜DQ4
がそれぞれ個別に出力される。この半導体記憶装置で
は、隣接されたサブブロック2から出力された試験デー
タが第1段階及び第2段階のデータ圧縮部3,4で圧縮
された後、ゲート回路で構成される出力回路5A〜5D
を経て出力された試験データが各メモリマット毎の独立
した出力DQ1〜DQ4として得られる。
の隣接するサブブロック2から出力された試験データ
は、第1段階の16か所の圧縮部3である圧縮部3A〜
3Pから第1の圧縮された出力データが第2段階のデー
タ圧縮部4であるデータ圧縮部4A〜4Dのそれぞれの
4つの入力ポートに入力される。データ圧縮部4A〜4
Dの出力ポートからは、共通データバスライン100〜
103を経て出力回路5A〜5Dに入力され、該出力回
路5A〜5Dから圧縮された出力データDQ1〜DQ4
がそれぞれ個別に出力される。この半導体記憶装置で
は、隣接されたサブブロック2から出力された試験デー
タが第1段階及び第2段階のデータ圧縮部3,4で圧縮
された後、ゲート回路で構成される出力回路5A〜5D
を経て出力された試験データが各メモリマット毎の独立
した出力DQ1〜DQ4として得られる。
【0016】上記グループ間で圧縮したデータは、それ
ぞれのメモリセルブロック毎に専用の上記出力回路5A
〜5Dを持ち試験データを出力することにより、多ビッ
ト並列試験時に不良ビットがどこのメモリセルブロック
1のどのデータの出力DQ1〜DQ4であるかを認識す
ることができるので、不良ビットに対してロー(Ro
w)リダンダンシー(冗長)回路での置き換えが可能に
なる。
ぞれのメモリセルブロック毎に専用の上記出力回路5A
〜5Dを持ち試験データを出力することにより、多ビッ
ト並列試験時に不良ビットがどこのメモリセルブロック
1のどのデータの出力DQ1〜DQ4であるかを認識す
ることができるので、不良ビットに対してロー(Ro
w)リダンダンシー(冗長)回路での置き換えが可能に
なる。
【0017】上記半導体メモリでは、例えば、図2及び
図3に一例を示すデータ圧縮回路によりデータの圧縮が
行われる。第1段階のデータ圧縮部6は、例えばORゲ
ート6A〜6Dから構成される。ORゲート6A〜6D
の入力側には、メインI/OバスMI00〜MI03
1、メインI/OバスMI00ー(ここで、ーは反転入
力信号を意味するものである)〜MI031ーが入力さ
れる。一方、ORゲート6A〜6Dのゲート出力は、第
2段階のデータ圧縮部7を構成するORゲート7A,7
Bに入力される。ORゲート7A,7Bのゲート出力信
号は、転送ゲート8を構成するトランジスタ7A,7B
を経てゲート出力A,ゲート出力Bとして出力される。
これは、先の図1の第1段階のデータ圧縮部3A〜3D
と図2のORゲート6a,6bが対応し、第2のデータ
圧縮部4a,4bとORゲート7A,7Bが対応する。
図3に一例を示すデータ圧縮回路によりデータの圧縮が
行われる。第1段階のデータ圧縮部6は、例えばORゲ
ート6A〜6Dから構成される。ORゲート6A〜6D
の入力側には、メインI/OバスMI00〜MI03
1、メインI/OバスMI00ー(ここで、ーは反転入
力信号を意味するものである)〜MI031ーが入力さ
れる。一方、ORゲート6A〜6Dのゲート出力は、第
2段階のデータ圧縮部7を構成するORゲート7A,7
Bに入力される。ORゲート7A,7Bのゲート出力信
号は、転送ゲート8を構成するトランジスタ7A,7B
を経てゲート出力A,ゲート出力Bとして出力される。
これは、先の図1の第1段階のデータ圧縮部3A〜3D
と図2のORゲート6a,6bが対応し、第2のデータ
圧縮部4a,4bとORゲート7A,7Bが対応する。
【0018】この際の動作を示すものは、表1に示す論
理テーブルである。MI0X(Xは0〜31)、MI0
Xー(Xーは0ー〜31ー)、A,Bは転送ゲート7の
出力を示すものである。例えば、MI0X(Xは0〜3
1)がロー(L)レベルで、MI0Xー(Xーは0ー〜
31ー)がハイ(H)レベルのときには、転送ゲート7
の出力電圧Aはロー(L)レベルで、転送ゲート7の出
力電圧Bはハイ(H)レベルになる。また、例えば、M
I0X(Xは0〜31)がハイ(H)レベルで、MI0
Xー(Xーは0ー〜31ー)がロー(L)レベルのとき
には、転送ゲート7の出力電圧Aは、ハイ(H)レベ
ル、転送ゲート7の出力電圧Bは、ロー(L)レベルに
なる。
理テーブルである。MI0X(Xは0〜31)、MI0
Xー(Xーは0ー〜31ー)、A,Bは転送ゲート7の
出力を示すものである。例えば、MI0X(Xは0〜3
1)がロー(L)レベルで、MI0Xー(Xーは0ー〜
31ー)がハイ(H)レベルのときには、転送ゲート7
の出力電圧Aはロー(L)レベルで、転送ゲート7の出
力電圧Bはハイ(H)レベルになる。また、例えば、M
I0X(Xは0〜31)がハイ(H)レベルで、MI0
Xー(Xーは0ー〜31ー)がロー(L)レベルのとき
には、転送ゲート7の出力電圧Aは、ハイ(H)レベ
ル、転送ゲート7の出力電圧Bは、ロー(L)レベルに
なる。
【0019】図3はデータ出力回路部を示す図で、図2
の転送ゲート7からの出力が共通バスラインの入力端子
A0 〜A3 、B0 〜B3 と入力端子がそれぞれ接続され
るのは、排他的論理和(EXーOR)回路8で、EXー
OR回路8A〜8Dのそれぞれの入力端子が接続されて
いる。EXーOR回路8A〜8Dの出力と上記入力端子
A0 〜A3 、B0 〜B3 から送出される出力は、論理和
回路9のAND回路9A〜9Dの入力信号として供給さ
れる。AND回路9A〜9Dの論理出力がハイ(H)レ
ベルの際には、転送ゲート10を構成するトランジスタ
10a,10bのゲートに所定のしきい値電圧を印加し
てトランジスタ10a,10bを動作させ、トランジス
タ10aのソースとトランジスタ10bのドレイン間の
ノードAより出力端子Dout にDQ0 〜DQ3を出力す
る。
の転送ゲート7からの出力が共通バスラインの入力端子
A0 〜A3 、B0 〜B3 と入力端子がそれぞれ接続され
るのは、排他的論理和(EXーOR)回路8で、EXー
OR回路8A〜8Dのそれぞれの入力端子が接続されて
いる。EXーOR回路8A〜8Dの出力と上記入力端子
A0 〜A3 、B0 〜B3 から送出される出力は、論理和
回路9のAND回路9A〜9Dの入力信号として供給さ
れる。AND回路9A〜9Dの論理出力がハイ(H)レ
ベルの際には、転送ゲート10を構成するトランジスタ
10a,10bのゲートに所定のしきい値電圧を印加し
てトランジスタ10a,10bを動作させ、トランジス
タ10aのソースとトランジスタ10bのドレイン間の
ノードAより出力端子Dout にDQ0 〜DQ3を出力す
る。
【0020】上記データ出力回路部では、出力端子D
out からの出力DQ0 〜DQ3 により、読出しデータの
パス及びフェイルの判定をすることができる。例えば、
多ビット並列試験時に、グルーピングされる複数のセル
データがすべて「1」データ、すなわちハイ(H)レベ
ルの場合には、上記データ出力回路部の出力端子DOUT
からハイ(H)レベルの出力電圧が出力され、「0」デ
ータ、すなわちロー(L)レベルの場合には、データ出
力回路部の出力端子DOUT からロー(L)レベルの出力
電圧が出力される。また、グルーピングされた複数のセ
ルデータの中にデータ「0」、データ「1」が混在する
際には、高インピーダンス状態であるHZレベルにな
る。従って、データ出力回路部ではロー(L)レベル、
ハイ(H)レベル、HZレベルのいずれかが出力される
かを判定するとにより、読出しデータのパス及びフェイ
ルの合否の判定を容易にすることが可能になる。
out からの出力DQ0 〜DQ3 により、読出しデータの
パス及びフェイルの判定をすることができる。例えば、
多ビット並列試験時に、グルーピングされる複数のセル
データがすべて「1」データ、すなわちハイ(H)レベ
ルの場合には、上記データ出力回路部の出力端子DOUT
からハイ(H)レベルの出力電圧が出力され、「0」デ
ータ、すなわちロー(L)レベルの場合には、データ出
力回路部の出力端子DOUT からロー(L)レベルの出力
電圧が出力される。また、グルーピングされた複数のセ
ルデータの中にデータ「0」、データ「1」が混在する
際には、高インピーダンス状態であるHZレベルにな
る。従って、データ出力回路部ではロー(L)レベル、
ハイ(H)レベル、HZレベルのいずれかが出力される
かを判定するとにより、読出しデータのパス及びフェイ
ルの合否の判定を容易にすることが可能になる。
【0021】図4〜図6は上記不良ビットに対してロー
(Row)リダンダンシー(冗長)回路)での置き換え
をする際に用いるリダンダンシーの例を示す説明図であ
る。図4と図5はX方向のリダンダンシーを示すもの
で、図6(A)〜図6(D)はY方向のリダンダンシー
を示すものである。図1〜図3で用いた構成の符号につ
いては、ここでは詳しい説明を省略する。図4におい
て、X方向のリダンダンシーは少なくとも各メモリセル
ブロック1においてビットラインと直交するように切れ
目なく構成される。Aは図5(A)に示すX方向のリダ
ンダンシーの一部を拡大して示すもので、Bは図5
(B)X方向のリダンダンシーの一部を拡大して示すも
ので、リダンダンシーセルを示すものである。図4にお
けるCは256ビットライン、Eはビットラインからの
データをメインI/Oラインに伝えるためのサブI/O
ラインである。図4におけるF、GはメインI/Oライ
ンで、図2のOR回路6A〜6Dの入力端子と接続さ
れ、OR回路6A〜6Dで第1のデータ圧縮が行なわれ
る。図4におけるHはパス・ゲート回路を示すもので図
8にこの回路を示す。
(Row)リダンダンシー(冗長)回路)での置き換え
をする際に用いるリダンダンシーの例を示す説明図であ
る。図4と図5はX方向のリダンダンシーを示すもの
で、図6(A)〜図6(D)はY方向のリダンダンシー
を示すものである。図1〜図3で用いた構成の符号につ
いては、ここでは詳しい説明を省略する。図4におい
て、X方向のリダンダンシーは少なくとも各メモリセル
ブロック1においてビットラインと直交するように切れ
目なく構成される。Aは図5(A)に示すX方向のリダ
ンダンシーの一部を拡大して示すもので、Bは図5
(B)X方向のリダンダンシーの一部を拡大して示すも
ので、リダンダンシーセルを示すものである。図4にお
けるCは256ビットライン、Eはビットラインからの
データをメインI/Oラインに伝えるためのサブI/O
ラインである。図4におけるF、GはメインI/Oライ
ンで、図2のOR回路6A〜6Dの入力端子と接続さ
れ、OR回路6A〜6Dで第1のデータ圧縮が行なわれ
る。図4におけるHはパス・ゲート回路を示すもので図
8にこの回路を示す。
【0022】図6はY方向のリダンダンシーを示すもの
で、Y方向のリダンダンシーは最小グループである25
6ペアのビットラインのそれぞれの中に専用化され、他
のグループには第1段階のデータ圧縮が複雑になるた
め、越境させないように設置されている。図6(A)〜
図6(D)において、Aはビットラインを示すもので、
図6(A)及び図6(B)は例えば、8個のグループに
分割し、それぞれ256ペアのビットラインからなるよ
うに構成する。図6におけるCはセンスアンプ、DはY
リダンダンシーで4本ペアのビットラインを1本のYs
でコントロールし、図6(D)は図6(A)及び図6
(B)のように8つのグループから構成される。図6に
おけるEはYリダンダンシーを示すもので、Fは本ビッ
トライン、G,HはメインI/Oを示すものである。
で、Y方向のリダンダンシーは最小グループである25
6ペアのビットラインのそれぞれの中に専用化され、他
のグループには第1段階のデータ圧縮が複雑になるた
め、越境させないように設置されている。図6(A)〜
図6(D)において、Aはビットラインを示すもので、
図6(A)及び図6(B)は例えば、8個のグループに
分割し、それぞれ256ペアのビットラインからなるよ
うに構成する。図6におけるCはセンスアンプ、DはY
リダンダンシーで4本ペアのビットラインを1本のYs
でコントロールし、図6(D)は図6(A)及び図6
(B)のように8つのグループから構成される。図6に
おけるEはYリダンダンシーを示すもので、Fは本ビッ
トライン、G,HはメインI/Oを示すものである。
【0023】図7は多ビット並列試験回路とその周辺の
上記セル、センスアンプ、サブI/Oライン、パスゲー
ト回路及びメインI/Oラインの具体的接続位置を示す
配線図である。図7において、Aはワードライン、Bは
第1の転送ゲートの制御ラインである。また、図7にお
けるCはサブI/Oラインで、例えば4本のペアからな
る。図7において、Dは第2の転送ゲートの制御ライ
ン、Eはビットライン、Fはセルで、Gはセンスアン
プ、Jは図8のインバータK1とトランジスタK2,K
3から構成される回路より成る試験回路であるパスゲー
ト回路、LはメインI/Oラインである。Yリダンダン
シーY0 ,Y1 ・・・は、ビットラインのデータをサブ
I/Oに伝送するための制御信号である。パスゲート回
路Kは、サブI/OラインとメインI/OであるLとの
ジョイント回路で、メインI/Oに増幅機能を持たせる
ときには、パスゲート回路Kがスイッチング動作をす
る。図8のパスゲート回路Kに入力するBSQ はアドレ
スのデータを含むものである。以上の半導体記憶装置で
は、図1の第1及び第2の圧縮部3A〜3P、4A〜4
Dで圧縮した試験データをパスゲート回路Kよりそれぞ
れのメモリセルブロック1A〜1D毎に専用の記出力回
路5A〜5Dから出力させることにより、多ビット並列
試験時に不良ビットがどこのメモリセルブロック1のど
のデータの出力DQ1〜DQ4であるかを認識すること
ができるので、不良ビットに対して上記リダンダンシー
(冗長)回路での置き換えをすることが可能になる。
上記セル、センスアンプ、サブI/Oライン、パスゲー
ト回路及びメインI/Oラインの具体的接続位置を示す
配線図である。図7において、Aはワードライン、Bは
第1の転送ゲートの制御ラインである。また、図7にお
けるCはサブI/Oラインで、例えば4本のペアからな
る。図7において、Dは第2の転送ゲートの制御ライ
ン、Eはビットライン、Fはセルで、Gはセンスアン
プ、Jは図8のインバータK1とトランジスタK2,K
3から構成される回路より成る試験回路であるパスゲー
ト回路、LはメインI/Oラインである。Yリダンダン
シーY0 ,Y1 ・・・は、ビットラインのデータをサブ
I/Oに伝送するための制御信号である。パスゲート回
路Kは、サブI/OラインとメインI/OであるLとの
ジョイント回路で、メインI/Oに増幅機能を持たせる
ときには、パスゲート回路Kがスイッチング動作をす
る。図8のパスゲート回路Kに入力するBSQ はアドレ
スのデータを含むものである。以上の半導体記憶装置で
は、図1の第1及び第2の圧縮部3A〜3P、4A〜4
Dで圧縮した試験データをパスゲート回路Kよりそれぞ
れのメモリセルブロック1A〜1D毎に専用の記出力回
路5A〜5Dから出力させることにより、多ビット並列
試験時に不良ビットがどこのメモリセルブロック1のど
のデータの出力DQ1〜DQ4であるかを認識すること
ができるので、不良ビットに対して上記リダンダンシー
(冗長)回路での置き換えをすることが可能になる。
【0024】次に、本発明の第2実施例について説明す
る。上記半導体記憶装置を多ビット並列試験する際に
は、データのグルーピングが行われる図1のメモリセル
ブロック1A〜1D内の、例えば8つに分割されたサブ
ブロック毎にカラムリダンダンシーを持ち、かつその一
つのカラムリダンダンシーを置き換える際に、各メモリ
セルブロック1A〜1D内のサブブロックのカラムリダ
ンダンシーの全てが置き換えられるようにすることによ
り、メモリセルブロック1A〜1D内で圧縮された後の
不良データがどこのカラムデータであるか確認すること
なく、カラムの置き換えをすることが可能になる。
る。上記半導体記憶装置を多ビット並列試験する際に
は、データのグルーピングが行われる図1のメモリセル
ブロック1A〜1D内の、例えば8つに分割されたサブ
ブロック毎にカラムリダンダンシーを持ち、かつその一
つのカラムリダンダンシーを置き換える際に、各メモリ
セルブロック1A〜1D内のサブブロックのカラムリダ
ンダンシーの全てが置き換えられるようにすることによ
り、メモリセルブロック1A〜1D内で圧縮された後の
不良データがどこのカラムデータであるか確認すること
なく、カラムの置き換えをすることが可能になる。
【0025】次に、本発明の第3の実施例について説明
する。図9は半導体記憶回路の図1の全メモリセルブロ
ック1から多ビット並列試験時に、試験データを読み出
す方法の一実施例の変形例を示すブロック図である。図
1と同一の構成については同一の符号を付し、ここでは
詳しい説明を省略する。データ比較部20は、第2のデ
ータ圧縮部4からなるデータ圧縮回路4A〜4Dからの
出力と、基準となる比較データ入力部21の入力データ
に基いてDQ1〜DQ4を出力する。これにより、半導
体チップ内部で多ビット並列試験する際に、半導体チッ
プの出力端側からパスの時にハイ(H)レベルが出力さ
れ、フェイルの時にロー(Low)レベルを出力するよ
うに設定することも可能になる。表2のAはデータ圧縮
回路4A〜4Dからの出力で、Bは基準となる比較デー
タ入力部21からの出力を示すもので、期待値はA,B
の比較出力として期待される値をいい、DO は実際の出
力値をいう。例えば、データ圧縮回路4A〜4Dからの
出力Aがロー(L)レベルで、基準となる比較データ入
力部21からの出力Bがハイ(H)レベルの際には、期
待値のロー(L)レベルと逆の実際の出力値DO がハイ
(H)レベルである際には、パスであることが認識でき
る。また、データ圧縮回路4A〜4Dからの出力Aがハ
イ(H)レベルで、基準となる比較データ入力部21か
らの出力Bがロー(L)レベルの際には、期待値がX
(禁止)となり、実際の出力値DO はロー(L)レベル
になり、フェイルであることが認識できる。従って、多
ビット並列試験する際には、データ比較部20からの出
力に基いてパスまたはフェイルの合否の判定を半導体チ
ップの出力ポートからすることができるようになる。
する。図9は半導体記憶回路の図1の全メモリセルブロ
ック1から多ビット並列試験時に、試験データを読み出
す方法の一実施例の変形例を示すブロック図である。図
1と同一の構成については同一の符号を付し、ここでは
詳しい説明を省略する。データ比較部20は、第2のデ
ータ圧縮部4からなるデータ圧縮回路4A〜4Dからの
出力と、基準となる比較データ入力部21の入力データ
に基いてDQ1〜DQ4を出力する。これにより、半導
体チップ内部で多ビット並列試験する際に、半導体チッ
プの出力端側からパスの時にハイ(H)レベルが出力さ
れ、フェイルの時にロー(Low)レベルを出力するよ
うに設定することも可能になる。表2のAはデータ圧縮
回路4A〜4Dからの出力で、Bは基準となる比較デー
タ入力部21からの出力を示すもので、期待値はA,B
の比較出力として期待される値をいい、DO は実際の出
力値をいう。例えば、データ圧縮回路4A〜4Dからの
出力Aがロー(L)レベルで、基準となる比較データ入
力部21からの出力Bがハイ(H)レベルの際には、期
待値のロー(L)レベルと逆の実際の出力値DO がハイ
(H)レベルである際には、パスであることが認識でき
る。また、データ圧縮回路4A〜4Dからの出力Aがハ
イ(H)レベルで、基準となる比較データ入力部21か
らの出力Bがロー(L)レベルの際には、期待値がX
(禁止)となり、実際の出力値DO はロー(L)レベル
になり、フェイルであることが認識できる。従って、多
ビット並列試験する際には、データ比較部20からの出
力に基いてパスまたはフェイルの合否の判定を半導体チ
ップの出力ポートからすることができるようになる。
【0026】以上の実施例では、半導体記憶装置とし
て、DRAMについて説明したが、SRAM、その他の
メモリにも適用することができる。
て、DRAMについて説明したが、SRAM、その他の
メモリにも適用することができる。
【0027】
【発明の効果】上記のように本発明によれば、多ビット
並列試験時に不良ビットがどこのメモリセルブロックの
どのデータの出力であるかを認識することができるの
で、不良ビットに対してローリダンダンシーでの置き換
えを可能にすることができる。また、各メモリセルブロ
ックのカラムリダンダンシーの全てを置き換えるように
することにより、メモリセルブロック間で圧縮された後
の不良データがどこのカラムデータであるかを確認する
ことなく、カラムの置き換えをすることが可能になる。
そのため、レーザ置き換え試験において、多ビット並列
試験が導入出来るようになり、結果的にレーザ置き換え
試験時におけるテストタイムの短縮を図ることができる
などの優れた効果を奏することができる。
並列試験時に不良ビットがどこのメモリセルブロックの
どのデータの出力であるかを認識することができるの
で、不良ビットに対してローリダンダンシーでの置き換
えを可能にすることができる。また、各メモリセルブロ
ックのカラムリダンダンシーの全てを置き換えるように
することにより、メモリセルブロック間で圧縮された後
の不良データがどこのカラムデータであるかを確認する
ことなく、カラムの置き換えをすることが可能になる。
そのため、レーザ置き換え試験において、多ビット並列
試験が導入出来るようになり、結果的にレーザ置き換え
試験時におけるテストタイムの短縮を図ることができる
などの優れた効果を奏することができる。
【図1】本発明の半導体記憶装置の実施例のブロック図
である。
である。
【図2】本発明の半導体記憶装置の一実施例の第1およ
び第2の圧縮回路を示すものである。
び第2の圧縮回路を示すものである。
【図3】本発明の半導体記憶装置の一実施例の出力回路
を示すものである。
を示すものである。
【図4】本発明の半導体記憶装置の実施例のリダンダン
シー回路を示す回路図である。
シー回路を示す回路図である。
【図5】本発明の半導体記憶装置の実施例のリダンダン
シー回路を示す回路図である。
シー回路を示す回路図である。
【図6】本発明の半導体記憶装置の実施例のリダンダン
シー回路を示す回路図である。
シー回路を示す回路図である。
【図7】本発明の半導体記憶装置の実施例の多ビット並
列試験回路とその周辺の上記セル、センスアンプ、サブ
I/Oライン、パスゲート回路及びメインI/Oライン
の具体的接続位置を示す配線図である。
列試験回路とその周辺の上記セル、センスアンプ、サブ
I/Oライン、パスゲート回路及びメインI/Oライン
の具体的接続位置を示す配線図である。
【図8】本発明の半導体記憶装置の実施例のパスゲート
回路の例を示す回路図である。
回路の例を示す回路図である。
【図9】本発明の半導体記憶装置の別の実施例のブロッ
ク図である。
ク図である。
【図10】従来の半導体記憶装置の一例を示すブロック
図である。
図である。
【図11】従来の半導体記憶装置の第1および第2の圧
縮回路を示すものである。
縮回路を示すものである。
【図12】従来の半導体記憶装置の第3の圧縮回路を示
すものである。
すものである。
【図13】従来の半導体記憶装置のマットの構成を示す
図である。
図である。
【図14】従来の半導体記憶装置における多ビット並列
試験の結果を示すブロック図である。
試験の結果を示すブロック図である。
1 全メモリセルブロック 2 サブメモリセルブロック 3 第1の圧縮回路 4 第2の圧縮回路 5 出力回路 20 出力回路 21 比較データ出力部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥沢 清隆 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 尾形 喜広 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (3)
- 【請求項1】 複数のメモリセルがそれぞれ複数のサブ
ブロックからなる複数のメモリブロックに分割され、そ
れぞれのメモリブロックごとに多ビット並列試験を行う
回路を有する半導体記憶装置において、 上記多ビット並列試験は同一ワード線につながっている
メモリセルの試験データのみを圧縮して出力する圧縮回
路を有することを特徴とする半導体装置。 - 【請求項2】 前記圧縮回路は、メモリセルの試験デー
タのみを圧縮して各メモリブロックごとに出力すること
を特徴とする請求項1項に記載の半導体記憶装置。 - 【請求項3】 複数のメモリセルがそれぞれ複数のサブ
ブロックからなる複数のメモリブロックに分割され、そ
れぞれのメモリブロックごとに多ビット並列試験を行う
回路を有する半導体装置において、 前記メモリブロックごとに各々冗長回路を持ち、前記冗
長回路内の一回路の置き換えは前記各メモリブロック全
部に対して冗長回路を置き換えることによって行うこと
を特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4155689A JPH05325598A (ja) | 1992-05-22 | 1992-05-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4155689A JPH05325598A (ja) | 1992-05-22 | 1992-05-22 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05325598A true JPH05325598A (ja) | 1993-12-10 |
Family
ID=15611400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4155689A Withdrawn JPH05325598A (ja) | 1992-05-22 | 1992-05-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05325598A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5912851A (en) * | 1997-06-05 | 1999-06-15 | Mitsubishi Denki Kabushiki Kaisha | Multi-bit semiconductor memory device allowing efficient testing |
US6930936B2 (en) * | 2001-02-27 | 2005-08-16 | Micron Technology, Inc. | Data compression read mode for memory testing |
KR100694418B1 (ko) * | 2004-11-15 | 2007-03-12 | 주식회사 하이닉스반도체 | 메모리 장치의 병렬 압축 테스트 회로 |
US7434152B2 (en) | 2004-08-25 | 2008-10-07 | Micron Technology, Inc. | Multiple-level data compression read mode for memory testing |
WO2023168847A1 (zh) * | 2022-03-11 | 2023-09-14 | 长鑫存储技术有限公司 | 存储器芯片的测试电路及测试方法 |
-
1992
- 1992-05-22 JP JP4155689A patent/JPH05325598A/ja not_active Withdrawn
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5912851A (en) * | 1997-06-05 | 1999-06-15 | Mitsubishi Denki Kabushiki Kaisha | Multi-bit semiconductor memory device allowing efficient testing |
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US7113435B2 (en) | 2001-02-27 | 2006-09-26 | Micron Technology, Inc. | Data compression read mode for memory testing |
US7180803B2 (en) | 2001-02-27 | 2007-02-20 | Micron Technology, Inc. | Data compression read mode for memory testing |
US7248516B2 (en) | 2001-02-27 | 2007-07-24 | Micron Technology, Inc. | Data compression read mode for memory testing |
US7280420B2 (en) | 2001-02-27 | 2007-10-09 | Micron Technology, Inc. | Data compression read mode for memory testing |
US7434152B2 (en) | 2004-08-25 | 2008-10-07 | Micron Technology, Inc. | Multiple-level data compression read mode for memory testing |
KR100694418B1 (ko) * | 2004-11-15 | 2007-03-12 | 주식회사 하이닉스반도체 | 메모리 장치의 병렬 압축 테스트 회로 |
WO2023168847A1 (zh) * | 2022-03-11 | 2023-09-14 | 长鑫存储技术有限公司 | 存储器芯片的测试电路及测试方法 |
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Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |