JPH0378720B2 - - Google Patents
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- JPH0378720B2 JPH0378720B2 JP59267460A JP26746084A JPH0378720B2 JP H0378720 B2 JPH0378720 B2 JP H0378720B2 JP 59267460 A JP59267460 A JP 59267460A JP 26746084 A JP26746084 A JP 26746084A JP H0378720 B2 JPH0378720 B2 JP H0378720B2
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- memory cell
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- 238000012360 testing method Methods 0.000 claims abstract description 51
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 8
- 101150046378 RAM1 gene Proteins 0.000 description 8
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Engineering & Computer Science (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
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- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ例えばRAMを内蔵した半導体
集積回路に関し、その出荷の際などに特に該メモ
リの内部状態について試験を行うことができるよ
うな専用の試験パターン発生回路をそなえた半導
体集積回路に関する。
集積回路に関し、その出荷の際などに特に該メモ
リの内部状態について試験を行うことができるよ
うな専用の試験パターン発生回路をそなえた半導
体集積回路に関する。
一般に、メモリ例えばRAMを内蔵した半導体
集積回路においては、同一チツプ内にメモリおよ
び該メモリと信号のやりとりを行う各種論理回路
が内蔵されている。
集積回路においては、同一チツプ内にメモリおよ
び該メモリと信号のやりとりを行う各種論理回路
が内蔵されている。
第５図は、かかる半導体集積回路の１例を概略
的に示すもので、該集積回路のチツプ５内には
RAM１と該RAM１と信号のやりとりを行う論
理回路領域４が設けられている。該論理回路領域
４内には例えばカウンタ回路４１、ALU（演算ユ
ニツト）４２などが設けられ、例えば該カウンタ
回路４１の出力側から該RAM１に対するアドレ
ス信号が供給され、一方例えば該ALU４２にお
いて演算された結果のデータが該ALU４２の出
力側から該RAM１に対するデータとして入力さ
れて該RAM１における所定のアドレスに書き込
まれ、次いで該RAM１から必要なデータを読み
出して該読出しデータを例えばALU４２の入力
側に供給して再度所定の演算を行うなどの処理が
行われる。なお６は該チツプ５の周囲に設けられ
た入出力回路であつて該入出力回路６に設けられ
た外部端子を通して外部回路との信号のやりとり
が行われる。
的に示すもので、該集積回路のチツプ５内には
RAM１と該RAM１と信号のやりとりを行う論
理回路領域４が設けられている。該論理回路領域
４内には例えばカウンタ回路４１、ALU（演算ユ
ニツト）４２などが設けられ、例えば該カウンタ
回路４１の出力側から該RAM１に対するアドレ
ス信号が供給され、一方例えば該ALU４２にお
いて演算された結果のデータが該ALU４２の出
力側から該RAM１に対するデータとして入力さ
れて該RAM１における所定のアドレスに書き込
まれ、次いで該RAM１から必要なデータを読み
出して該読出しデータを例えばALU４２の入力
側に供給して再度所定の演算を行うなどの処理が
行われる。なお６は該チツプ５の周囲に設けられ
た入出力回路であつて該入出力回路６に設けられ
た外部端子を通して外部回路との信号のやりとり
が行われる。
かかる半導体集積回路において、該RAMの内
部状態あるいは機能の試験を行う場合、従来は該
論理回路を通して試験を行つていたが、このよう
な場合には該RAMへの書き込みデータを外部か
ら指定するために、試験データを多く費さねばな
らず効率がよくないという問題点があつた。
部状態あるいは機能の試験を行う場合、従来は該
論理回路を通して試験を行つていたが、このよう
な場合には該RAMへの書き込みデータを外部か
ら指定するために、試験データを多く費さねばな
らず効率がよくないという問題点があつた。
そのため上述したような半導体集積回路におい
ても、該RAMと試験を行うにあたり、該論理回
路の信号に影響されないで、該RAMを単独で直
接に試験できるような試験用回路を設けておくこ
とが望まれる。
ても、該RAMと試験を行うにあたり、該論理回
路の信号に影響されないで、該RAMを単独で直
接に試験できるような試験用回路を設けておくこ
とが望まれる。
しかしながらこの場合にも、特にメモリの容量
が大きくなると、それに応じて各メモリセルに書
き込まれるデータを形成するための試験パターン
が大きくなり、データ書込みに手数を要するとい
う問題点がある。
が大きくなると、それに応じて各メモリセルに書
き込まれるデータを形成するための試験パターン
が大きくなり、データ書込みに手数を要するとい
う問題点がある。
本発明は上記問題点を解決するためになされた
もので、特に外部から試験用のデータを入力しな
くても、メモリ例えばRAMへのアドレス入力を
設定するのみで該試験用データのパターンを自動
的に発生させるようにしたものである。
もので、特に外部から試験用のデータを入力しな
くても、メモリ例えばRAMへのアドレス入力を
設定するのみで該試験用データのパターンを自動
的に発生させるようにしたものである。
なお従来よりメモリの簡易試験パターンとし
て、各メモリセルに書込まれるデータが１と０と
の交互の繰返しによつて形成される試験パターン
（通常チエツカー・ボード・パターンと称する）
が知られており、これによると比較的簡易な試験
パターンであるにも拘らず、メモリの故障部分を
正確に検出することができるとされているが、本
発明では、メモリへのアドレス入力を設定するの
みで該試験用データのパターンとして、特にかか
るチエツカー・ボード・パターンを自動的に発生
させるようにしたものである。
て、各メモリセルに書込まれるデータが１と０と
の交互の繰返しによつて形成される試験パターン
（通常チエツカー・ボード・パターンと称する）
が知られており、これによると比較的簡易な試験
パターンであるにも拘らず、メモリの故障部分を
正確に検出することができるとされているが、本
発明では、メモリへのアドレス入力を設定するの
みで該試験用データのパターンとして、特にかか
るチエツカー・ボード・パターンを自動的に発生
させるようにしたものである。
そして上記問題点を解決するために本発明によ
れば、メモリセルと、該メモリセルを選択するた
めのアドレス信号が入力する複数のアドレス入力
端子と、前記アドレス信号により選択された複数
ビツトの各メモリセルに対してデータを入力する
複数のデータ入力端子と、該複数のデータ入力端
子に試験パターンを供給するための試験パターン
発生回路とを有し、前記試験パターン発生回路
は、少なくとも最下位ビツトを含むアドレス信号
に基づいて生成される第１の信号と前記第１の信
号の反転である第２の信号とを入力すると共に、
外部から入力される制御信号及び該制御信号の反
転信号により前記第１の信号及び第２の信号の何
れか一方が選択されて出力されるゲート回路を複
数個具備し、前記複数のゲート回路には、前記第
１の信号、前記第２の信号、前記制御信号及び前
記制御信号の反転信号が共通に入力され、前記メ
モリセルの隣合う各ビツトにそれぞれ前記第１の
信号、前記第２の信号が書き込まれるよう前記第
１の信号、前記第２の信号を前記ゲート回路が出
力することを特徴とするメモリを内蔵した半導体
集積回路が提供される。
れば、メモリセルと、該メモリセルを選択するた
めのアドレス信号が入力する複数のアドレス入力
端子と、前記アドレス信号により選択された複数
ビツトの各メモリセルに対してデータを入力する
複数のデータ入力端子と、該複数のデータ入力端
子に試験パターンを供給するための試験パターン
発生回路とを有し、前記試験パターン発生回路
は、少なくとも最下位ビツトを含むアドレス信号
に基づいて生成される第１の信号と前記第１の信
号の反転である第２の信号とを入力すると共に、
外部から入力される制御信号及び該制御信号の反
転信号により前記第１の信号及び第２の信号の何
れか一方が選択されて出力されるゲート回路を複
数個具備し、前記複数のゲート回路には、前記第
１の信号、前記第２の信号、前記制御信号及び前
記制御信号の反転信号が共通に入力され、前記メ
モリセルの隣合う各ビツトにそれぞれ前記第１の
信号、前記第２の信号が書き込まれるよう前記第
１の信号、前記第２の信号を前記ゲート回路が出
力することを特徴とするメモリを内蔵した半導体
集積回路が提供される。
上記構成によれば、例えば該アドレス入力信号
がロウアドレスを指定する場合であれば、隣接す
る（すなわち偶数と奇数の）ロウアドレスを指定
する毎に、該最下位ビツト信号が０と１とを交互
に繰返すため、このような最下位ビツト信号と所
定のコントロール信号とを論理処理することによ
つて例えば上記チエツカー・ボード・パターンの
ような所定の試験パターンを自動的に発生させる
ことができる。
がロウアドレスを指定する場合であれば、隣接す
る（すなわち偶数と奇数の）ロウアドレスを指定
する毎に、該最下位ビツト信号が０と１とを交互
に繰返すため、このような最下位ビツト信号と所
定のコントロール信号とを論理処理することによ
つて例えば上記チエツカー・ボード・パターンの
ような所定の試験パターンを自動的に発生させる
ことができる。
第１図は、本発明の１実施例として、メモリと
してRAMを内蔵した半導体集積回路において、
該RAM１と該RAM１に対する試験パターン発
生回路部分２を示すもので、該RAM１と接続さ
れる前記論理回路の領域および該論理回路領域と
該RAMとの接続回路は図示が省略されている。
してRAMを内蔵した半導体集積回路において、
該RAM１と該RAM１に対する試験パターン発
生回路部分２を示すもので、該RAM１と接続さ
れる前記論理回路の領域および該論理回路領域と
該RAMとの接続回路は図示が省略されている。
この第１図に示されるRAMは、アドレス入力
信号によつてロウアドレスのみを指定するRAM
（すなわちコラムデコーデイングを必要としない
RAM）であつて、アドレス信号入力端子から入
力される各アドレス信号A0、A1……Aoはアドレ
スレジスタ１２、ロウデコーダ１３を通してメモ
リセルマトリツクス１１に入力され、所定のロウ
アドレスを指定する。一方該メモリセルマトリツ
クス１１のデータ入力側およびデータ出力側には
それぞれライトアンプ１５とセンスアンプ１７と
が接続されており、該ライトアンプ１５の入力側
には書込みデータが入力されるデータ入力端子
i00、i01……ilnが設けられ、一方該センスアンプ
１７の出力側には読出しデータが出力されるデー
タ出力端子D00、D01……Dlnが設けられる。
信号によつてロウアドレスのみを指定するRAM
（すなわちコラムデコーデイングを必要としない
RAM）であつて、アドレス信号入力端子から入
力される各アドレス信号A0、A1……Aoはアドレ
スレジスタ１２、ロウデコーダ１３を通してメモ
リセルマトリツクス１１に入力され、所定のロウ
アドレスを指定する。一方該メモリセルマトリツ
クス１１のデータ入力側およびデータ出力側には
それぞれライトアンプ１５とセンスアンプ１７と
が接続されており、該ライトアンプ１５の入力側
には書込みデータが入力されるデータ入力端子
i00、i01……ilnが設けられ、一方該センスアンプ
１７の出力側には読出しデータが出力されるデー
タ出力端子D00、D01……Dlnが設けられる。
更に上述したような構成のRAM１に対し試験
用の書込みデータを発生する試験パターン発生回
路２が設けられる。そして該試験パターン発生回
路２を構成するアンドゲート２３，２４，２５，
２６……のうち、アンドゲート２３および２４に
は、それぞれ該RAM１に対するアドレス入力信
号のうちの最下位ビツト信号A0および該信号A0
をインバータ２１によつて反転した信号0が入
力され、つづくアンドゲート２５および２６には
上記とは逆にそれぞれ0およびA0が入力され、
以下この順序で繰返し入力される。
用の書込みデータを発生する試験パターン発生回
路２が設けられる。そして該試験パターン発生回
路２を構成するアンドゲート２３，２４，２５，
２６……のうち、アンドゲート２３および２４に
は、それぞれ該RAM１に対するアドレス入力信
号のうちの最下位ビツト信号A0および該信号A0
をインバータ２１によつて反転した信号0が入
力され、つづくアンドゲート２５および２６には
上記とは逆にそれぞれ0およびA0が入力され、
以下この順序で繰返し入力される。
更に上記アンドゲート２３および２４には、外
部端子CNTからのコントロール信号が、アンド
ゲート２３に対してはインバータ２２を通して入
力され、アンドゲート２４に対しては直接入力さ
れる。そして以下の各アンドゲートにもこの順序
で繰返し入力される。
部端子CNTからのコントロール信号が、アンド
ゲート２３に対してはインバータ２２を通して入
力され、アンドゲート２４に対しては直接入力さ
れる。そして以下の各アンドゲートにもこの順序
で繰返し入力される。
次いで一対のアンドゲート２３，２４の出力は
オアゲート２７を通してRAM１のデータ入力端
子i00に入力され、つづく一対のアンドゲート２
５，２６の出力はオアゲート２８を通して次のデ
ータ入力端子i01に入力され、以下同様にして各
オアゲートの出力は各データ入力端子i00、i01…
…ilnに入力される。
オアゲート２７を通してRAM１のデータ入力端
子i00に入力され、つづく一対のアンドゲート２
５，２６の出力はオアゲート２８を通して次のデ
ータ入力端子i01に入力され、以下同様にして各
オアゲートの出力は各データ入力端子i00、i01…
…ilnに入力される。
いま該RAM１に対し所定のアドレス信号A0、
A1……Aoが指定されて、例えば全アドレス信号
に０（ロウレベル）入力されて該RAM１のロウ
アドレスが指定されワード線W0が選択されたと
する。このとき該アドレス信号のうちの最下位ビ
ツチ信号A0は０（ロウレベル）となつている。し
たがつて試験パターン発生回路２におけるアンド
ゲート２３，２６……には該ロウレベルのアドレ
ス信号A0が直接入力され、一方アンドゲート２
４，２５……には該アドレス信号A0を反転した
ハイレベルの信号0が入力される。
A1……Aoが指定されて、例えば全アドレス信号
に０（ロウレベル）入力されて該RAM１のロウ
アドレスが指定されワード線W0が選択されたと
する。このとき該アドレス信号のうちの最下位ビ
ツチ信号A0は０（ロウレベル）となつている。し
たがつて試験パターン発生回路２におけるアンド
ゲート２３，２６……には該ロウレベルのアドレ
ス信号A0が直接入力され、一方アンドゲート２
４，２５……には該アドレス信号A0を反転した
ハイレベルの信号0が入力される。
ここで、上記外部端子CNTから該試験パター
ン発生回路２に入力されるコントロール信号をロ
ウレベルにしておくとすれば、該アンドゲート２
３，２５には該ロウレベルのコントロール信号を
反転したハイレベルの信号が入力され、一方アン
ドゲート２４，２６には該ロウレベルのコントロ
ール信号が直接入力される。
ン発生回路２に入力されるコントロール信号をロ
ウレベルにしておくとすれば、該アンドゲート２
３，２５には該ロウレベルのコントロール信号を
反転したハイレベルの信号が入力され、一方アン
ドゲート２４，２６には該ロウレベルのコントロ
ール信号が直接入力される。
この結果一対のアンドゲート２３，２４の出力
は共にロウレベルとなり、その結果オアゲート２
７の出力もロウレベルとなつて該ロウレベルの信
号がRAM１のデータ入力端子i00に入力される。
また次の一対のアンドゲート２５，２６について
は、アンドゲート２５の出力がハイレベルとなり
（アンドゲート２６の出力はロウレベルである
が）、その結果オアゲート２８の出力はハイレベ
ルとなつて該ハイレベルの信号がRAM１のデー
タ入力端子i01に入力される。以下、上記した順
序で各データ入力端子i00、i01……ilnに所定の書
込みデータが入力され、該RAM１に書込み制御
信号が供給されることによつて、そのワード線
W0に対応する各メモリセルには、第２図ａに示
すように順序「０、１、０、１……」のように交
互に変化するデータが書き込まれる。
は共にロウレベルとなり、その結果オアゲート２
７の出力もロウレベルとなつて該ロウレベルの信
号がRAM１のデータ入力端子i00に入力される。
また次の一対のアンドゲート２５，２６について
は、アンドゲート２５の出力がハイレベルとなり
（アンドゲート２６の出力はロウレベルである
が）、その結果オアゲート２８の出力はハイレベ
ルとなつて該ハイレベルの信号がRAM１のデー
タ入力端子i01に入力される。以下、上記した順
序で各データ入力端子i00、i01……ilnに所定の書
込みデータが入力され、該RAM１に書込み制御
信号が供給されることによつて、そのワード線
W0に対応する各メモリセルには、第２図ａに示
すように順序「０、１、０、１……」のように交
互に変化するデータが書き込まれる。
次いでアドレス信号の変化によつて仮にワード
線W1が選択されたとすると、このときには該最
下位ビツト信号A0は１（ハイレベル）となつてお
り、以下上記と同様の過程を経て、該RAM１の
ワード線W1に対応する各メモリモルには、同じ
く第２図ａに示すように順次「１、０、１、０…
…」のように変化するデータが書き込まれ、以下
同様にして該RAM１の各メモリセルには第２図
ａに示されるような０と１を交互に繰返す試験パ
ターン（所謂上記したチエツカー・ボード・パタ
ーン）が書き込まれる。
線W1が選択されたとすると、このときには該最
下位ビツト信号A0は１（ハイレベル）となつてお
り、以下上記と同様の過程を経て、該RAM１の
ワード線W1に対応する各メモリモルには、同じ
く第２図ａに示すように順次「１、０、１、０…
…」のように変化するデータが書き込まれ、以下
同様にして該RAM１の各メモリセルには第２図
ａに示されるような０と１を交互に繰返す試験パ
ターン（所謂上記したチエツカー・ボード・パタ
ーン）が書き込まれる。
なお上述した書き込み処理においては外部端子
CNTから該試験パターン発生回路に入力される
コントロール信号をロウレベルとしているが、該
コントロール信号を逆にハイレベルとすれば、該
RAM１の各メモリセルには第２図ｂに示される
ような第２図ａに示される各データを反転した別
のチエツカー・ボード・パターンが書き込まれ
る。
CNTから該試験パターン発生回路に入力される
コントロール信号をロウレベルとしているが、該
コントロール信号を逆にハイレベルとすれば、該
RAM１の各メモリセルには第２図ｂに示される
ような第２図ａに示される各データを反転した別
のチエツカー・ボード・パターンが書き込まれ
る。
次に第３図は、本発明の他の実施例として、ア
ドレス入力信号よりロウアドレスとコラムアドレ
スを指定するRAM（すなわちコラムデコーデイ
ングを必要とするRAM）に、本発明を適用した
場合が示される。
ドレス入力信号よりロウアドレスとコラムアドレ
スを指定するRAM（すなわちコラムデコーデイ
ングを必要とするRAM）に、本発明を適用した
場合が示される。
すなわち第３図に示されるRAM１には、第１
図に示されるメモリセルマトリツクス１１、アド
レスレジスタ１２、ロウデコーダ１３、ライトア
ンプ１５、センスアンプ１７のほかにコラムデコ
ーダ１４およびコラムセレクタ１６が設けられ
る。
図に示されるメモリセルマトリツクス１１、アド
レスレジスタ１２、ロウデコーダ１３、ライトア
ンプ１５、センスアンプ１７のほかにコラムデコ
ーダ１４およびコラムセレクタ１６が設けられ
る。
いま１例として該メモリセルマトリツクス１１
は４ワード×４ビツトの物理的構成であるとし、
該RAM１に供給されるアドレス信号A0、A1、
A2は先ずアドレスレジスタ１２を通り、その後
アドレス信号A0（または0）はコラムデコーダ１
４に入力されて該アドレス信号A0が１であるか
０であるかに応じて所定のコラムアドレスを指定
し、残りのアドレス信号A1、A2（または1、2）
はロウデコーダ１３に入力され、所定のロウアド
レスを指定する。
は４ワード×４ビツトの物理的構成であるとし、
該RAM１に供給されるアドレス信号A0、A1、
A2は先ずアドレスレジスタ１２を通り、その後
アドレス信号A0（または0）はコラムデコーダ１
４に入力されて該アドレス信号A0が１であるか
０であるかに応じて所定のコラムアドレスを指定
し、残りのアドレス信号A1、A2（または1、2）
はロウデコーダ１３に入力され、所定のロウアド
レスを指定する。
また図示された例においてはライトアンプ１５
に接続されたデータ入力端子として２個の端子
i00、i01が設けられ、一方センスアンプ１７に接
続されたデータ出力端子として同じく２個の端子
D00、D01が設けられていて２ビツトのデータを
並列的に書込み又は読出すように（したがつて８
ワード×２ビツトに）構成されており、コラムデ
コーダ１４からの出力に応じてコラムセレクタ
（２×２対中の各１対を選択する）１６において
選択された２対のビツト線を所定のメモリセルに
対するデータの書込み又は読出しが行われる。
に接続されたデータ入力端子として２個の端子
i00、i01が設けられ、一方センスアンプ１７に接
続されたデータ出力端子として同じく２個の端子
D00、D01が設けられていて２ビツトのデータを
並列的に書込み又は読出すように（したがつて８
ワード×２ビツトに）構成されており、コラムデ
コーダ１４からの出力に応じてコラムセレクタ
（２×２対中の各１対を選択する）１６において
選択された２対のビツト線を所定のメモリセルに
対するデータの書込み又は読出しが行われる。
そして上述したような構成のRAM１に対し、
試験用の書込みデータを発生するために試験パタ
ーン発生回路３が設けられる。該回路３におい
て、３１は排他的ノアゲートであつて、該回路３
１には、上記ロウアドレス信号のうちの最下位ビ
ツト信号A1と上記コラムアドレス信号のうちの
最下位ビツト信号A0（本例ではコラムアドレス信
号は１ケしかないので、A0が最下位ビツトに相
当）が入力される。そして該回路３１はその入力
信号がともに０又はともに１であるとき１を出力
し、それ以外のときは０を出力するように構成さ
れる。
試験用の書込みデータを発生するために試験パタ
ーン発生回路３が設けられる。該回路３におい
て、３１は排他的ノアゲートであつて、該回路３
１には、上記ロウアドレス信号のうちの最下位ビ
ツト信号A1と上記コラムアドレス信号のうちの
最下位ビツト信号A0（本例ではコラムアドレス信
号は１ケしかないので、A0が最下位ビツトに相
当）が入力される。そして該回路３１はその入力
信号がともに０又はともに１であるとき１を出力
し、それ以外のときは０を出力するように構成さ
れる。
そして該回路３１の出力は、４個のアンドゲー
ト３４，３５，３６，３７に対し直接に、又はイ
ンバータ３２を介して入力され、更にこれらの各
アンドゲート３４乃至３７には、外部端子CNT
からのコントロール信号も直接に、又はインバー
タ３３を介して入力される。そしてアンドゲート
３４，３５の出力側はオアゲート３８を介して
RAM１のデータ入力端子i00に接続され、一方ア
ンドゲート３６，３７の出力側はオアゲート３９
を介してRAM１のデータ入力端子i01に接続され
る。
ト３４，３５，３６，３７に対し直接に、又はイ
ンバータ３２を介して入力され、更にこれらの各
アンドゲート３４乃至３７には、外部端子CNT
からのコントロール信号も直接に、又はインバー
タ３３を介して入力される。そしてアンドゲート
３４，３５の出力側はオアゲート３８を介して
RAM１のデータ入力端子i00に接続され、一方ア
ンドゲート３６，３７の出力側はオアゲート３９
を介してRAM１のデータ入力端子i01に接続され
る。
いま該RAM１に対し所定の試験データを書込
むにあたり、仮にアドレス信号A0、A1、A2がと
もに０とされ、所定のメモリセルが選択されたと
する。このときには該試験パターン発生回路３に
おける排他的ノアゲート３１の出力は１（ハイレ
ベル）となり、これによつてアンドゲート３４，
３６には該ハイレベルの出力が直接入力され、一
方アンドゲート３５，３７には該ハイレベルの出
力をインバータ３２によつて反転したロウレベル
の出力が入力される。
むにあたり、仮にアドレス信号A0、A1、A2がと
もに０とされ、所定のメモリセルが選択されたと
する。このときには該試験パターン発生回路３に
おける排他的ノアゲート３１の出力は１（ハイレ
ベル）となり、これによつてアンドゲート３４，
３６には該ハイレベルの出力が直接入力され、一
方アンドゲート３５，３７には該ハイレベルの出
力をインバータ３２によつて反転したロウレベル
の出力が入力される。
ここで上記外部端子CNTから該回路３に入力
されるコントロール信号をハイレベルにしておく
とすれば、該アンドゲート３４，３６には該ハイ
レベルのコントロール信号が直接入力され、一方
アンドゲート３５，３７には該ハイレベルのコン
トロール信号をインバータ３３によつて反転した
ロウレベルの信号が入力される。
されるコントロール信号をハイレベルにしておく
とすれば、該アンドゲート３４，３６には該ハイ
レベルのコントロール信号が直接入力され、一方
アンドゲート３５，３７には該ハイレベルのコン
トロール信号をインバータ３３によつて反転した
ロウレベルの信号が入力される。
その結果アンドゲート３４，３６の出力がハイ
レベルとなつてそれぞれオアゲート３８，３８を
通してRAM１のデータ入力端子i00、i01に入力さ
れ、該RAM１に書込み制御信号が供給されるこ
とによつて、所定のメモリセル、すなわち第４図
における最上段の行（すなわちロウアドレス信号
A1、A2がともに０であることによつて選択され
た行）のうち左から１番目と３番目の列（すなわ
ちコラムアドレス信号A0が０であることによつ
て選択された２つの列）に対応するメモリセルに
それぞれ書込みデータとして１が書込まれる。
レベルとなつてそれぞれオアゲート３８，３８を
通してRAM１のデータ入力端子i00、i01に入力さ
れ、該RAM１に書込み制御信号が供給されるこ
とによつて、所定のメモリセル、すなわち第４図
における最上段の行（すなわちロウアドレス信号
A1、A2がともに０であることによつて選択され
た行）のうち左から１番目と３番目の列（すなわ
ちコラムアドレス信号A0が０であることによつ
て選択された２つの列）に対応するメモリセルに
それぞれ書込みデータとして１が書込まれる。
同様にして仮にアドレス信号A0およびA2が１
とされ、アドレス信号A1のみが０とされたとす
ると、各アンドゲート３４乃至３７の出力はすべ
てロウレベルとなつてデータ入力端子i00、i01に
入力され、これによつて第４図における３段目の
行（すなわちロウアドレス信号A2が１でありA1
が０であることによつて選択された行）のうち左
から２番目と４番目の列（すなわちコラムアドレ
ス信号A0が１であることによつて選択された２
つの列）に対応するメモリセルにそれぞれ書込み
データとして０が書込まれる。
とされ、アドレス信号A1のみが０とされたとす
ると、各アンドゲート３４乃至３７の出力はすべ
てロウレベルとなつてデータ入力端子i00、i01に
入力され、これによつて第４図における３段目の
行（すなわちロウアドレス信号A2が１でありA1
が０であることによつて選択された行）のうち左
から２番目と４番目の列（すなわちコラムアドレ
ス信号A0が１であることによつて選択された２
つの列）に対応するメモリセルにそれぞれ書込み
データとして０が書込まれる。
以下同様にしてメモリセルマトリツクス１１の
各メモリセルには試験用データとして第４図に示
されるようなチエツカー・ボード・パターンが書
込まれる。なお外部端子CNTから入力されるコ
ントロール信号を上記とは逆にロウレベルとすれ
ば、各メモリセルに書込まれるデータも反転す
る。
各メモリセルには試験用データとして第４図に示
されるようなチエツカー・ボード・パターンが書
込まれる。なお外部端子CNTから入力されるコ
ントロール信号を上記とは逆にロウレベルとすれ
ば、各メモリセルに書込まれるデータも反転す
る。
なお図示は省略されているが、この種の半導体
集積回路を通常使用するときには、一般には論理
回路領域４側から該RAM１に対する所定のアド
レスに所定のデータが書込まれるように構成され
ているが、かかる通常使用時のデータ書込みとは
別に上述したような試験パターン発生回路３によ
つて試験用データの書込みが行われるものであ
り、そのためには例えば該RAMのアドレス側お
よびデータ入力端子側に、適宜のコントロール信
号によつて切換制御される切換回路を設けて、該
通常使用時のデータ書込みと試験データの書込み
とを切換えるようにすればよい。
集積回路を通常使用するときには、一般には論理
回路領域４側から該RAM１に対する所定のアド
レスに所定のデータが書込まれるように構成され
ているが、かかる通常使用時のデータ書込みとは
別に上述したような試験パターン発生回路３によ
つて試験用データの書込みが行われるものであ
り、そのためには例えば該RAMのアドレス側お
よびデータ入力端子側に、適宜のコントロール信
号によつて切換制御される切換回路を設けて、該
通常使用時のデータ書込みと試験データの書込み
とを切換えるようにすればよい。
本発明によれば、各メモリセルマトリツクスへ
の試験用データの書込みを行うにあたり、特定の
書込みデータを入力しなくても、単にアドレス入
力を設定するのみでデータの書込みをも容易に行
うことができ、したがつて例えばRAMの簡易試
験パターンとして知られているチエツカー・ボー
ド・パターンをRAMに書込む場合にも、そのた
めに必要な試験パターンを大巾に減少させること
ができる。
の試験用データの書込みを行うにあたり、特定の
書込みデータを入力しなくても、単にアドレス入
力を設定するのみでデータの書込みをも容易に行
うことができ、したがつて例えばRAMの簡易試
験パターンとして知られているチエツカー・ボー
ド・パターンをRAMに書込む場合にも、そのた
めに必要な試験パターンを大巾に減少させること
ができる。
しかも本発明によれば、外部から入力される制
御信号用の端子として最低１本の少ない端子を設
けるのみで、余分な制御回路を付加せずに試験パ
ターンの発生を制御することができる。
御信号用の端子として最低１本の少ない端子を設
けるのみで、余分な制御回路を付加せずに試験パ
ターンの発生を制御することができる。
第１図は、本発明の１実施例としての、メモリ
を内蔵した半導体集積回路における該メモリの試
験パターン発生回路部分を示すブロツク図、第２
図ａ，ｂは第１図における試験パターン発生回路
によつて発生される試験パターンを示す図、第３
図は、本発明の他の実施例としての、メモリを内
蔵した半導体集積回路における該メモリの試験パ
ターン発生回路部分を示すブロツク図、第４図
は、第３図における試験パターン発生回路によつ
て発生される試験パターンを示す図、第５図は、
この種のメモリを内蔵した半導体集積回路の全体
構成を概略的に例示する図である。 （符号の説明）、１……RAM、１１……メモ
リセルマトリツクス、１２……アドレスレジス
タ、１３……ロウデコーダ、１４……コラムデコ
ーダ、１５……ライトアンプ、１６……コラムセ
レクタ、１７……センスアンプ、２……試験パタ
ーン発生回路、２１，２２……インバータ、２
３，２４，２５，２６……アンドゲート、２７，
２８……オアゲート、３……試験パターン発生回
路、３１……排他的ノアゲート、３２，３３……
インバータ、３４，３５，３６，３７……アンド
ゲート、３８，３９……オアゲート、４……論理
回路領域、４１……カウンタ、４２……ALU、
５……半導体集積回路のチツプ、６……入出力回
路。
を内蔵した半導体集積回路における該メモリの試
験パターン発生回路部分を示すブロツク図、第２
図ａ，ｂは第１図における試験パターン発生回路
によつて発生される試験パターンを示す図、第３
図は、本発明の他の実施例としての、メモリを内
蔵した半導体集積回路における該メモリの試験パ
ターン発生回路部分を示すブロツク図、第４図
は、第３図における試験パターン発生回路によつ
て発生される試験パターンを示す図、第５図は、
この種のメモリを内蔵した半導体集積回路の全体
構成を概略的に例示する図である。 （符号の説明）、１……RAM、１１……メモ
リセルマトリツクス、１２……アドレスレジス
タ、１３……ロウデコーダ、１４……コラムデコ
ーダ、１５……ライトアンプ、１６……コラムセ
レクタ、１７……センスアンプ、２……試験パタ
ーン発生回路、２１，２２……インバータ、２
３，２４，２５，２６……アンドゲート、２７，
２８……オアゲート、３……試験パターン発生回
路、３１……排他的ノアゲート、３２，３３……
インバータ、３４，３５，３６，３７……アンド
ゲート、３８，３９……オアゲート、４……論理
回路領域、４１……カウンタ、４２……ALU、
５……半導体集積回路のチツプ、６……入出力回
路。
Claims (1)
- 【特許請求の範囲】 １ メモリセルと、 該メモリセルを選択するためのアドレス信号が
入力する複数のアドレス入力端子と、 前記アドレス信号により選択された複数ビツト
の各メモリセルに対してデータを入力する複数の
データ入力端子と、 該複数のデータ入力端子に試験パターンを供給
するための試験パターン発生回路とを有し、 前記試験パターン発生回路は、少なくとも最下
位ビツトを含むアドレス信号に基づいて生成され
る第１の信号と前記第１の信号の反転である第２
の信号とを入力すると共に、外部から入力される
制御信号及び該制御信号の反転信号により前記第
１の信号及び第２の信号の何れか一方が選択され
て出力されるゲート回路を複数個具備し、 前記複数のゲート回路には、前記第１の信号、
前記第２の信号、前記制御信号及び前記制御信号
の反転信号が共通に入力され、前記メモリセルの
隣合う各ビツトにそれぞれ前記第１の信号、前記
第２の信号が書き込まれるように前記第１の信
号、前記第２の信号を前記ゲート回路が出力する
ことを特徴とするメモリを内蔵した半導体集積回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267460A JPS61145799A (ja) | 1984-12-20 | 1984-12-20 | メモリを内蔵した半導体集積回路 |
| KR1019850009485A KR900008660B1 (ko) | 1984-12-20 | 1985-12-17 | 메모리 테스트 패턴 발생회로를 포함한 반도체 장치 |
| US06/810,143 US4701919A (en) | 1984-12-20 | 1985-12-18 | Semiconductor device incorporating memory test pattern generating circuit |
| EP85309305A EP0186459B1 (en) | 1984-12-20 | 1985-12-20 | Semiconductor memory incorporating a test pattern generator |
| DE8585309305T DE3586397T2 (de) | 1984-12-20 | 1985-12-20 | Halbleiterspeicher mit testmustergenerator. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267460A JPS61145799A (ja) | 1984-12-20 | 1984-12-20 | メモリを内蔵した半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61145799A JPS61145799A (ja) | 1986-07-03 |
| JPH0378720B2 true JPH0378720B2 (ja) | 1991-12-16 |
Family
ID=17445145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267460A Granted JPS61145799A (ja) | 1984-12-20 | 1984-12-20 | メモリを内蔵した半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4701919A (ja) |
| EP (1) | EP0186459B1 (ja) |
| JP (1) | JPS61145799A (ja) |
| KR (1) | KR900008660B1 (ja) |
| DE (1) | DE3586397T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
| JPS6221357A (ja) * | 1985-07-22 | 1987-01-29 | Toshiba Corp | メモリシステム |
| JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
| JPS62195572A (ja) * | 1986-02-21 | 1987-08-28 | Mitsubishi Electric Corp | 半導体テスト装置 |
| DE3773773D1 (de) * | 1986-06-25 | 1991-11-21 | Nec Corp | Pruefschaltung fuer eine speichereinrichtung mit willkuerlichem zugriff. |
| US4872168A (en) * | 1986-10-02 | 1989-10-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | Integrated circuit with memory self-test |
| DE3634352A1 (de) * | 1986-10-08 | 1988-04-21 | Siemens Ag | Verfahren und anordnung zum testen von mega-bit-speicherbausteinen mit beliebigen testmustern im multi-bit-testmodus |
| JPH0812226B2 (ja) * | 1987-01-14 | 1996-02-07 | 三菱電機株式会社 | 半導体装置 |
| US4801869A (en) * | 1987-04-27 | 1989-01-31 | International Business Machines Corporation | Semiconductor defect monitor for diagnosing processing-induced defects |
| DE3728521A1 (de) * | 1987-08-26 | 1989-03-09 | Siemens Ag | Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins |
| JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
| JP2779538B2 (ja) * | 1989-04-13 | 1998-07-23 | 三菱電機株式会社 | 半導体集積回路メモリのためのテスト信号発生器およびテスト方法 |
| US5101409A (en) * | 1989-10-06 | 1992-03-31 | International Business Machines Corporation | Checkboard memory self-test |
| US5073891A (en) * | 1990-02-14 | 1991-12-17 | Intel Corporation | Method and apparatus for testing memory |
| JP2882426B2 (ja) * | 1991-03-29 | 1999-04-12 | 株式会社アドバンテスト | アドレス発生装置 |
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| US5490115A (en) * | 1994-07-29 | 1996-02-06 | Cypress Semiconductor Corp. | Method and apparatus for writing to memory cells in a minimum number of cycles during a memory test operation |
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| US6078637A (en) | 1998-06-29 | 2000-06-20 | Cypress Semiconductor Corp. | Address counter test mode for memory device |
| JP2000182398A (ja) * | 1998-12-15 | 2000-06-30 | Nec Corp | 半導体装置及び半導体装置の試験方法 |
| US6728910B1 (en) * | 2000-09-20 | 2004-04-27 | Lsi Logic Corporation | Memory testing for built-in self-repair system |
| TW559970B (en) * | 2001-04-05 | 2003-11-01 | Kawasaki Microelectronics Inc | Test circuit, semiconductor product wafer having the test circuit, and method of monitoring manufacturing process using the test circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573299A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Memory integrated circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3924181A (en) * | 1973-10-16 | 1975-12-02 | Hughes Aircraft Co | Test circuitry employing a cyclic code generator |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
-
1984
- 1984-12-20 JP JP59267460A patent/JPS61145799A/ja active Granted
-
1985
- 1985-12-17 KR KR1019850009485A patent/KR900008660B1/ko not_active IP Right Cessation
- 1985-12-18 US US06/810,143 patent/US4701919A/en not_active Expired - Lifetime
- 1985-12-20 DE DE8585309305T patent/DE3586397T2/de not_active Expired - Fee Related
- 1985-12-20 EP EP85309305A patent/EP0186459B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573299A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Memory integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0186459A3 (en) | 1988-06-08 |
| DE3586397T2 (de) | 1993-03-18 |
| DE3586397D1 (de) | 1992-08-27 |
| EP0186459A2 (en) | 1986-07-02 |
| KR900008660B1 (ko) | 1990-11-26 |
| KR860005446A (ko) | 1986-07-23 |
| JPS61145799A (ja) | 1986-07-03 |
| EP0186459B1 (en) | 1992-07-22 |
| US4701919A (en) | 1987-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |