JP4570356B2 - オープンディジットアレイ用のセンスアンプおよびアーキテクチャ - Google Patents
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Description
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- 基板上に造られた、第1の方向を有する少なくとも1つのセンスアンプを備えた集積回路メモリデバイスであって、
前記少なくとも1つのセンスアンプが、
pチャネルトランジスタ及びnチャネルトランジスタの一方である第1及び第2のトランジスタ、
pチャネルトランジスタ及びnチャネルトランジスタの他方である第3及び第4のトランジスタ、
前記第1のトランジスタのドレインを前記第3のトランジスタのドレインと結合する第1の相互接続線、
前記第2のトランジスタのドレインを前記第4のトランジスタのドレインと結合する第2の相互接続線、及び、
前記第1の方向と互いに垂直な第2の方向を有する第1及び第2のディジット線であって、前記第1及び第2の相互接続線に続線される第1及び第2のディジット線を備え、並びに、
前記第1及び第2のディジット線に対して一方の側に前記第1及び第2のトランジスタ及びイコライズ回路が位置し、反対側に前記第3及び第4のトランジスタが位置する
ことを特徴とする集積回路メモリデバイス。 - 請求項1に記載の集積回路メモリデバイスにおいて、
前記第1及び第2のトランジスタがnチャネルトランジスタであり、前記第3及び第4のトランジスタがpチャネルトランジスタであることを特徴とする集積回路メモリデバイス。 - 請求項1に記載の集積回路メモリデバイスにおいて、
夫々が複数のメモリセルを含む一対のメモリサブアレイをさらに備え、前記第1及び第2のディジット線は夫々、個々のメモリサブアレイに接続されていることを特徴とする集積回路メモリデバイス。 - 請求項1に記載の集積回路メモリデバイスにおいて、
前記イコライズ回路は、直列に接続された、直列接続点に共通ノードを有する一対のトランジスタを備え、該直列に接続された一対のトランジスタのゲートがイコライズ制御信号を受け取ることを特徴とする集積回路メモリデバイス。 - 請求項1に記載の集積回路メモリデバイスにおいて、
前記イコライズ回路は少なくとも2つのトランジスタを備え、各トランジスタはソース及びドレイン領域を備え、各トランジスタの該ソース及びドレイン領域の一方が夫々前記第1及び第2のディジット線の一方に結合され、前記トランジスタのゲートがイコライズ制御信号を受け取ることを特徴とする集積回路メモリデバイス。 - 請求項1に記載の集積回路メモリデバイスにおいて、
前記少なくとも1つのセンスアンプへのデータ入力/からのデータ出力を選択的に制御する入力/出力トランジスタをさらに備え、前記入力/出力トランジスタは前記第1及び第2のディジット線の一方に結合されていることを特徴とする集積回路メモリデバイス。 - 請求項1に記載の集積回路メモリデバイスにおいて、
電源電圧の1/2に等しい電圧源をさらに備え、前記電圧源は、電源電圧デバイスを介して前記第1及び第2のディジット線の少なくとも一方に結合されていることを特徴とする集積回路メモリデバイス。 - 請求項7に記載の集積回路メモリデバイスにおいて、
前記電源電圧デバイスはトランジスタで構成されることを特徴とする集積回路メモリデバイス。 - 請求項1に記載の集積回路メモリデバイスにおいて、
プロセッサシステムの構成要素であることを特徴とする集積回路メモリデバイス。 - 請求項2に記載の集積回路メモリデバイスにおいて、
pチャネルトランジスタである前記第3及び第4のトランジスタは共通ノードで結合されていることを特徴とする集積回路メモリデバイス。 - 請求項2に記載の集積回路メモリデバイスにおいて、
nチャネルトランジスタである前記第1及び第2のトランジスタは共通ノードで結合されていることを特徴とする集積回路メモリデバイス。 - 請求項1に記載の集積回路メモリデバイスにおいて、
複数のメモリサブアレイをさらに備え、前記少なくとも1つのセンスアンプは前記複数のメモリサブアレイのうちの2つに結合されており、前記第1及び第2のディジット線は夫々、個々のメモリサブアレイに結合されていることを特徴とする集積回路メモリデバイス。 - 基板上に造られた複数のセンスアンプであって、第1の方向を有する複数のセンスアンプを備えたメモリ回路であって、
前記複数のセンスアンプの夫々が、
一対のnチャネルトランジスタであってそのソース/ドレイン領域が第1の活性領域に形成されている一対のnチャネルトランジスタ及び一対のpチャネルトランジスタ、
前記nチャネルトランジスタの一方のドレインを前記pチャネルトランジスタの一方のドレインと結合する第1の相互接続線、
前記nチャネルトランジスタの他方のドレインを前記pチャネルトランジスタの他方のドレインと結合する第2の相互接続線、
少なくとも2つのnチャネルトランジスタであってそのソース/ドレイン領域が前記第1の活性領域に電気的に接続される少なくとも2つのnチャネルトランジスタからなるイコライズ回路、及び、
前記第1の方向と互いに垂直な第2の方向を有する第1及び第2のディジット線であって、前記第1及び第2の相互接続線に続線される第1及び第2のディジット線を備え、並びに、
前記第1及び第2のディジット線に対して一方の側に前記一対のnチャネルトランジスタ及び前記イコライズ回路が位置し、反対側に前記一対のpチャネルトランジスタが位置することを特徴とするメモリ回路。 - 請求項13に記載のメモリ回路において、
夫々が複数のメモリセルを含む一対のメモリサブアレイをさらに備え、前記第1及び第2のディジット線は夫々、個々のメモリサブアレイに接続されていることを特徴とするメモリ回路。 - 請求項13に記載のメモリ回路において、
前記イコライズ回路の前記少なくとも2つのnチャネルトランジスタは直列に接続されたトランジスタであって直列接続点に共通ノードを有しており、該直列に接続されたnチャネルトランジスタのゲートがイコライズ制御信号を受け取ることを特徴とするメモリ回路。 - 請求項13に記載のメモリ回路において、
前記イコライズ回路の前記少なくとも2つのnチャネルトランジスタの各トランジスタはソース及びドレイン領域を備え、各トランジスタの該ソース及びドレイン領域の一方が夫々前記第1及び第2のディジット線の一方に結合され、各トランジスタのゲートがイコライズ制御信号を受け取ることを特徴とするメモリ回路。 - 請求項13に記載のメモリ回路において、
前記複数のセンスアンプへのデータ入力/からのデータ出力を選択的に制御する入力/出力トランジスタをさらに備え、前記入力/出力トランジスタは前記第1及び第2のディジット線の一方に結合されていることを特徴とするメモリ回路。 - 請求項13に記載のメモリ回路において、
電源電圧の1/2に等しい電圧源をさらに備え、前記電圧源は、電源電圧デバイスを介して前記第1及び第2のディジット線の少なくとも一方に結合されていることを特徴とするメモリ回路。 - 請求項18に記載のメモリ回路において、
前記電源電圧デバイスはトランジスタで構成されることを特徴とするメモリ回路。 - 請求項13に記載のメモリ回路において、
前記一対のpチャネルトランジスタは共通ノードで結合されていることを特徴とするメモリ回路。 - 請求項13に記載のメモリ回路において、
前記一対のnチャネルトランジスタは共通ノードで結合されていることを特徴とするメモリ回路。 - 請求項13に記載のメモリ回路において、
複数のメモリサブアレイをさらに備え、前記複数のセンスアンプは前記複数のメモリサブアレイのうちの2つに結合されており、前記第1及び第2のディジット線は夫々、個々のメモリサブアレイに結合されていることを特徴とするメモリ回路。
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