JP3038891B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部の負荷を駆動するための駆動回路を有
する半導体集積回路装置に関し、特に、その駆動能力を
変化させることにより、駆動回路の動作時に発生する雑
音を抑制するための回路構成に関する。
する半導体集積回路装置に関し、特に、その駆動能力を
変化させることにより、駆動回路の動作時に発生する雑
音を抑制するための回路構成に関する。
従来のこの種の駆動回路（以下出力バッファと記す）
の一例を第８図に示す。
の一例を第８図に示す。
この出力バッファは、第８図に示すように、縦続接続
した２つのインバータ10及び11と、２入力のNANDゲート
12と、２入力のNORゲート13と、高位側電源端子１と出
力端子２の間に接続されたＰチャンネルMOSトランジス
タQ11と、出力端子２と接地端子３との間に接続された
ＮチャンネルMOSトランジスタQ12とからなる。
した２つのインバータ10及び11と、２入力のNANDゲート
12と、２入力のNORゲート13と、高位側電源端子１と出
力端子２の間に接続されたＰチャンネルMOSトランジス
タQ11と、出力端子２と接地端子３との間に接続された
ＮチャンネルMOSトランジスタQ12とからなる。
この出力バッファの前段の回路（図示せず）からの内
部信号Ｉはインバータ10に入力され、インバータ11の出
力は出力端子２に出力される。
部信号Ｉはインバータ10に入力され、インバータ11の出
力は出力端子２に出力される。
そして、この出力端子２からの出力信号がNANDゲート
12及びNORゲート13の一方の入力に入力される。
12及びNORゲート13の一方の入力に入力される。
一方、NANDゲート12およびNORゲート13の他方の入力
には、内部信号Ｉが直接入力されている。
には、内部信号Ｉが直接入力されている。
NANDゲート12の出力はＰチャンネルMOSトランジスタQ
11のゲートに入力され、又、NORゲート13からの出力は
ＮチャンネルMOSトランジスタQ12のゲートに入力され
る。
11のゲートに入力され、又、NORゲート13からの出力は
ＮチャンネルMOSトランジスタQ12のゲートに入力され
る。
尚、出力端子２と接地端子３との間に接続された容量
CLは負荷としての容量を表す。
CLは負荷としての容量を表す。
この種の出力バッファの例としては、アイ・イー・イ
ー・イー1988プロシーディング・オブ・カスタム・イン
テグレーテッドサーキッツ・カンファレンス（IEEE 19
88 the Proceeding of CUSTOM INTEGRATED CIRCU
ITS CONFERENCE）の「コントロールド・スルーレート
・アウトプット・バッファ（CONTOROLED SLEW RATE
OUTPUT BUFFER）」に記載されたものがある。
ー・イー1988プロシーディング・オブ・カスタム・イン
テグレーテッドサーキッツ・カンファレンス（IEEE 19
88 the Proceeding of CUSTOM INTEGRATED CIRCU
ITS CONFERENCE）の「コントロールド・スルーレート
・アウトプット・バッファ（CONTOROLED SLEW RATE
OUTPUT BUFFER）」に記載されたものがある。
上記のような出力バッファは、以下のようにして動作
する。
する。
内部信号Ｉのレベルが、第９図第１段目に示すように
ロウ→ハイ→ロウと変化すると、出力端子２の電位も、
第９図第２段目に示すようにロウ→ハイ→ロウと変化す
る。
ロウ→ハイ→ロウと変化すると、出力端子２の電位も、
第９図第２段目に示すようにロウ→ハイ→ロウと変化す
る。
この時、NANDゲート12においては、一方の入力（内部
信号Ｉ）のレベルが直ちに変化するのに対して、他方の
入力（出力端子２からの信号）はこれより遅れて変化す
るので、このNANDゲート12の出力のレベルは、第９図第
３段目に示すように、内部信号Ｉの立ち上りでは変化せ
ず出力端子２のレベルの立ち上り時間に応じて変化す
る。
信号Ｉ）のレベルが直ちに変化するのに対して、他方の
入力（出力端子２からの信号）はこれより遅れて変化す
るので、このNANDゲート12の出力のレベルは、第９図第
３段目に示すように、内部信号Ｉの立ち上りでは変化せ
ず出力端子２のレベルの立ち上り時間に応じて変化す
る。
更に、ＰチャンネルMOSトランジスタQ11も、NANDゲー
ト12の変化時間に応じて導通抵抗が変化する。
ト12の変化時間に応じて導通抵抗が変化する。
そして、これらのレベルの変化の速さは、負荷容量CL
の大きさによって決り、負荷容量CLが大きい程ゆるやか
に変化する。
の大きさによって決り、負荷容量CLが大きい程ゆるやか
に変化する。
従って、負荷容量CLへの充電電流によって電源配線に
発生する電源雑音は、第９図第６段目に示すように、負
荷容量CLが大きいほど波形のピークが抑えられ、時間方
向に伸びた波形になる。
発生する電源雑音は、第９図第６段目に示すように、負
荷容量CLが大きいほど波形のピークが抑えられ、時間方
向に伸びた波形になる。
同様に、NORゲート13の出力のレベルは、第９図第４
段目に示すように、出力端子２のレベルの立ち下り時間
に応じて変化する。
段目に示すように、出力端子２のレベルの立ち下り時間
に応じて変化する。
従って、ＮチャンネルMOSトランジスタQ12の導通抵抗
もNORゲート13の立ち下り時間に応じて変る。
もNORゲート13の立ち下り時間に応じて変る。
そしてこの場合には、負荷容量CLからの放電電流によ
って接地配線に生ずる接地雑音は、第９図第５段目に示
すように、負荷容量CLが大きくてもその波形のピークが
抑えられることになる。
って接地配線に生ずる接地雑音は、第９図第５段目に示
すように、負荷容量CLが大きくてもその波形のピークが
抑えられることになる。
以上のように、この出力バッファを使うことにより、
半導体集積回路装置の配線に寄生的に存在する抵抗やイ
ンダクタンスに電流が流れることにより生ずる雑音を抑
制することが可能となる。
半導体集積回路装置の配線に寄生的に存在する抵抗やイ
ンダクタンスに電流が流れることにより生ずる雑音を抑
制することが可能となる。
以上述べた従来の出力バッファによれば、出力端子２
の一本ごとに電源雑音および接地雑音を抑えることがで
きる。
の一本ごとに電源雑音および接地雑音を抑えることがで
きる。
しかし、この出力バッファの動作原理が、負荷容量CL
の大小によって雑音を抑えるというものであるため、複
数の出力バッファが同時にしかも同一方向に動作した場
合に生ずるより大きな電源雑音や接地雑音を抑えること
は不可能である。
の大小によって雑音を抑えるというものであるため、複
数の出力バッファが同時にしかも同一方向に動作した場
合に生ずるより大きな電源雑音や接地雑音を抑えること
は不可能である。
この出力バッファが同時に動作する時の雑音の問題
は、半導体集積回路技術の進歩により出力バッファの駆
動力が大きくなりつつある現在、非常に大きな問題とな
っている。
は、半導体集積回路技術の進歩により出力バッファの駆
動力が大きくなりつつある現在、非常に大きな問題とな
っている。
本発明の半導体集積回路装置は、入力信号に応じて外
部の負荷を駆動するＮ（Ｎは、２以上の自然数）個の駆
動回路と、各々の駆動回路へ一つずつ入力される総数Ｎ
の入力信号を取り込んで生成した制御信号により、前記
Ｎ個の駆動回路の外部負荷駆動能力を一括制御する制御
回路とを含み、前記制御回路は、前記Ｎ個の入力信号の
うちレベルが遷移するものがあるとき、振幅が同時に同
一レベルへ遷移する入力信号の数に対応して変化する、
Ｎ値の制御信号を生成する手段を有し、各々の駆動回路
は、出力信号の外部負荷駆動能力を前記制御信号の振幅
に応じてＮ段に切り替える手段を有することを特徴とす
る。
部の負荷を駆動するＮ（Ｎは、２以上の自然数）個の駆
動回路と、各々の駆動回路へ一つずつ入力される総数Ｎ
の入力信号を取り込んで生成した制御信号により、前記
Ｎ個の駆動回路の外部負荷駆動能力を一括制御する制御
回路とを含み、前記制御回路は、前記Ｎ個の入力信号の
うちレベルが遷移するものがあるとき、振幅が同時に同
一レベルへ遷移する入力信号の数に対応して変化する、
Ｎ値の制御信号を生成する手段を有し、各々の駆動回路
は、出力信号の外部負荷駆動能力を前記制御信号の振幅
に応じてＮ段に切り替える手段を有することを特徴とす
る。
次に、本発明の最適な実施例について、図面を参照し
て説明する。
て説明する。
第１図は、本発明の第１の実施例の出力バッファを示
すブロック図である。
すブロック図である。
本実施例では、出力バッファ20として、３ブロック分
を示してあるが、ブロックの数は幾つであってもよい。
を示してあるが、ブロックの数は幾つであってもよい。
本実施例は、第１図に示すように、内部信号I1,I2及
びI3をそれぞれ出力端子4,5及び６に出力させる出力バ
ッファ20と、これらの出力バッファを制御するための制
御信号CTNを出力する制御回路30とからなる。
びI3をそれぞれ出力端子4,5及び６に出力させる出力バ
ッファ20と、これらの出力バッファを制御するための制
御信号CTNを出力する制御回路30とからなる。
制御回路30には、上記の３つの内部信号が入力され、
制御信号CTNはそれぞれの出力バッファに入力される。
制御信号CTNはそれぞれの出力バッファに入力される。
そして、この制御信号CTNは、内部信号I1,I2及びI3の
動作数に応じて出力バッファ20の駆動能力を変化させる
ことができる。
動作数に応じて出力バッファ20の駆動能力を変化させる
ことができる。
第２図は、第１図に示すような構成を、CMOSトランジ
スタにより具体的に構成した時の回路図である。
スタにより具体的に構成した時の回路図である。
出力バッファ20は、ＮチャンネルMOSトランジスタQ21
と、縦続接続した３つのインバータ21,22及び23と、制
御信号CTNを受けてノードN21,N22及びN23の電位をＮチ
ャンネルMOSトランジスタQ21のゲートへ伝える伝達ゲー
ト24とからなる。
と、縦続接続した３つのインバータ21,22及び23と、制
御信号CTNを受けてノードN21,N22及びN23の電位をＮチ
ャンネルMOSトランジスタQ21のゲートへ伝える伝達ゲー
ト24とからなる。
制御回路30は、ソースが高位側電源端子１に、ゲート
が接地端子３に接続されて常時導通状態にあるＰチャン
ネルMOSトランジスタQ34と、ドレインがこのＰチャンネ
ルMOSトランジスタQ34のドレインに接続され、ソースが
接地端子３に接続された３つのＮチャンネルMOSトラン
ジスタQ31,Q32及びQ33と、３つのANDゲート32とからな
る。
が接地端子３に接続されて常時導通状態にあるＰチャン
ネルMOSトランジスタQ34と、ドレインがこのＰチャンネ
ルMOSトランジスタQ34のドレインに接続され、ソースが
接地端子３に接続された３つのＮチャンネルMOSトラン
ジスタQ31,Q32及びQ33と、３つのANDゲート32とからな
る。
それぞれのANDゲートは、一方の入力には内部信号I1,
I2又はI3が入力され、他方の入力には、この内部信号が
インバータ31を介して入力され、これらの信号のレベル
が変化する時に、凸信号A1,A2及びA3を出力する。
I2又はI3が入力され、他方の入力には、この内部信号が
インバータ31を介して入力され、これらの信号のレベル
が変化する時に、凸信号A1,A2及びA3を出力する。
そして、それぞれのANDゲートからの出力が、３つの
ＮチャンネルMOSトランジスタQ31,Q32及びQ33のそれぞ
れのゲートに入力されている。
ＮチャンネルMOSトランジスタQ31,Q32及びQ33のそれぞ
れのゲートに入力されている。
制御信号CTNはＰチャンネルMOSトランジスタQ34と３
つのＮチャンネルMOSトランジスタの共通のドレインか
ら出力される。
つのＮチャンネルMOSトランジスタの共通のドレインか
ら出力される。
次に、本実施例の動作を、第３図に示す動作波形図を
用いて説明する。
用いて説明する。
第２図において、内部信号I1,I2及びI3のレベルが第
３図第１段目に示すように、ロウ→ハイに変化するもの
とする。
３図第１段目に示すように、ロウ→ハイに変化するもの
とする。
この時、制御回路30の３つのANDゲート32のそれぞれ
においては、一方の入力には内部信号が直接入力され、
そのレベルが直ちにロウ→ハイに変化するのに反して、
他方の入力には、インバータ31を介して反転信号が入力
されているので、そのレベルは遅れてハイからロウに変
化する。
においては、一方の入力には内部信号が直接入力され、
そのレベルが直ちにロウ→ハイに変化するのに反して、
他方の入力には、インバータ31を介して反転信号が入力
されているので、そのレベルは遅れてハイからロウに変
化する。
従って、ANDゲート32の出力には、第３図第２段目に
示すような凸状の信号A1,A2及びA3が出力される。
示すような凸状の信号A1,A2及びA3が出力される。
そして、ＮチャンネルMOSトランジスタQ31,Q32及びQ
33は上記の凸状の信号A1,A2およびA3がハイレベルの時
に導通状態となるため、制御信号CTNとしては、３つの
ＮチャンネルMOSトランジスタの内の導通しているもの
の数に応じて、第３図第３段目に示すように、凹状信号
の底部の電位レベルが変化する。
33は上記の凸状の信号A1,A2およびA3がハイレベルの時
に導通状態となるため、制御信号CTNとしては、３つの
ＮチャンネルMOSトランジスタの内の導通しているもの
の数に応じて、第３図第３段目に示すように、凹状信号
の底部の電位レベルが変化する。
次に、この制御信号CTNが各出力バッファ20の伝達ゲ
ート24のゲートに入力される。
ート24のゲートに入力される。
ところで、伝達ゲート24の導通抵抗は、制御信号CTN
の底部の電位が低ければ低いほど高くなる。
の底部の電位が低ければ低いほど高くなる。
従って、このような伝達ゲート24に第３図第４段目に
示すようなインバータ22の出力信号B1,B2又はB3が入力
されると、制御信号CTNのレベルに応じて、第３図第５
段目のように変化し、伝達ゲート24の出力信号C1,C2又
はC3として、ＮチャンネルMOSトランジスタQ21のゲート
に入力される。
示すようなインバータ22の出力信号B1,B2又はB3が入力
されると、制御信号CTNのレベルに応じて、第３図第５
段目のように変化し、伝達ゲート24の出力信号C1,C2又
はC3として、ＮチャンネルMOSトランジスタQ21のゲート
に入力される。
すなわち、ＮチャンネルMOSトランジスタQ21のゲート
の電位の変化の速さは、制御信号CTNによって制御さ
れ、内部信号I1,I2及びI3の内、動作している数が多け
れば多いほどゆるやかに変化し、ＮチャンネルMOSトラ
ンジスタQ21はゆっくり導通状態になる。
の電位の変化の速さは、制御信号CTNによって制御さ
れ、内部信号I1,I2及びI3の内、動作している数が多け
れば多いほどゆるやかに変化し、ＮチャンネルMOSトラ
ンジスタQ21はゆっくり導通状態になる。
そして、このＮチャンネルMOSトランジスタQ21のゲー
ト電位の変化は出力の負荷容量の放電時間を変化させ、
出力端子4,5及び６に出力される出力信号は、第３図第
６段目に示すように、動作している内部信号の数が多い
ほどゆっくりロウレベルに変化する。
ト電位の変化は出力の負荷容量の放電時間を変化させ、
出力端子4,5及び６に出力される出力信号は、第３図第
６段目に示すように、動作している内部信号の数が多い
ほどゆっくりロウレベルに変化する。
この結果、これらの出力バッファが動作する時に発生
する接地雑音は、第３図第７段目に示すように、動作し
ている出力バッファの数にほとんど依存せず、その凸状
波形のピークレベルはほぼ同じになる。
する接地雑音は、第３図第７段目に示すように、動作し
ている出力バッファの数にほとんど依存せず、その凸状
波形のピークレベルはほぼ同じになる。
次に、本発明の第２の実施例を説明する。
第４図は、本発明の第２の実施例の出力バッファを示
すブロック図である。
すブロック図である。
又、第５図は、第４図に示す構成を、CMOSトランジス
タにより具体化した時の回路図である。
タにより具体化した時の回路図である。
本実施例は、第１の実施例と同様に、内部信号I1,I2
及びI3をそれぞれ出力端子4,5及び６に出力させる出力
バッファ40と、これらの出力バッファを制御する制御信
号CTPを出力する制御回路50とからなる。
及びI3をそれぞれ出力端子4,5及び６に出力させる出力
バッファ40と、これらの出力バッファを制御する制御信
号CTPを出力する制御回路50とからなる。
制御回路50には、上記の３つの内部信号が入力され、
制御信号CTPはそれぞれの出力バッファに入力される。
制御信号CTPはそれぞれの出力バッファに入力される。
そして、この制御信号CTPは、内部信号I1,I2及びI3の
動作数に応じて出力バッファ40の駆動能力を変化させる
ことができる。
動作数に応じて出力バッファ40の駆動能力を変化させる
ことができる。
出力バッファ40は、第５図に示すように、Ｐチャンネ
ルMOSトランジスタQ41と、縦続接続した３つのインバー
タ41,42及び43と、制御信号CTPを受けてノードN41,N42
及びN43の電位をＰチャンネルMOSトランジスタQ41のゲ
ートへ伝える伝達ゲート44とからなる。
ルMOSトランジスタQ41と、縦続接続した３つのインバー
タ41,42及び43と、制御信号CTPを受けてノードN41,N42
及びN43の電位をＰチャンネルMOSトランジスタQ41のゲ
ートへ伝える伝達ゲート44とからなる。
制御回路50は、ソースが接地端子３に、ゲートが高位
側電源端子１に接続されて常時導通状態にあるＮチャン
ネルMOSトランジスタQ54と、ドレインがこのＮチャンネ
ルMOSトランジスタQ54のドレインに接続され、ソースが
高位側電源端子１に接続された３つのＰチャンネルMOS
トランジスタQ51,Q52及びQ53と、３つのORゲート52とか
らなる。
側電源端子１に接続されて常時導通状態にあるＮチャン
ネルMOSトランジスタQ54と、ドレインがこのＮチャンネ
ルMOSトランジスタQ54のドレインに接続され、ソースが
高位側電源端子１に接続された３つのＰチャンネルMOS
トランジスタQ51,Q52及びQ53と、３つのORゲート52とか
らなる。
それぞれのORゲートは、一方の入力には内部信号I1,I
2又はI3が直接入力され、他方の入力には、この内部信
号がインバータ51を介して入力され、これらの信号のレ
ベルが変化する時に、凹状信号D1,D2及びD3を出力す
る。
2又はI3が直接入力され、他方の入力には、この内部信
号がインバータ51を介して入力され、これらの信号のレ
ベルが変化する時に、凹状信号D1,D2及びD3を出力す
る。
そして、それぞれのORゲートからの出力が、３つのＰ
チャンネルMOSトランジスタQ51,Q52及びQ53のそれぞれ
のゲートに入力されている。
チャンネルMOSトランジスタQ51,Q52及びQ53のそれぞれ
のゲートに入力されている。
制御信号CTPはＮチャンネルMOSトランジスタQ54と３
つのＰチャンネルMOSトランジスタの共通のドレインか
ら出力される。
つのＰチャンネルMOSトランジスタの共通のドレインか
ら出力される。
次に、本実施例の動作を、第６図に示す動作波形図を
用いて説明する。
用いて説明する。
第５図において、内部信号I1,I2及びI3のレベルが第
６図第１段目に示すように、ハイ→ロウに変化するもの
とする。
６図第１段目に示すように、ハイ→ロウに変化するもの
とする。
この時、制御回路50の３つのORゲート52のそれぞれに
おいては、一方の入力には内部信号が直接入力され、そ
のレベルが直ちにハイ→ロウに変化するのに反して、他
方の入力には、インバータ51を介して反転信号が入力さ
れているので、そのレベルは遅れてロウからハイに変化
する。
おいては、一方の入力には内部信号が直接入力され、そ
のレベルが直ちにハイ→ロウに変化するのに反して、他
方の入力には、インバータ51を介して反転信号が入力さ
れているので、そのレベルは遅れてロウからハイに変化
する。
従って、ORゲート52の出力には、凹状の信号D1,D2及
びD3が出力される。
びD3が出力される。
そして、ＰチャンネルMOSトランジスタQ51,Q52及びQ
53は上記の凹状の信号D1,D2およびD3がロウレベルの時
に導通状態となるため、制御信号CTPとしては、３つの
ＰチャンネルMOSトランジスタの内の導通しているもの
の数に応じて、第６図第３段目に示すように、凸状信号
のピークレベルが変化する。
53は上記の凹状の信号D1,D2およびD3がロウレベルの時
に導通状態となるため、制御信号CTPとしては、３つの
ＰチャンネルMOSトランジスタの内の導通しているもの
の数に応じて、第６図第３段目に示すように、凸状信号
のピークレベルが変化する。
次に、この制御信号CTPが各出力バッファ40の伝達ゲ
ート44のゲートに入力される。
ート44のゲートに入力される。
ところで、伝達ゲート44の導通抵抗は、制御信号CTP
のピークレベルが高ければ高いほど高くなる。
のピークレベルが高ければ高いほど高くなる。
従って、このような伝達ゲート44に第６図第４段目に
示すようなインバータ42の出力信号E1,E2又はE3が入力
されると、制御信号CTPのレベルに応じて、第６図第５
段目のように変化し、伝達ゲート44の出力信号F1,F2又
はF3として、ＰチャンネルMOSトランジスタQ41のゲート
に入力される。
示すようなインバータ42の出力信号E1,E2又はE3が入力
されると、制御信号CTPのレベルに応じて、第６図第５
段目のように変化し、伝達ゲート44の出力信号F1,F2又
はF3として、ＰチャンネルMOSトランジスタQ41のゲート
に入力される。
すなわち、ＰチャンネルMOSトランジスタQ41のゲート
の電位の変化の速さは、制御信号CTPによって制御さ
れ、内部信号I1,I2及びI3の内、動作している数が多け
れば多いほどゆるやかに変化し、ＰチャンネルMOSトラ
ンジスタQ41はゆっくり導通状態になる。
の電位の変化の速さは、制御信号CTPによって制御さ
れ、内部信号I1,I2及びI3の内、動作している数が多け
れば多いほどゆるやかに変化し、ＰチャンネルMOSトラ
ンジスタQ41はゆっくり導通状態になる。
そして、このＰチャンネルMOSトランジスタQ41のゲー
ト電位の変化は出力の負荷容量の充電時間を変化させ、
出力端子4,5及び６に出力される出力信号は、第６図第
６段目に示すように、動作している内部信号の数が多い
ほどゆっくりハイレベルに変化する。
ト電位の変化は出力の負荷容量の充電時間を変化させ、
出力端子4,5及び６に出力される出力信号は、第６図第
６段目に示すように、動作している内部信号の数が多い
ほどゆっくりハイレベルに変化する。
この結果、これらの出力バッファが動作する時に発生
する電源雑音は、第６図第７段目に示すように、動作し
ている出力バッファの数にほとんど依存せず、その凹状
波形の底部のレベルはほぼ同じになる。
する電源雑音は、第６図第７段目に示すように、動作し
ている出力バッファの数にほとんど依存せず、その凹状
波形の底部のレベルはほぼ同じになる。
次に、本発明の第３実施例について述べる。
第７図は、本発明の第３の実施例のブロック図であ
る。
る。
本実施例は、第１の実施例と第２の実施例を組み合せ
た回路であって、この回路を用いると、電源側の雑音も
接地側の雑音も、内部信号I1,I2及びI3の動作数に関係
なくほぼ一定に保つことができる。
た回路であって、この回路を用いると、電源側の雑音も
接地側の雑音も、内部信号I1,I2及びI3の動作数に関係
なくほぼ一定に保つことができる。
以上説明したように、本発明の半導体集積回路装置
は、出力バッファと、この出力バッファの外部駆動能力
を、出力バッファへの入力信号群の動作数に応じて変化
させる制御回路を備えている。
は、出力バッファと、この出力バッファの外部駆動能力
を、出力バッファへの入力信号群の動作数に応じて変化
させる制御回路を備えている。
従って、本発明によれば、半導体集積回路装置内の多
数の出力バッファが同時に同一方向に動作する時に発生
する電源配線上の雑音および接地配線上の雑音を、出力
バッファの動作数に係わらず一定レベル以下に抑えるこ
とが可能となる。
数の出力バッファが同時に同一方向に動作する時に発生
する電源配線上の雑音および接地配線上の雑音を、出力
バッファの動作数に係わらず一定レベル以下に抑えるこ
とが可能となる。
第１図は、本発明の第１の実施例のブロック図、第２図
は、第１の実施例の回路図、第３図は第１の実施例の動
作波形図、第４図は、本発明の第２の実施例のブロック
図、第５図は、第２の実施例の回路図、第６図は、第２
の実施例の動作波形図、第７図は、本発明の第３の実施
例のブロック図、第８図は従来の出力バッファの回路
図、第９図は、従来の出力バッファの動作波形図であ
る。 １……高位側電源端子、２……出力端子、３……接地端
子、10,11,21,22,23,30,41,42,43,51……インバータ、1
2……NANDゲート、13……NORゲート、20,40……出力バ
ッファ、24……伝達ゲート、30,50……制御回路、32…
…ANDゲート、52……ORゲート。
は、第１の実施例の回路図、第３図は第１の実施例の動
作波形図、第４図は、本発明の第２の実施例のブロック
図、第５図は、第２の実施例の回路図、第６図は、第２
の実施例の動作波形図、第７図は、本発明の第３の実施
例のブロック図、第８図は従来の出力バッファの回路
図、第９図は、従来の出力バッファの動作波形図であ
る。 １……高位側電源端子、２……出力端子、３……接地端
子、10,11,21,22,23,30,41,42,43,51……インバータ、1
2……NANDゲート、13……NORゲート、20,40……出力バ
ッファ、24……伝達ゲート、30,50……制御回路、32…
…ANDゲート、52……ORゲート。
Claims (1)
- 【請求項１】入力信号に応じて外部の負荷を駆動するＮ
（Ｎは、２以上の自然数）個の駆動回路と、各々の駆動
回路へ一つずつ入力される総数Ｎの入力信号を取り込ん
で生成した制御信号により、前記Ｎ個の駆動回路の外部
負荷駆動能力を一括制御する制御回路とを含み、 前記制御回路は、前記Ｎ個の入力信号のうちレベルが遷
移するものがあるとき、振幅が同時に同一レベルへ遷移
する入力信号の数に対応して変化する、Ｎ値の制御信号
を生成する手段を有し、 各々の駆動回路は、出力信号の外部負荷駆動能力を前記
制御信号の振幅に応じてＮ段に切り替える手段を有する
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302221A JP3038891B2 (ja) | 1990-11-07 | 1990-11-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302221A JP3038891B2 (ja) | 1990-11-07 | 1990-11-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172818A JPH04172818A (ja) | 1992-06-19 |
| JP3038891B2 true JP3038891B2 (ja) | 2000-05-08 |
Family
ID=17906412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302221A Expired - Lifetime JP3038891B2 (ja) | 1990-11-07 | 1990-11-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038891B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100890386B1 (ko) * | 2007-06-26 | 2009-03-25 | 주식회사 하이닉스반도체 | 데이터 출력장치 및 이를 포함하는 반도체 메모리장치 |
-
1990
- 1990-11-07 JP JP2302221A patent/JP3038891B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04172818A (ja) | 1992-06-19 |
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