JP2861556B2 - Decoding circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、ＣＭＯＳ集積回路のデコード回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a decode circuit for a CMOS integrated circuit.
【０００２】[0002]
【従来の技術】図３は、入力線が４本、出力線が４本の
従来のデコード回路を示す回路図である。2. Description of the Related Art FIG. 3 is a circuit diagram showing a conventional decoding circuit having four input lines and four output lines.
【０００３】従来のデコード回路は、入力信号（Ａ0 〜
Ａ3 ）を入力バッファ（Ｂ0 〜Ｂ3 ）を介して入力線
（ａ0 〜ａ3 ）を駆動し、制御信号ＣＬをバッファＱ0
を介してチャージ制御線ｑ0 を駆動し、電源（Ｖ0 〜Ｖ
3 ）をソースとしチャージ制御線ｑ0 をそれぞれゲート
入力とするＰ型ＭＯＳトランジスタ（Ｐ0 〜Ｐ3 ）のそ
れぞれのドレインを出力線（ｄ0 〜ｄ3 ）に接続し、Ｇ
ＮＤ（Ｇ0 〜Ｇ1 ）をソースとしチャージ制御線ｑ0 を
それぞれゲート入力とするＮ型ＭＯＳトランジスタ（Ｎ
0 〜Ｎ1 ）のそれぞれのドレインを信号線（ｇ0 〜
ｇ1 ）に接続し、Ｎ型ＭＯＳトランジスタＴ0 のゲート
入力に入力線ａ0 を、ソースに信号線ｇ0 を、ドレイン
に出力線ｄ0 を接続し、Ｎ型ＭＯＳトランジスタＴ1 の
ゲート入力に入力線ａ3 を、ソースに信号線ｇ0 を、ド
レインに出力線ｄ0 を接続し、Ｎ型ＭＯＳトランジスタ
Ｔ2 のゲート入力に入力線ａ1 を、ソースに信号線ｇ0
を、ドレインに出力線ｄ1 を接続し、Ｎ型ＭＯＳトラン
ジスタＴ3 のゲート入力に入力線ａ2 を、ソースに信号
線ｇ1 を、ドレインに出力線ｄ2 を接続し、Ｎ型ＭＯＳ
トランジスタＴ4 のゲート入力に入力線ａ1 を、ソース
に信号線ｇ1 を、ドレインに出力線ｄ3 を接続し、出力
線（ｄ0 〜ｄ3 ）をそれぞれ出力バッファ（Ｒ0 〜
Ｒ3 ）を介して整形し出力信号（Ｄ0 〜Ｄ3 ）として出
力としている回路である。[0003] A conventional decoding circuit uses input signals (A 0 to A 0 ).
A 3) through an input buffer (B 0 ~B 3) to drive the input lines (a 0 ~a 3), the control signal CL buffers Q 0
It drives the charge control line q 0 through, power (V 0 ~V
The respective drains of the P-type MOS transistor to a 3) a charge control line q 0 as the source and the respective gate inputs (P 0 to P 3) connected to the output line (d 0 ~d 3), G
An N-type MOS transistor (N) having ND (G 0 to G 1 ) as a source and a charge control line q 0 as a gate input.
0 to N 1 ) to signal lines (g 0 to
Connect to g 1), the input lines a 0 to a gate input of the N-type MOS transistors T 0, the signal line g 0 in the source, and connect the output line d 0 to the drain, the gate input of the N-type MOS transistors T 1 The input line a 3 is connected to the source, the signal line g 0 is connected to the source, the output line d 0 is connected to the drain, the input line a 1 is connected to the gate input of the N-type MOS transistor T 2 , and the signal line g 0 is connected to the source.
And an output line d 1 connected to the drain, an input line a 2 to the gate input of the N-type MOS transistor T 3 , a signal line g 1 to the source, and an output line d 2 to the drain,
The input line a 1 to the gate input of the transistor T 4, the signal line g 1 to the source, and connect the output line d 3 to the drain, respectively output buffer output line (d 0 ~d 3) (R 0 ~
R 3 ) and output as output signals (D 0 to D 3 ).
【０００４】制御信号ＣＬが“ロウ”レベルのときにＮ
型ＭＯＳトランジスタ（Ｎ0 〜Ｎ1 ）は非導通状態に、
Ｐ型ＭＯＳトランジスタ（Ｐ0 〜Ｐ3 ）は導通状態にな
り、出力線（ｄ0 〜ｄ3 ）を“ハイ”レベルにチャージ
し、制御信号ＣＬが“ハイ”レベルになるとＮ型ＭＯＳ
トランジスタ（Ｎ0 〜Ｎ1 ）は導通状態に、Ｐ型ＭＯＳ
トランジスタ（Ｐ0 〜Ｐ3 ）は非導通状態になり、Ｎ型
ＭＯＳトランジスタ（Ｔ0 〜Ｔ4 ）のソース側が“ロ
ウ”レベルになり、入力線（ａ0 〜ａ3 ）のうち“ハ
イ”レベル状態である入力線をゲート入力としているＮ
型ＭＯＳトランジスタのみ導通状態になり、出力線を
“ロウ”レベルにディスチャージし、出力線の信号をバ
ッファ（Ｒ0 〜Ｒ3 ）を介して波形を整形し入力信号
（Ａ0 〜Ａ3 ）のレベルに対応した出力を出力信号（Ｄ
0 〜Ｄ3 ）から出力していた。When the control signal CL is at a "low" level, N
Type MOS transistors (N 0 to N 1 ) are turned off,
The P-type MOS transistors (P 0 to P 3 ) become conductive, charge the output lines (d 0 to d 3 ) to a “high” level, and when the control signal CL goes to a “high” level, an N-type MOS transistor
The transistors (N 0 to N 1 ) are turned on and the P-type MOS
The transistors (P 0 to P 3 ) are turned off, the sources of the N-type MOS transistors (T 0 to T 4 ) go to “low” level, and the input lines (a 0 to a 3 ) go to “high”. N in which an input line in a level state is used as a gate input
Type MOS transistor only becomes conductive, discharges the "low" level output line, a signal output line shapes the waveform via a buffer (R 0 ~R 3) an input signal (A 0 ~A 3) The output corresponding to the level is output to the output signal (D
0 to D 3 ).
【０００５】[0005]
【発明が解決しようとする課題】上述した従来のデコー
ド回路は、入力線や出力線の本数等が多くなって回路規
模が大きく複雑になったときには、各信号線の負荷容量
が大きくなって所定の動作速度確保するためには負荷容
量の大きい信号線を駆動するために各バッファの駆動能
力を大きくしなければならず、回路面積が非常に増加す
るという課題があった。In the conventional decoding circuit described above, when the number of input lines and output lines and the like increase and the circuit scale becomes large and complicated, the load capacity of each signal line becomes large and a predetermined value is obtained. In order to ensure the operation speed of the above, the driving capability of each buffer must be increased in order to drive a signal line having a large load capacity, and there is a problem that a circuit area is extremely increased.
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なデコー
ド回路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and it is therefore an object of the present invention to provide a novel decoding circuit capable of solving the above-mentioned problems inherent in the prior art. It is in.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るデコード回路は、複数の入力信号線と
複数の入力信号線に対応して所定の信号を出力する複数
の出力信号線と入力信号線と出力信号線を制御する制御
信号と、この制御信号が第１のレベルのときには出力信
号線の全てを第２のレベルにチャージする回路と、前記
制御信号が第２のレベルのときには信号線を第１のレベ
ルにディスチャージする回路と、入力信号線に対応して
所定の出力が得られるように入力信号線をゲート入力と
しディスチャージされる信号線をソースに接続し出力信
号線をドレインに接続した複数のＭＯＳトランジスタ
と、制御信号線が第１のレベルのときには第２のレベル
の状態になり制御信号線が第２のレベルのときには第１
のレベルの状態になる補助信号線と、この補助信号線と
出力信号線の間に所定の容量値を持つような回路とを備
えて構成される。In order to achieve the above object, a decoding circuit according to the present invention comprises a plurality of input signal lines and a plurality of output signals outputting predetermined signals corresponding to the plurality of input signal lines. A control signal for controlling the line, the input signal line, and the output signal line, a circuit for charging all of the output signal lines to the second level when the control signal is at the first level, In this case, a circuit for discharging the signal line to the first level, an input signal line as a gate input so as to obtain a predetermined output corresponding to the input signal line, and a signal line to be discharged connected to the source and an output signal line And a plurality of MOS transistors having a drain connected to the drain and a second level when the control signal line is at the first level, and a first level when the control signal line is at the second level.
, And a circuit having a predetermined capacitance between the auxiliary signal line and the output signal line.
【０００８】[0008]
【実施例】次に、本発明をその好ましい各実施例につい
て図面を参照しながら具体的に説明する。Next, preferred embodiments of the present invention will be described in detail with reference to the drawings.
【０００９】図１は本発明による第１の実施例を示す回
路構成図である。本発明は、入力線が４本、出力線が４
本のデコード回路である。FIG. 1 is a circuit diagram showing a first embodiment according to the present invention. The present invention has four input lines and four output lines.
This is a decoding circuit for the book.
【００１０】 図１を参照するに、本発明による第１の
実施例は、入力信号（Ａ0〜Ａ3）を入力バッファ（Ｂ0
〜Ｂ3）を介して入力線（ａ0〜ａ3）を駆動し、制御信
号ＣＬをバッファＱ0を介してチャージ制御線ｑ0を駆動
し、電源（Ｖ0〜Ｖ3）をソースとし、チャージ制御線ｑ
0をそれぞれゲート入力とするＰ型ＭＯＳトランジスタ
（Ｐ0〜Ｐ3）のそれぞれのドレインを出力線（ｄ0〜
ｄ3）に接続し、ＧＮＤ（Ｇ0〜Ｇ1）をソースとしてチ
ャージ制御線ｑ0をそれぞれゲート入力とするＮ型ＭＯ
Ｓトランジスタ（Ｎ0〜Ｎ1）のそれぞれのドレインを信
号線（ｇ0〜ｇ1）に接続し、Ｎ型ＭＯＳトランジスタＴ
0のゲート入力に入力線ａ0を、ソースに信号線ｇ0を、
ドレインに出力線ｄ0を接続し、Ｎ型ＭＯＳトランジス
タＴ1のゲート入力に入力線ａ3を、ソースに信号線ｇ0
を、ドレインに出力線ｄ0を接続し、Ｎ型ＭＯＳトラン
ジスタＴ2のゲート入力に入力線ａ1を、ソースに信号線
ｇ0を、ドレインに出力線ｄ1を接続し、Ｎ型ＭＯＳトラ
ンジスタＴ3のゲート入力に入力線ａ2を、ソースに信号
線ｇ1を、ドレインに出力線ｄ2を接続し、Ｎ型ＭＯＳト
ランジスタＴ4のゲート入力に入力線ａ1を、ソースに信
号線ｇ1を、ドレインに出力線ｄ3を接続し、制御信号Ｃ
Ｌをインバータゲート（Ｉ0〜Ｉ2）を介して補助信号線
（ｉ0〜ｉ2）を駆動し、補助信号線（ｉ0〜ｉ2）と出力
線（ｄ0〜ｄ3）との間に容量（Ｃ0〜Ｃ11）を付けるよ
うに補助信号線の設計を行ない、出力線（ｄ0〜ｄ3）を
それぞれバッファ（Ｒ0〜Ｒ3）を介して整形し出力信号
（Ｄ0〜Ｄ3）として出力している回路である。Referring to FIG. 1, in a first embodiment of the present invention, input signals (A 0 to A 3 ) are input to an input buffer (B 0).
.About.B 3) via an input line (a 0 ~a 3) drives the control signal CL via the buffer Q 0 drives the switch catcher over di control line q 0, the power (V 0 ~V 3) As the source, and the charge control line q
0 is used as a gate input, and each drain of a P-type MOS transistor (P 0 to P 3 ) is connected to an output line (d 0 to
d 3 ) and an N-type MO having GND (G 0 to G 1 ) as a source and a charge control line q 0 as a gate input.
The drains of the S transistors (N 0 to N 1 ) are connected to the signal lines (g 0 to g 1 ), and the N-type MOS transistors T
0 , the input line a 0 to the gate input, the signal line g 0 to the source,
Connect the output line d 0 to the drain, N-type MOS transistor the input line a 3 to gate inputs of T 1, the signal line g 0 source
, An output line d 0 connected to the drain, an input line a 1 to the gate input of the N-type MOS transistor T 2 , a signal line g 0 to the source, an output line d 1 to the drain, and an N-type MOS transistor the input line a 2 in the gate input of T 3, the signal line g 1 to the source, and connect the output line d 2 to the drain, the input line a 1 to a gate input of the N-type MOS transistors T 4, the signal line to the source the g 1, connects the output line d 3 to the drain, the control signal C
The L through the inverter gate (I 0 ~I 2) drives the auxiliary signal line (i 0 ~i 2), the auxiliary signal line (i 0 ~i 2) and the output line (d 0 ~d 3) performs capacitance (C 0 ~C 11) the auxiliary signal line designed to put between the output line (d 0 ~d 3) buffer, respectively (R 0 ~R 3) shaping via an output signal (D 0 to D 3 ).
【００１１】 制御信号ＣＬが“ロウ”レベルのときに
Ｎ型ＭＯＳトランジスタ（Ｎ0〜Ｎ 1 ）は非導通状態に、
Ｐ型ＭＯＳトランジスタ（Ｐ0〜Ｐ3）は導通状態にな
り、出力線（ｄ0〜ｄ3）を“ハイ”レベルにチャージす
るが、補助信号線（ｉ0〜ｉ2）も“ハイ”レベルになり
補助信号線（ｉ0〜ｉ2）と出力線（ｄ0〜ｄ3）の間の容
量（Ｃ0〜Ｃ11）により出力線（ｄ0〜ｄ3）をより短い
時間で“ハイ”レベルにチャージすることができ、制御
信号ＣＬが“ハイ”レベルになるとＮ型ＭＯＳトランジ
スタ（Ｎ0〜Ｎ 1 ）は導通状態に、Ｐ型ＭＯＳトランジス
タ（Ｐ0〜Ｐ3）は非導通状態になり、信号線（ｇ0〜
ｇ1）を“ロウ”レベルにディスチャージし、Ｎ型ＭＯ
Ｓトランジスタ（Ｔ0〜Ｔ4）のソース側が“ロウ”レベ
ルになり、入力線（ａ0〜ａ3）のうち“ハイ”レベル状
態である入力線をゲート入力としているＮ型ＭＯＳトラ
ンジスタのみ導通状態になり、出力線を“ロウ”レベル
にディスチャージするが、補助信号線（ｉ0〜ｉ2）も
“ロウ”レベルになり補助信号線（ｉ0〜ｉ2）と出力線
（ｄ0〜ｄ3）の間の容量（Ｃ0〜Ｃ11）により出力線
（ｄ0〜ｄ3）をより短い時間で“ロウ”レベルにディス
チャージすることができ、Ｎ型ＭＯＳトランジスタ（Ｔ
0〜Ｔ4）のなかで導通状態のものが１つも接続されてい
ない出力線は“ロウ”レベルにならないように容量（Ｃ
0〜Ｃ11）を設計しておけば、本発明に係るデコード回
路の第１の実施例はより短い時間で動作することができ
る。When the control signal CL is at the “low” level, the N-type MOS transistors (N 0 to N 1 ) are turned off,
The P-type MOS transistors (P 0 to P 3 ) are turned on, and the output lines (d 0 to d 3 ) are charged to “high” level, but the auxiliary signal lines (i 0 to i 2 ) are also “high”. It becomes level auxiliary signal line (i 0 ~i 2) and the output line (d 0 ~d 3) capacitance between the (C 0 ~C 11) by an output line (d 0 ~d 3) in a shorter period of time ""can be charged to level, the control signal CL is" high to high "level when N-type MOS transistor (N 0 ~ N 1) the conductive state, P-type MOS transistor (P 0 ~P 3) is non-conductive become a state, the signal line (g 0 ~
g 1 ) is discharged to the “low” level and the N-type MO is discharged.
The source side of the S transistor (T 0 to T 4 ) is at the “low” level, and only the N-type MOS transistor whose gate input is the input line that is at the “high” level among the input lines (a 0 to a 3 ) is conductive. ready to discharge the "low" level output wire, the auxiliary signal line (i 0 ~i 2) also "low" level auxiliary signal line (i 0 ~i 2) and the output line (d 0 ~ d 3 ), the output line (d 0 -d 3 ) can be discharged to the “low” level in a shorter time by the capacitance (C 0 -C 11 ), and the N-type MOS transistor (T
0 to T 4 ), the output line to which none of the conductive ones is connected is connected to the capacitor (C) so as not to be at the “low” level.
If 0 to C 11 ) are designed, the first embodiment of the decoding circuit according to the present invention can operate in a shorter time.
【００１２】図２は、本発明による第２の実施例を示す
回路構成図である。本発明は入力線が４本、出力線が４
本のデコード回路である。FIG. 2 is a circuit diagram showing a second embodiment according to the present invention. The present invention has four input lines and four output lines.
This is a decoding circuit for the book.
【００１３】 図２を参照するに、本発明による第２の
実施例は、入力信号（Ａ0〜Ａ3）をＮＡＮＤゲート（Ｈ
0〜Ｈ3）の一方の入力とし、もう一方の入力として制御
信号ＣＬを入力してＮＡＮＤゲート（Ｈ0〜Ｈ3）により
入力線（ａ0〜ａ3）を駆動し、制御信号ＣＬをバッファ
Ｑ1を介してチャージ制御線ｑ1を駆動し、電源（Ｖ0〜
Ｖ3）をソースとしてチャージ制御線ｑ1をそれぞれゲー
ト入力とするＰ型ＭＯＳトランジスタ（Ｐ0〜Ｐ3）のそ
れぞれのドレインを出力線（ｄ0〜ｄ3）に接続し、制御
信号ＣＬをバッファＱ0を介してチャージ制御線ｑ0を駆
動し、ＧＮＤ（Ｇ0〜Ｇ3）をソースとしチャージ制御線
ｑ0をそれぞれゲート入力とするＮ型ＭＯＳトランジス
タ（Ｎ0〜Ｎ3）のそれぞれのドレインを信号線（ｓ0〜
ｓ3）に接続し、Ｎ型ＭＯＳトランジスタＴ0のゲート入
力に入力線ａ0を、ソースに信号線ｓ0を、ドレインに信
号線ｓ4を接続し、Ｎ型ＭＯＳトランジスタＴ1のゲート
入力に入力線ａ3を、ソースに信号線ｓ4を、ドレインに
出力線ｄ0を接続し、Ｎ型ＭＯＳトランジスタＴ2のゲー
ト入力に入力線ａ1を、ソースに信号線ｓ1を、ドレイン
に出力線ｄ1を接続し、Ｎ型ＭＯＳトランジスタＴ3のゲ
ート入力に入力線ａ2を、ソースに信号線ｓ2を、ドレイ
ンに出力線ｄ2を接続し、Ｎ型ＭＯＳトランジスタＴ4の
ゲート入力に入力線ａ1を、ソースに信号線ｓ3を、ドレ
インに出力線ｄ3を接続し、制御信号ＣＬをインバータ
ゲート（Ｉ0〜Ｉ1）を介して補助信号線（ｉ0〜ｉ1）を
駆動し補助信号線（ｉ0〜ｉ1）と出力線（ｄ0〜ｄ3）と
の間に容量（Ｃ0〜Ｃ7）を付けるように補助信号線の設
計を行ない、出力線（ｄ0〜ｄ3）を出力バッファ（Ｒ0
〜Ｒ3）を介して整形し出力信号（Ｄ0〜Ｄ3）として出
力している回路である。Referring to FIG. 2, according to a second embodiment of the present invention, input signals (A 0 to A 3 ) are supplied to a NAND gate (H).
0 to H 3 ), and the control signal CL is input as the other input, and the input lines (a 0 to a 3 ) are driven by the NAND gates (H 0 to H 3 ). drives the charge control line q 1 through the buffer Q 1, power (V 0 ~
V 3 ), the drains of P-type MOS transistors (P 0 to P 3 ) each having a gate as a charge control line q 1 are connected to output lines (d 0 to d 3 ). drives the charge control line q 0 through buffer Q 0, GND (G 0 ~G 3) each N-type MOS transistor to each gate input charge control line q 0 and the source (N 0 to N 3) the To the signal line (s 0 to
s 3 ), the input line a 0 is connected to the gate input of the N- type MOS transistor T 0 , the signal line s 0 is connected to the source, the signal line s 4 is connected to the drain, and the gate input of the N-type MOS transistor T 1 is connected. Is connected to the input line a 3 , the signal line s 4 to the source, the output line d 0 to the drain, the input line a 1 to the gate input of the N-type MOS transistor T 2 , the signal line s 1 to the source, and the drain connect the output line d 1 to the input line a 2 in the gate input of the N-type MOS transistor T 3, the signal line s 2 to the source, and connect the output line d 2 to the drain, the N-type MOS transistor T 4 the input line a 1 to a gate input, a signal line s 3 to the source, and connect the output line d 3 to the drain, a control signal CL via the inverter gate (I 0 ~I 1) the auxiliary signal line (i 0 ~ i 1) the driven auxiliary signal line and the (i 0 ~i 1) and the output line (d 0 ~d 3) Performs auxiliary signal lines designed to add a capacitance (C 0 ~C 7) between the output buffer output line (d 0 ~d 3) (R 0
To R 3 ) and output as output signals (D 0 to D 3 ).
【００１４】制御信号ＣＬが“ロウ”レベルのときに
は、Ｎ型ＭＯＳトランジスタ（ｎ0 〜Ｎ3)は非導通状態
に、Ｐ型ＭＯＳトランジスタ（Ｐ0 〜Ｐ3 ）は導通状態
になり、ＮＡＮＤゲート（Ｈ0 〜Ｈ3 ）の出力は入力信
号（Ａ0 〜Ａ3 ）のレベルに関係なく“ハイ”レベルに
なり、出力線（ｄ0 〜ｄ3 ）、信号線（ｓ0 〜ｓ4 ）を
“ハイ”レベルにチャージするが、補助信号線（ｉ0 〜
ｉ0 ）も“ハイ”レベルにより補助信号線（ｉ0 〜
ｉ1 ）と出力線（ｄ0 〜ｄ3 ）の間の容量（Ｃ0 〜
Ｃ7 ）により出力線（ｄ0 〜ｄ3 ）、信号線（ｓ0 〜ｓ
4 ）をより短い時間で“ハイ”レベルにチャージするこ
とができ、制御信号ＣＬが“ハイ”レベルになるとＮ型
ＭＯＳトランジスタ（Ｎ0 〜Ｎ3 ）は導通状態に、Ｐ型
ＭＯＳトランジスタ（Ｐ0 〜Ｐ3 ）は非導通状態にな
り、信号線（ｓ0 〜ｓ3 ）を“ロウ”レベルにディスチ
ャージし、ある出力線に接続されている全てのＮ型ＭＯ
Ｓトランジスタの入力線が“ハイ”レベル状態であれ
ば、その出力線を“ロウ”レベルにディスチャージする
が、補助信号線（ｉ0 〜ｉ1 ）も“ロウ”レベルにな
り、補助信号線（ｉ0 〜ｉ1 ）と出力線（ｄ0 〜ｄ3 ）
の間の容量（Ｃ0 〜Ｃ7 ）により出力線（ｄ0 〜ｄ3 ）
をより短い時間で“ロウ”レベルにディスチャージする
ことができ、Ｎ型ＭＯＳトランジスタ（Ｔ0 〜Ｔ4 ）の
なかで導通状態のものが１つでも接続されていない出力
線は“ロウ”レベルにならないように容量（Ｃ0 〜
Ｃ7 ）を設計しておけば、本発明に係るデコード回路は
第２の実施例より短い時間で動作することができる。[0014] When the control signal CL is "low" level, N-type MOS transistor (n 0 ~N 3) is non-conductive, P-type MOS transistor (P 0 ~P 3) becomes conductive, NAND gate the output of the (H 0 ~H 3) becomes "high" level irrespective of the level of the input signal (a 0 ~A 3), the output line (d 0 ~d 3), the signal line (s 0 ~s 4) To the “high” level, but the auxiliary signal lines (i 0 to
i 0 ) also has the auxiliary signal lines (i 0 to
i 1 ) and the capacitance between the output lines (d 0 to d 3 ) (C 0 to
Output line by C 7) (d 0 ~d 3 ), signal lines (s 0 ~s
4 ) can be charged to the “high” level in a shorter time, and when the control signal CL goes to the “high” level, the N-type MOS transistors (N 0 to N 3 ) are turned on and the P-type MOS transistors (P 0 to P 3 ) are turned off, and the signal lines (s 0 to s 3 ) are discharged to a “low” level, and all the N-type MOs connected to a certain output line are discharged.
If the input line is "high" level state of the S transistor will be discharged to "low" level the output line, the auxiliary signal line (i 0 through i 1) also becomes "low" level, the auxiliary signal line ( i 0 to i 1 ) and output lines (d 0 to d 3 )
Capacitance between the (C 0 ~C 7) by an output line (d 0 ~d 3)
Can be discharged to the “low” level in a shorter time, and the output line to which at least one of the N-type MOS transistors (T 0 to T 4 ) is not connected is at the “low” level. The capacity (C 0-
If designing a C 7), the decoding circuit according to the present invention can operate in a shorter time than the second embodiment.
【００１５】[0015]
【発明の効果】以上説明したように、本発明によれば、
入力信号線や出力信号線の本数が増加し回路規模が大き
く複雑になっても、駆動用のバッファをそれほど大きく
する必要がなく、動作速度の速いデコード回路を設計で
きるという効果が得られる。As described above, according to the present invention,
Even if the number of input signal lines and output signal lines increases and the circuit scale becomes large and complicated, there is no need to make the driving buffer so large, and the effect that a decoding circuit with a high operating speed can be designed can be obtained.
【図１】本発明による第１の実施例を示す回路構成図で
ある。FIG. 1 is a circuit diagram showing a first embodiment according to the present invention.
【図２】本発明による第２の実施例を示す回路構成図で
ある。FIG. 2 is a circuit diagram showing a second embodiment according to the present invention.
【図３】従来におけるデコード回路の一例を示す回路図
である。FIG. 3 is a circuit diagram showing an example of a conventional decoding circuit.
Ａ0 〜Ａ3 …入力信号 ａ0 〜ａ3 …入力線 Ｂ0 〜Ｂ3 …入力バッファ Ｃ0 〜Ｃ11…容量 ＣＬ…制御信号 Ｄ0 〜Ｄ3 …出力信号 ｄ0 〜ｄ3 …出力線 Ｇ0 〜Ｇ3 …ＧＮＤ ｇ0 〜ｇ1 …信号線 Ｈ0 〜Ｈ3 …ＮＡＮＤゲート Ｉ0 〜Ｉ2 …インバータゲート Ｎ0 〜Ｎ3 …Ｎ型ＭＯＳトランジスタ Ｐ0 〜Ｐ3 …Ｐ型ＭＯＳトランジスタ Ｑ0 〜Ｑ1 …バッファ ｑ0 〜ｑ1 …チャージ制御線 Ｒ0 〜Ｒ3 …出力バッファ Ｔ0 〜Ｔ4 …Ｎ型ＭＯＳトランジスタ ｓ0 〜ｓ4 …信号線 Ｖ0 〜Ｖ3 …電源A 0 to A 3 ... input signal a 0 ~a 3 ... input lines B 0 ~B 3 ... input buffer C 0 -C 11 ... capacitance CL ... control signal D 0 to D 3 ... output signal d 0 to d 3 ... Output line G 0 ~G 3 ... GND g 0 ~g 1 ... signal line H 0 ~H 3 ... NAND gate I 0 ~I 2 ... inverter gate N 0 ~N 3 ... N-type MOS transistor P 0 ~P 3 ... P-type MOS transistor Q 0 to Q 1 ... buffer q 0 to q 1 ... charge control line R 0 to R 3 ... output buffer T 0 ~T 4 ... N-type MOS transistor s 0 ~s 4 ... signal line V 0 ~V 3 ... Power supply
Claims (2)
して所定の信号を出力する複数の出力信号線と、 前記出力信号線を制御する制御信号と、 該制御信号が第１のレベルのときには前記出力信号線の
全てを第２のレベルにチャージする回路と、 前記制御信号が第２のレベルのときには信号線を第１の
レベルにディスチャージする回路と、 前記入力信号線に対応して所定の出力が得られるように
前記入力信号線をゲート入力とし前記ディスチャージさ
れる信号線をソースに接続し前記出力信号線をドレイン
に接続した複数のＭＯＳトランジスタとを有するデコー
ド回路であって、 前記制御信号が第１のレベルのときには第２のレベルの
状態になり、前記制御信号が第２のレベルのときには第
１のレベルの状態になる補助信号線を有し、 該補助信号線と前記出力信号線の間に所定の容量値を持
つような回路を具備することを特徴とするデコード回
路。A plurality of input signal lines; a plurality of output signal lines for outputting a predetermined signal corresponding to the input signal lines; a control signal for controlling the output signal line; A circuit that charges all of the output signal lines to a second level when the level is at a level, a circuit that discharges the signal lines to a first level when the control signal is at a second level, And a plurality of MOS transistors having the input signal line as a gate input, the discharged signal line connected to a source, and the output signal line connected to a drain so that a predetermined output is obtained. An auxiliary signal line having a second level when the control signal is at a first level and a first level when the control signal is at a second level; A decoding circuit comprising a circuit having a predetermined capacitance value between an auxiliary signal line and said output signal line.
して所定の信号を出力する複数の出力信号線と、 前記入力信号線と前記出力信号線を制御する制御信号
と、 該制御信号が第１のレベルのときには前記出力信号線の
全てを第２のレベルにチャージする回路と、 前記制御信号が第２のレベルのときには信号線を第１の
レベルにディスチャージする回路と、 前記入力信号線に対応して所定の出力が得られるように
前記入力信号線をゲート入力とし前記ディスチャージさ
れる信号線と前記出力信号線の間にソース及びドレイン
を直列に接続した複数のＭＯＳトランジスタとを有する
デコード回路であって、 前記制御信号が第１のレベルのときには第２のレベルの
状態になり、前記制御信号が第２のレベルのときには第
１のレベルの状態になる補助信号線を有し、 該補助信号線と前記出力信号線及び前記複数のトランジ
スタを直列に接続した信号線の間に所定の容量値を持つ
ような回路を具備することを特徴とするデコード回路。2. A plurality of input signal lines, a plurality of output signal lines for outputting a predetermined signal corresponding to the input signal lines, a control signal for controlling the input signal lines and the output signal lines, A circuit for charging all of the output signal lines to a second level when the signal is at a first level; a circuit for discharging the signal lines to a first level when the control signal is at a second level; A plurality of MOS transistors each having a source and a drain connected in series between the discharged signal line and the output signal line with the input signal line as a gate input so that a predetermined output is obtained corresponding to the signal line. Wherein the control signal is at a second level when the control signal is at a first level, and is at a first level when the control signal is at a second level. It has a co signal line, the decoding circuit characterized by including a circuit as having a predetermined capacitance value between the auxiliary signal line and the output signal line and the signal line a plurality of transistors connected in series .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333651A JP2861556B2 (en) | 1991-12-17 | 1991-12-17 | Decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333651A JP2861556B2 (en) | 1991-12-17 | 1991-12-17 | Decoding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167433A JPH05167433A (en) | 1993-07-02 |
| JP2861556B2 true JP2861556B2 (en) | 1999-02-24 |
Family
ID=18268446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3333651A Expired - Fee Related JP2861556B2 (en) | 1991-12-17 | 1991-12-17 | Decoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861556B2 (en) |
-
1991
- 1991-12-17 JP JP3333651A patent/JP2861556B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05167433A (en) | 1993-07-02 |
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