JPH0567961A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPH0567961A JPH0567961A JP3229009A JP22900991A JPH0567961A JP H0567961 A JPH0567961 A JP H0567961A JP 3229009 A JP3229009 A JP 3229009A JP 22900991 A JP22900991 A JP 22900991A JP H0567961 A JPH0567961 A JP H0567961A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input terminal
- trs
- output buffer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】駆動能力を制御信号によって変えることが出来
る半導体集積回路の出力バッファを提供する。 【構成】出力最終段のトランジスタを複数並列に接続
し、制御信号によって出力最終段のトランジスタの一部
をオフ状態にし、出力駆動能力を変えることが出来るよ
うにする。 【効果】出力端子に接続される負荷容量に合わせて駆動
能力を変えることが出来るので、消費電流や発生するノ
イズ、遅延時間を使用用途や要求動作速度に合わせて変
えることが出来る。
る半導体集積回路の出力バッファを提供する。 【構成】出力最終段のトランジスタを複数並列に接続
し、制御信号によって出力最終段のトランジスタの一部
をオフ状態にし、出力駆動能力を変えることが出来るよ
うにする。 【効果】出力端子に接続される負荷容量に合わせて駆動
能力を変えることが出来るので、消費電流や発生するノ
イズ、遅延時間を使用用途や要求動作速度に合わせて変
えることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にその出力バッファ回路に関する。
特にその出力バッファ回路に関する。
【０００２】
【従来の技術】一般の半導体集積回路においては、半導
体集積回路内部と外部端子の間にインターフェースの役
割を果す出力バッファや入力バッファが置かれることが
多く、特に出力バッファは外部の大容量負荷を駆動しな
ければならない場合もあり、大きな駆動能力を持つこと
が多い。
体集積回路内部と外部端子の間にインターフェースの役
割を果す出力バッファや入力バッファが置かれることが
多く、特に出力バッファは外部の大容量負荷を駆動しな
ければならない場合もあり、大きな駆動能力を持つこと
が多い。
【０００３】最近は、大規模化のニーズに答えるために
１つの半導体集積回路に内蔵される出力バッファの数も
非常に多くなってきている。 大きな駆動能力を持つ出
力バッファは消費電力が大きく、動作時に大きなノイズ
が発生したりして誤動作の原因となる場合もある。
１つの半導体集積回路に内蔵される出力バッファの数も
非常に多くなってきている。 大きな駆動能力を持つ出
力バッファは消費電力が大きく、動作時に大きなノイズ
が発生したりして誤動作の原因となる場合もある。
【０００４】図４に従来のＣＭＯＳ半導体集積回路の出
力バッファ回路例を示す。 図４において、１は入力端
子、２は出力端子、８は電源への接続、９はグランドへ
の接続、１３はＰチャンネル型ＭＯＳトランジスタ、２
４はＮチャンネル型ＭＯＳトランジスタ、３１は出力ト
ランジスタを駆動するためのインバータである。
力バッファ回路例を示す。 図４において、１は入力端
子、２は出力端子、８は電源への接続、９はグランドへ
の接続、１３はＰチャンネル型ＭＯＳトランジスタ、２
４はＮチャンネル型ＭＯＳトランジスタ、３１は出力ト
ランジスタを駆動するためのインバータである。
【０００５】図４の回路は通常の出力バッファである
が、図５に３ステート出力バッファの回路例を示す。
図５において、１は入力端子、２は出力端子、６はコン
トロール入力端子、１４はＰチャンネル型ＭＯＳトラン
ジスタ、２５はＮチャンネル型ＭＯＳトランジスタ、３
３はインバーター、３７はＮＡＮＤゲート、４３はＮＯ
Ｒゲートである。 図５の回路では出力端子２はハイイ
ンピーダンス状態にすることが出来る。
が、図５に３ステート出力バッファの回路例を示す。
図５において、１は入力端子、２は出力端子、６はコン
トロール入力端子、１４はＰチャンネル型ＭＯＳトラン
ジスタ、２５はＮチャンネル型ＭＯＳトランジスタ、３
３はインバーター、３７はＮＡＮＤゲート、４３はＮＯ
Ｒゲートである。 図５の回路では出力端子２はハイイ
ンピーダンス状態にすることが出来る。
【０００６】一般に、半導体集積回路の出力バッファに
は大きい負荷容量が付き、ある程度高速で動作させる必
要があるため出力バッファの駆動能力を十分大きくする
ことが多い。 駆動能力は一般に出力電流で表わされ、
ＣＭＯＳのゲートアレイなどでは駆動する負荷によって
２ｍＡ〜２４ｍＡまで用意されているものもある。
は大きい負荷容量が付き、ある程度高速で動作させる必
要があるため出力バッファの駆動能力を十分大きくする
ことが多い。 駆動能力は一般に出力電流で表わされ、
ＣＭＯＳのゲートアレイなどでは駆動する負荷によって
２ｍＡ〜２４ｍＡまで用意されているものもある。
【０００７】駆動能力は大きいほど高速で動かすことが
出来る反面、あまり駆動能力が大きいと動作時に流れる
電流も大きくなり大きなノイズが発生したり、出力波形
に過大なオーバーシュートやアンダーシュートが発生し
誤動作の原因となる場合がある。 この為、従来は駆動
能力の異なる出力バッファ回路を多数用意し、使用用
途、接続される負荷容量、動作速度に合わせて最適なも
のを選択し使用していた。
出来る反面、あまり駆動能力が大きいと動作時に流れる
電流も大きくなり大きなノイズが発生したり、出力波形
に過大なオーバーシュートやアンダーシュートが発生し
誤動作の原因となる場合がある。 この為、従来は駆動
能力の異なる出力バッファ回路を多数用意し、使用用
途、接続される負荷容量、動作速度に合わせて最適なも
のを選択し使用していた。
【０００８】従って、一度選択されればもはや駆動能力
を変えることはできず、使用条件などが変わり駆動能力
を変えようとしても不可能であった。
を変えることはできず、使用条件などが変わり駆動能力
を変えようとしても不可能であった。
【０００９】
【発明が解決しようとする課題】従来の出力バッファは
接続される負荷容量に合わせて駆動能力を変えることが
出来ず、予め決められた駆動能力でしか負荷を駆動する
ことが出来なかった。
接続される負荷容量に合わせて駆動能力を変えることが
出来ず、予め決められた駆動能力でしか負荷を駆動する
ことが出来なかった。
【００１０】従って、本発明が解決しようとする課題
は、駆動能力を自由に変えることが出来る出力バッファ
を実現することにある。
は、駆動能力を自由に変えることが出来る出力バッファ
を実現することにある。
【００１１】
【課題を解決するための手段】本発明の出力バッファは
出力最終段のトランジスタを複数並列に接続し、制御信
号によって出力最終段のトランジスタの一部をオフ状態
にし、出力駆動能力を使用条件に合わせて変えるように
するものである。
出力最終段のトランジスタを複数並列に接続し、制御信
号によって出力最終段のトランジスタの一部をオフ状態
にし、出力駆動能力を使用条件に合わせて変えるように
するものである。
【００１２】
【実施例】本発明の出力バッファ回路の説明を図面を参
照して説明する。 図１は本発明の１実施例である。
図１で、１は入力端子、２は出力端子、３は制御信号入
力端子、８は電源、９はＧＮＤ、１０、１１はＰチャン
ネル型ＭＯＳトランジスタ、２０、２１はＮチャンネル
型ＭＯＳトランジスタ、３０、３１はインバータ、３５
はＮＡＮＤゲート、４０はＮＯＲゲートである。
照して説明する。 図１は本発明の１実施例である。
図１で、１は入力端子、２は出力端子、３は制御信号入
力端子、８は電源、９はＧＮＤ、１０、１１はＰチャン
ネル型ＭＯＳトランジスタ、２０、２１はＮチャンネル
型ＭＯＳトランジスタ、３０、３１はインバータ、３５
はＮＡＮＤゲート、４０はＮＯＲゲートである。
【００１３】いま、制御信号入力端子３にハイレベルが
入力されているとするとＮＯＲゲート４０の出力はロウ
レベルでＮＡＮＤゲート３５の出力はハイレベルであ
る。従って、Ｐチャンネル型ＭＯＳトランジスタ１０及
びＮチャンネル型ＭＯＳトランジスタ２０はオフ状態で
ある。
入力されているとするとＮＯＲゲート４０の出力はロウ
レベルでＮＡＮＤゲート３５の出力はハイレベルであ
る。従って、Ｐチャンネル型ＭＯＳトランジスタ１０及
びＮチャンネル型ＭＯＳトランジスタ２０はオフ状態で
ある。
【００１４】一方出力トランジスタ１１、２１はインバ
ータ３１によって入力端子１の反転信号が入力されてい
るので、制御信号入力端子３の状態に関わらず常に動作
する。
ータ３１によって入力端子１の反転信号が入力されてい
るので、制御信号入力端子３の状態に関わらず常に動作
する。
【００１５】逆に、制御信号入力端子３にロウレベルが
入力されていると出力トランジスタ１０、２０には入力
端子１の反転信号が入力されるため出力トランジスタ１
０と１１は同時に動作し、出力トランジスタ２０と２１
が同時に動作する。従って、制御入力端子３にハイレベ
ルが入力されていた時と比べて、より大きな出力駆動能
力を得ることが出来る。
入力されていると出力トランジスタ１０、２０には入力
端子１の反転信号が入力されるため出力トランジスタ１
０と１１は同時に動作し、出力トランジスタ２０と２１
が同時に動作する。従って、制御入力端子３にハイレベ
ルが入力されていた時と比べて、より大きな出力駆動能
力を得ることが出来る。
【００１６】この様に、出力駆動能力を制御信号によっ
てダイナミックに変えることが出来れば、外付けの回路
によって制御し同じ出力バッファで負荷容量が大きいと
きには駆動力を大きくしてより高速で動作させたり、負
荷容量が小さいときには駆動能力を下げて発生するノイ
ズを減らしたりすることが自由に出来る。
てダイナミックに変えることが出来れば、外付けの回路
によって制御し同じ出力バッファで負荷容量が大きいと
きには駆動力を大きくしてより高速で動作させたり、負
荷容量が小さいときには駆動能力を下げて発生するノイ
ズを減らしたりすることが自由に出来る。
【００１７】図２に本発明の別の実施例を示す。 図２
では、出力Ｐチャンネル型ＭＯＳトランジスタ１０、１
１、１２が並列に接続され、出力Ｎチャンネル型ＭＯＳ
トランジスタ２０、２１、２２が並列に接続されてい
る。 また１は入力端子、２は出力端子、３、４は制御
入力端子である。 ３０〜３２はインバータで、３５、
３６はＮＡＮＤゲート、４０、４１はＮＯＲゲートであ
る。 図２の回路では制御入力端子が２本になっている
ので図１の回路と比べてより細かく駆動能力を制御する
ことが出来る。
では、出力Ｐチャンネル型ＭＯＳトランジスタ１０、１
１、１２が並列に接続され、出力Ｎチャンネル型ＭＯＳ
トランジスタ２０、２１、２２が並列に接続されてい
る。 また１は入力端子、２は出力端子、３、４は制御
入力端子である。 ３０〜３２はインバータで、３５、
３６はＮＡＮＤゲート、４０、４１はＮＯＲゲートであ
る。 図２の回路では制御入力端子が２本になっている
ので図１の回路と比べてより細かく駆動能力を制御する
ことが出来る。
【００１８】また図３に本発明の別の実施例を示す。
図３ではＮチャンネル型ＭＯＳトランジスタ２１と２３
が並列になっており、Ｐチャンネル型ＭＯＳトランジス
タは並列接続されていない。 そのため、制御入力信号
５によってＮチャンネル型ＭＯＳトランジスタ２３がオ
ンオフするかどうか制御できるので、ロウレベル出力電
流のみを変えることが出来る。ＴＴＬのＩＣを駆動する
場合にはハイレベル出力電流はさほど必要なく、ロウレ
ベル出力電流が大きければ良いので図３の回路は非常に
有効である。
図３ではＮチャンネル型ＭＯＳトランジスタ２１と２３
が並列になっており、Ｐチャンネル型ＭＯＳトランジス
タは並列接続されていない。 そのため、制御入力信号
５によってＮチャンネル型ＭＯＳトランジスタ２３がオ
ンオフするかどうか制御できるので、ロウレベル出力電
流のみを変えることが出来る。ＴＴＬのＩＣを駆動する
場合にはハイレベル出力電流はさほど必要なく、ロウレ
ベル出力電流が大きければ良いので図３の回路は非常に
有効である。
【００１９】以上、図１〜３の回路はすべて通常出力の
バッファの場合であるが、３ステートの出力バッファに
応用することも容易に可能である。 例えば図１の回路
であればインバータ３１、ＭＯＳトランジスタ１１、２
１を図５の従来の３ステート出力バッファ回路と入れ替
えることで実現できる。 同様にして、双方向出力のブ
ロックに対しても適応可能である。
バッファの場合であるが、３ステートの出力バッファに
応用することも容易に可能である。 例えば図１の回路
であればインバータ３１、ＭＯＳトランジスタ１１、２
１を図５の従来の３ステート出力バッファ回路と入れ替
えることで実現できる。 同様にして、双方向出力のブ
ロックに対しても適応可能である。
【００２０】また、以上の説明はＣＭＯＳの場合の実施
例について説明したが、ＴＴＬやＢｉ−ＣＭＯＳ、ＥＣ
Ｌの半導体集積回路においても適応可能であることは明
白である。
例について説明したが、ＴＴＬやＢｉ−ＣＭＯＳ、ＥＣ
Ｌの半導体集積回路においても適応可能であることは明
白である。
【００２１】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路を使用すれば、出力に接続される負荷容量に合
わせて駆動能力を変えることが出来るので、消費電流や
発生するノイズ、遅延時間を使用用途や要求動作速度に
合わせて自由に変えることが出来る。
ファ回路を使用すれば、出力に接続される負荷容量に合
わせて駆動能力を変えることが出来るので、消費電流や
発生するノイズ、遅延時間を使用用途や要求動作速度に
合わせて自由に変えることが出来る。
【００２２】また、半導体集積回路を設計する場合に駆
動能力の異なる多くの出力バッファを作る必要もなくな
り、設計効率の向上を図ることが出来るという利点もあ
る。
動能力の異なる多くの出力バッファを作る必要もなくな
り、設計効率の向上を図ることが出来るという利点もあ
る。
【図１】本発明の出力バッファ回路図。
【図２】本発明の出力バッファ回路の別の回路図。
【図３】本発明の出力バッファ回路の第３の実施例の回
路図。
路図。
【図４】従来の出力バッファ回路図。
【図５】従来の３ステート出力バッファ回路図。
１：入力端子 ２：出力端子 ３〜５：制御入力端子 ６：３ステートコントロール端子 ８：電源（ＶＤＤ） ９：グランド（ＧＮＤ） １０〜１４：Ｐチャンネル型ＭＯＳトランジスタ ２０〜２５：Ｎチャンネル型ＭＯＳトランジスタ ３０〜３３：インバータ ３５〜３７：ＮＡＮＤゲート ４０〜４３：ＮＯＲゲート
Claims (5)
- 【請求項１】半導体集積回路の出力回路において、出力
最終段のトランジスタが複数個並列に接続され、データ
入力端子と少なくとも１本以上の制御信号入力端子を設
け、前記複数個のトランジスタの一部は前記データ入力
端子の信号によって常に動作し、他のトランジスタは前
記制御入力端子の状態によって常にオフ状態となるかま
たは前記データ入力端子の信号によって動作するかを選
択できるようにしたことを特徴とする出力バッファ回
路。 - 【請求項２】請求項１記載の出力バッファ回路におい
て、出力バッファ回路が３ステート出力であることを特
徴とする出力バッファ回路。 - 【請求項３】請求項１、請求項２記載の出力バッファ回
路において、回路がＣＭＯＳで構成されたことを特徴と
する出力バッファ回路。 - 【請求項４】請求項１、請求項２記載の出力バッファ回
路において、回路がバイポーラで構成されたことを特徴
とする出力バッファ回路。 - 【請求項５】請求項１、請求項２の出力バッファ回路に
おいて、回路がＣＭＯＳ及びバイポーラで構成されたこ
とを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229009A JPH0567961A (ja) | 1991-09-09 | 1991-09-09 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229009A JPH0567961A (ja) | 1991-09-09 | 1991-09-09 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567961A true JPH0567961A (ja) | 1993-03-19 |
Family
ID=16885330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229009A Pending JPH0567961A (ja) | 1991-09-09 | 1991-09-09 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172364A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 駆動能力コントロール機能を備えた出力バッファ |
| US6222397B1 (en) | 1997-09-18 | 2001-04-24 | Oki Electric Industry Co., Ltd. | Output circuit with switching function |
-
1991
- 1991-09-09 JP JP3229009A patent/JPH0567961A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172364A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 駆動能力コントロール機能を備えた出力バッファ |
| JP2836557B2 (ja) * | 1995-12-21 | 1998-12-14 | 日本電気株式会社 | 駆動能力コントロール機能を備えた出力バッファ |
| US6222397B1 (en) | 1997-09-18 | 2001-04-24 | Oki Electric Industry Co., Ltd. | Output circuit with switching function |
| US6384644B2 (en) | 1997-09-18 | 2002-05-07 | Oki Electric Industry Co, Ltd. | Output circuit with switching function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0341740B1 (en) | Complementary output circuit for logic circuit | |
| US4725982A (en) | Tri-state buffer circuit | |
| JPH0389624A (ja) | 半導体集積回路 | |
| JPH0567961A (ja) | 出力バツフア回路 | |
| JPH06224730A (ja) | 出力バッファ回路 | |
| JP3055223B2 (ja) | バッファ回路 | |
| JPH05122049A (ja) | 出力バツフア回路 | |
| US6774697B2 (en) | Input and output port circuit | |
| JPH0258925A (ja) | 出力回路 | |
| JP2836557B2 (ja) | 駆動能力コントロール機能を備えた出力バッファ | |
| JPH0353715A (ja) | 出力バッファ回路 | |
| JPH0766711A (ja) | 出力回路 | |
| JP2626915B2 (ja) | 出力バツフア回路 | |
| JP2752778B2 (ja) | 半導体集積回路 | |
| JP3038891B2 (ja) | 半導体集積回路装置 | |
| JPH04304016A (ja) | 出力バッファ回路 | |
| JP2697024B2 (ja) | 出力回路 | |
| JPH04242319A (ja) | Ｃｍｏｓ集積回路 | |
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device | |
| JPS61126818A (ja) | 出力バツフア駆動回路 | |
| JP3086977B2 (ja) | 半導体集積回路装置 | |
| JPH05206809A (ja) | 出力バッファ回路 | |
| JPH03207118A (ja) | 半導体集積回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JP3080048B2 (ja) | クロック供給回路 |