JP2853761B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2853761B2 JP2853761B2 JP12130296A JP12130296A JP2853761B2 JP 2853761 B2 JP2853761 B2 JP 2853761B2 JP 12130296 A JP12130296 A JP 12130296A JP 12130296 A JP12130296 A JP 12130296A JP 2853761 B2 JP2853761 B2 JP 2853761B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ベース寄生抵抗およびコレ
クタ−ベース間寄生容量の低減を目的にした高速バイポ
ーラトランジスタおよびその製造方法に関するものであ
る。
その製造方法に関し、特に、ベース寄生抵抗およびコレ
クタ−ベース間寄生容量の低減を目的にした高速バイポ
ーラトランジスタおよびその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、バイポーラトランジスタは応用機
器の高機能化の動きに伴って高速化の要求が高まってお
り、微細化、シャロージャンクション化および寄生抵抗
や寄生容量の低減を行い高速化を実現してきた。しか
し、寄生抵抗と寄生容量を同時に低減することは容易で
はなく、特に高速化に影響の大きいベース寄生抵抗とコ
レクタ−ベース間寄生容量を同時に低減することは容易
ではない。例えば、電流増幅率ｈFEを下げることなくベ
ース寄生抵抗を低減しようとすると、ベース引き出し部
（グラフトベース）の不純物濃度を上げることになる
が、そのようにすると面積当たりの接合容量が増加する
上にグラフトベースがコレクタ領域に大きく拡散するた
め、結果的にコレクタ−ベース間寄生容量が増大してし
まう。
器の高機能化の動きに伴って高速化の要求が高まってお
り、微細化、シャロージャンクション化および寄生抵抗
や寄生容量の低減を行い高速化を実現してきた。しか
し、寄生抵抗と寄生容量を同時に低減することは容易で
はなく、特に高速化に影響の大きいベース寄生抵抗とコ
レクタ−ベース間寄生容量を同時に低減することは容易
ではない。例えば、電流増幅率ｈFEを下げることなくベ
ース寄生抵抗を低減しようとすると、ベース引き出し部
（グラフトベース）の不純物濃度を上げることになる
が、そのようにすると面積当たりの接合容量が増加する
上にグラフトベースがコレクタ領域に大きく拡散するた
め、結果的にコレクタ−ベース間寄生容量が増大してし
まう。
【０００３】上記べ一ス寄生抵抗とコレクク−ベース間
の寄生抵抗を低くする方法として、図３（ｃ）に示すよ
うに、コレクタ−グラフトベース間を絶縁膜で分離させ
たものがある。この構造では、グラフトベース部の不純
物濃度を高くしても、絶縁膜によってコレクタ領域への
拡散が抑制されることと、絶縁膜で分離されていること
からコレクタ−ベース間寄生容量を低くすることができ
る。
の寄生抵抗を低くする方法として、図３（ｃ）に示すよ
うに、コレクタ−グラフトベース間を絶縁膜で分離させ
たものがある。この構造では、グラフトベース部の不純
物濃度を高くしても、絶縁膜によってコレクタ領域への
拡散が抑制されることと、絶縁膜で分離されていること
からコレクタ−ベース間寄生容量を低くすることができ
る。
【０００４】この半導体装置は以下のようにして作製さ
れる。まず、図３（ａ）に示されるように、ｐ型シリコ
ン基板１上にコレタタ埋め込み層となるｎ型拡散層２を
形成する。次に、後工程でトランジスタ活性部が形成さ
れる領域とコレクタ引き出し領域が形成される領域以外
の領域のｎ型拡散層２の表面を選択的に酸化してシリコ
ン酸化膜３を形成する。次に、図３（ｂ）示すように、
基板の主面上にシリコンをエピタキシャル成長させ、ｎ
型拡散層２上にエピタキシャルシリコン層１５、シリコ
ン酸化膜３上に多結晶シリコン層１４を形成する。次
に、図３（ｃ）に示すように、多結晶シリコン層１４の
後にグラフトベースとなる部分を除いてシリコン酸化膜
３にまで到達するように酸化してシリコン酸化膜６を形
成する。さらにトランジスタ間を分離するＵ溝絶縁膜５
を形成する。
れる。まず、図３（ａ）に示されるように、ｐ型シリコ
ン基板１上にコレタタ埋め込み層となるｎ型拡散層２を
形成する。次に、後工程でトランジスタ活性部が形成さ
れる領域とコレクタ引き出し領域が形成される領域以外
の領域のｎ型拡散層２の表面を選択的に酸化してシリコ
ン酸化膜３を形成する。次に、図３（ｂ）示すように、
基板の主面上にシリコンをエピタキシャル成長させ、ｎ
型拡散層２上にエピタキシャルシリコン層１５、シリコ
ン酸化膜３上に多結晶シリコン層１４を形成する。次
に、図３（ｃ）に示すように、多結晶シリコン層１４の
後にグラフトベースとなる部分を除いてシリコン酸化膜
３にまで到達するように酸化してシリコン酸化膜６を形
成する。さらにトランジスタ間を分離するＵ溝絶縁膜５
を形成する。
【０００５】次に、多結晶シリコン層１４にｐ型不純物
を拡散させてグラフトベース１６を形成し、更にトラン
ジスタ活性部形成領域にｐ型不純物を拡散させてベース
拡散層１１を形成し、このベース拡散層１１の表面領域
に選択的にｎ型不純物を拡散させてエミッタ拡散層９を
形成する。ベース拡散層１１下のエピタキシャルシリコ
ン層１５の部分がコレクタ領域１２となり、またｎ型拡
散層２はコレクタ埋め込み層２ａとして機能する。ま
た、コレクタ電極形成部にｎ型不純物を拡散させてコレ
クタ引き出し領域８を形成する。その後、表面上にシリ
コン酸化膜７を形成し、このシリコン酸化膜に選択的に
開口を形成した後、コレタタ電極、エミッタ電極および
ベース電極（いずれも図示なし）を形成する。
を拡散させてグラフトベース１６を形成し、更にトラン
ジスタ活性部形成領域にｐ型不純物を拡散させてベース
拡散層１１を形成し、このベース拡散層１１の表面領域
に選択的にｎ型不純物を拡散させてエミッタ拡散層９を
形成する。ベース拡散層１１下のエピタキシャルシリコ
ン層１５の部分がコレクタ領域１２となり、またｎ型拡
散層２はコレクタ埋め込み層２ａとして機能する。ま
た、コレクタ電極形成部にｎ型不純物を拡散させてコレ
クタ引き出し領域８を形成する。その後、表面上にシリ
コン酸化膜７を形成し、このシリコン酸化膜に選択的に
開口を形成した後、コレタタ電極、エミッタ電極および
ベース電極（いずれも図示なし）を形成する。
【０００６】
【発明が解決しようとする課題】上記従来例では、グラ
フトベース領域が多結晶シリコンで構成されているため
単結晶シリコンに比較して比抵抗が高く、シート抵抗も
１００Ω／□以上と高くなる。また、シリコン酸化膜３
上には多結晶シリコン層１４が成長するため、トランジ
スタの活性領域が形成される領域として確保した領域Ａ
はエミッタ領域Ｂに対しマージンを確保しなければなら
ず、エミッタ領域程度に小さくすることはできない。そ
のためベース領域が広い面積に渡って不純物濃度の高い
コレクタ埋め込み層２ａと対向することになり、さらに
この高不純物濃度のコレクタ埋め込み層２ａが高不純物
濃度のグラフトベース１６と接していることにより、コ
レクタ−ベース間には相当大きな容量が寄生することに
なる。また、エピタキシャルシリコン層１５の形成時
に、コレクタ引き出し領域２ａとなるｎ型拡散層２の不
純物濃度が高いため、エピタキシャル成長中のアウトデ
ィフュージョンによりｎ型拡散層２直上のエピタキシャ
ルシリコン層１５の濃度が高くなり、十分な接合耐圧を
確保することが困難になる。接合耐圧を確保するために
ｎ型拡散層２の不純物濃度を低くするとコレクタ埋め込
み層の抵抗が高くなり所望の特性のトランジスタが得ら
れないことになる。したがって、本発明の解決すべき課
題は、ベース寄生抵抗、コレクタ−ベース間寄生抵抗が
低く、コレクタ耐圧の高い、高品質のトランジスタを提
供しうるようにすることである。
フトベース領域が多結晶シリコンで構成されているため
単結晶シリコンに比較して比抵抗が高く、シート抵抗も
１００Ω／□以上と高くなる。また、シリコン酸化膜３
上には多結晶シリコン層１４が成長するため、トランジ
スタの活性領域が形成される領域として確保した領域Ａ
はエミッタ領域Ｂに対しマージンを確保しなければなら
ず、エミッタ領域程度に小さくすることはできない。そ
のためベース領域が広い面積に渡って不純物濃度の高い
コレクタ埋め込み層２ａと対向することになり、さらに
この高不純物濃度のコレクタ埋め込み層２ａが高不純物
濃度のグラフトベース１６と接していることにより、コ
レクタ−ベース間には相当大きな容量が寄生することに
なる。また、エピタキシャルシリコン層１５の形成時
に、コレクタ引き出し領域２ａとなるｎ型拡散層２の不
純物濃度が高いため、エピタキシャル成長中のアウトデ
ィフュージョンによりｎ型拡散層２直上のエピタキシャ
ルシリコン層１５の濃度が高くなり、十分な接合耐圧を
確保することが困難になる。接合耐圧を確保するために
ｎ型拡散層２の不純物濃度を低くするとコレクタ埋め込
み層の抵抗が高くなり所望の特性のトランジスタが得ら
れないことになる。したがって、本発明の解決すべき課
題は、ベース寄生抵抗、コレクタ−ベース間寄生抵抗が
低く、コレクタ耐圧の高い、高品質のトランジスタを提
供しうるようにすることである。
【０００７】
【課題を解決するための手段】上述した課題は、コレク
タ埋め込み層となるｎ型拡散層を表面に有する第１の半
導体基板と、表面に選択的に酸化膜の形成されたｎ型の
第２の半導体基板とを張り合わせ、第２の半導体基板側
に、ベース拡散層およびエミッタ拡散層を形成するよう
に構成することにより解決することができる。
タ埋め込み層となるｎ型拡散層を表面に有する第１の半
導体基板と、表面に選択的に酸化膜の形成されたｎ型の
第２の半導体基板とを張り合わせ、第２の半導体基板側
に、ベース拡散層およびエミッタ拡散層を形成するよう
に構成することにより解決することができる。
【０００８】
【発明の実施の形態】本発明による半導体装置は、半導
体基板上に形成された高不純物濃度の第１導電型の第１
の半導体層と、前記第１の半導体層上に形成された、ト
ランジスタの活性領域が形成される領域に対応する部分
に第１の開口が設けられた第１の絶縁膜と、該第１の絶
縁膜上に形成された、トランジスタの活性領域およびグ
ラフトベースの形成される領域に第２の開口が設けられ
た第２の絶縁膜と、第１および第２の開口内に埋め込ま
れた、単結晶半導体からなる第１導電型の第２の半導体
層と、を備え、前記第２の半導体層内には、前記第１の
開口上にこれを覆う形状に第２導電型のベース拡散層が
形成され、該ベース拡散層の表面領域内には第１導電型
のエミッタ拡散層が形成され、前記ベース拡散層の外側
の前記第２の半導体層内には前記ベース拡散層の側面お
よび前記第１の絶縁膜の上面に接するように高不純物濃
度の第２導電型のベース引き出し領域が形成されている
ことを特徴としている。
体基板上に形成された高不純物濃度の第１導電型の第１
の半導体層と、前記第１の半導体層上に形成された、ト
ランジスタの活性領域が形成される領域に対応する部分
に第１の開口が設けられた第１の絶縁膜と、該第１の絶
縁膜上に形成された、トランジスタの活性領域およびグ
ラフトベースの形成される領域に第２の開口が設けられ
た第２の絶縁膜と、第１および第２の開口内に埋め込ま
れた、単結晶半導体からなる第１導電型の第２の半導体
層と、を備え、前記第２の半導体層内には、前記第１の
開口上にこれを覆う形状に第２導電型のベース拡散層が
形成され、該ベース拡散層の表面領域内には第１導電型
のエミッタ拡散層が形成され、前記ベース拡散層の外側
の前記第２の半導体層内には前記ベース拡散層の側面お
よび前記第１の絶縁膜の上面に接するように高不純物濃
度の第２導電型のベース引き出し領域が形成されている
ことを特徴としている。
【０００９】また、本発明による半導体装置の製造方法
は、（１）主面側に第１導電型の半導体層が形成された
第２導電型の第１の半導体基板の主面と、主面側に第１
の開口を有する第１の絶縁膜が形成され、該主面が平坦
になされた第１導電型の第２の半導体基板の主面とを張
り合わせる工程と、（２）前記第２の半導体基板の裏面
を所望の膜厚まで研削する工程と、（３）前記第２の半
導体基板を選択的に酸化して前記第１の開口上にベース
拡散層およびベース引き出し領域を形成するための、第
１の開口より大きい形状の第２の開口を有する第２の絶
縁膜を前記第１の絶縁膜に接するように形成する工程
と、（４）前記第２の半導体基板内に第２導電型の不純
物を選択的に導入して、前記第１の開口を覆うようにベ
ース拡散層を、該ベース拡散層の外側に該ベース拡散層
の側面および前記第１の絶縁膜の上面に接するようにベ
ース引き出し領域を形成する工程と、（５）前記ベース
拡散層の表面領域内に選択的に第１導電型不純物を導入
してエミッタ拡散層を形成する工程と、を備えている。
は、（１）主面側に第１導電型の半導体層が形成された
第２導電型の第１の半導体基板の主面と、主面側に第１
の開口を有する第１の絶縁膜が形成され、該主面が平坦
になされた第１導電型の第２の半導体基板の主面とを張
り合わせる工程と、（２）前記第２の半導体基板の裏面
を所望の膜厚まで研削する工程と、（３）前記第２の半
導体基板を選択的に酸化して前記第１の開口上にベース
拡散層およびベース引き出し領域を形成するための、第
１の開口より大きい形状の第２の開口を有する第２の絶
縁膜を前記第１の絶縁膜に接するように形成する工程
と、（４）前記第２の半導体基板内に第２導電型の不純
物を選択的に導入して、前記第１の開口を覆うようにベ
ース拡散層を、該ベース拡散層の外側に該ベース拡散層
の側面および前記第１の絶縁膜の上面に接するようにベ
ース引き出し領域を形成する工程と、（５）前記ベース
拡散層の表面領域内に選択的に第１導電型不純物を導入
してエミッタ拡散層を形成する工程と、を備えている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ｃ）は、本発明の第１の実施例
を示す断面図であり、図１（ａ）、（ｂ）はその製造過
程を示す工程順の断面図である。まず、図１（ａ）に示
すように、１〜５Ｅ１５ｃｍ-3の不純物濃度のｐ型シリ
コン１上に、１〜３μｍ好ましくは１．５〜２．５μｍ
の膜厚でｎ型不純物（例えばリン）を１〜５Ｅ１９ｃｍ
-3の濃度に拡散してｎ型拡散層２を形成する。このｎ型
拡散層がトランジスタのコレクタ埋め込み層となる。別
に、不純物濃度が０．７〜２Ｅ１６ｃｍ-3のｎ型シリコ
ン基板４ａを用意し、その表面を選択的に酸化して膜厚
０．５μｍ〜１．５μｍのシリコン酸化膜３を形成した
後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）技術等を用いてその表面を平滑
化する。ここで、シリコン酸化膜３のトランジスタの活
性領域に対応する部分の開口の大きさ（一辺の長さＡ）
は、後工程で形成されるエミッタ拡散層と概ね等しく
０．８μｍ〜１．０μｍ好ましくは０．４μｍ〜０．７
μｍになされる。
て説明する。 ［第１の実施例］図１（ｃ）は、本発明の第１の実施例
を示す断面図であり、図１（ａ）、（ｂ）はその製造過
程を示す工程順の断面図である。まず、図１（ａ）に示
すように、１〜５Ｅ１５ｃｍ-3の不純物濃度のｐ型シリ
コン１上に、１〜３μｍ好ましくは１．５〜２．５μｍ
の膜厚でｎ型不純物（例えばリン）を１〜５Ｅ１９ｃｍ
-3の濃度に拡散してｎ型拡散層２を形成する。このｎ型
拡散層がトランジスタのコレクタ埋め込み層となる。別
に、不純物濃度が０．７〜２Ｅ１６ｃｍ-3のｎ型シリコ
ン基板４ａを用意し、その表面を選択的に酸化して膜厚
０．５μｍ〜１．５μｍのシリコン酸化膜３を形成した
後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）技術等を用いてその表面を平滑
化する。ここで、シリコン酸化膜３のトランジスタの活
性領域に対応する部分の開口の大きさ（一辺の長さＡ）
は、後工程で形成されるエミッタ拡散層と概ね等しく
０．８μｍ〜１．０μｍ好ましくは０．４μｍ〜０．７
μｍになされる。
【００１１】張り合わせ法によるＳＯＩ基板の作成方法
と同様の手法により上記２枚の基板を張り合わせ、熱処
理を行った後、ｎ型シリコン基板４ａを研削およびＣＭ
Ｐ技術を用いて０．３μｍ〜１．０μｍ好ましくは０．
４μｍ〜０．７μｍの膜厚になるように研磨し、ｎ型拡
散層２上にｎ型シリコン層４を形成する〔図１
（ｂ）〕。このｎ型シリコン層４が将来コレクタ領域１
２となる。
と同様の手法により上記２枚の基板を張り合わせ、熱処
理を行った後、ｎ型シリコン基板４ａを研削およびＣＭ
Ｐ技術を用いて０．３μｍ〜１．０μｍ好ましくは０．
４μｍ〜０．７μｍの膜厚になるように研磨し、ｎ型拡
散層２上にｎ型シリコン層４を形成する〔図１
（ｂ）〕。このｎ型シリコン層４が将来コレクタ領域１
２となる。
【００１２】次に、トランジスタの活性領域とグラフト
ベースが形成される領域およびコレクタ引き出し領域を
形成する領域に開口を有するシリコン酸化膜６を形成
し、さらにトランジスタを他のトランジスタと分離する
ためのＵ溝絶縁膜５を、ｎ型拡散層２を貫通するように
形成して、コレクタ埋め込み層２ａを各トランジスタ毎
に分離する。次に、ｎ型シリコン層４に選択的にｐ型不
純物（例えばボロン）を導入してシート抵抗が５〜５０
Ω／□のグラフトベース１０を形成し、更にｐ型不純物
を選択的に導入して不純物濃度が１〜５Ｅ１８ｃｍ-3の
ベース拡散層１１を形成する。ベース拡散層１１は、シ
リコン酸化膜３に達する接合深さになるように形成して
もよい。次いで、ベース拡散層１１の表面領域内に選択
的にｎ型不純物（例えばヒ素）を１〜２Ｅ２０ｃｍ-3の
濃度になるよう拡散させてエミッタ拡散層９を形成す
る。更に、ｎ型不純物を選択的に拡散させて不純物濃度
が１〜５Ｅ２０ｃｍ-3のコレクタ引き出し領域８を形成
する。次に、シリコン酸化膜７を全面に０．５μｍ〜１
μｍの膜厚で堆積し、ベース電極、エミッタ電極および
コレクタ電極と各拡散層を接続できるように選択的に開
口を形成する〔図１（ｃ）〕。
ベースが形成される領域およびコレクタ引き出し領域を
形成する領域に開口を有するシリコン酸化膜６を形成
し、さらにトランジスタを他のトランジスタと分離する
ためのＵ溝絶縁膜５を、ｎ型拡散層２を貫通するように
形成して、コレクタ埋め込み層２ａを各トランジスタ毎
に分離する。次に、ｎ型シリコン層４に選択的にｐ型不
純物（例えばボロン）を導入してシート抵抗が５〜５０
Ω／□のグラフトベース１０を形成し、更にｐ型不純物
を選択的に導入して不純物濃度が１〜５Ｅ１８ｃｍ-3の
ベース拡散層１１を形成する。ベース拡散層１１は、シ
リコン酸化膜３に達する接合深さになるように形成して
もよい。次いで、ベース拡散層１１の表面領域内に選択
的にｎ型不純物（例えばヒ素）を１〜２Ｅ２０ｃｍ-3の
濃度になるよう拡散させてエミッタ拡散層９を形成す
る。更に、ｎ型不純物を選択的に拡散させて不純物濃度
が１〜５Ｅ２０ｃｍ-3のコレクタ引き出し領域８を形成
する。次に、シリコン酸化膜７を全面に０．５μｍ〜１
μｍの膜厚で堆積し、ベース電極、エミッタ電極および
コレクタ電極と各拡散層を接続できるように選択的に開
口を形成する〔図１（ｃ）〕。
【００１３】このように形成したトランジスタにおいて
は、ベース引き出し部であるグラフトベースの抵抗率を
従来に比ベ１／３程度以下に低下させることができ、ベ
ース寄生抵抗の１０％程度の低減が可能になる。また、
トランジスタ活性層下に形成されるシリコン酸化膜３の
開口の大きさをエミッタ拡散層とほぼ同じにすることが
でき、ベース拡散層１１とシリコン酸化膜３間の半導体
層を空乏化することができるため、さらに高不純物濃度
のコレクタ埋め込み層２ａとグラフトベース１０とを完
全に分離することができるため、コレクタ−ベース寄生
容量を従来に比ベ２０％程低減できる。さらに、トラン
ジスタ活性領域を形成する領域を従来のエピタキシャル
成長ではなく張り合わせ技術を用いて形成し、コレクタ
埋め込み層２ａからベース拡散層までの距離を大きくす
ることができるため、コレクタ埋め込み層のシート抵抗
を従来の２０〜３０Ω／□から１０Ω／□以下に低減す
ることができ、なおかつ接合耐圧を高く維持することが
できる。
は、ベース引き出し部であるグラフトベースの抵抗率を
従来に比ベ１／３程度以下に低下させることができ、ベ
ース寄生抵抗の１０％程度の低減が可能になる。また、
トランジスタ活性層下に形成されるシリコン酸化膜３の
開口の大きさをエミッタ拡散層とほぼ同じにすることが
でき、ベース拡散層１１とシリコン酸化膜３間の半導体
層を空乏化することができるため、さらに高不純物濃度
のコレクタ埋め込み層２ａとグラフトベース１０とを完
全に分離することができるため、コレクタ−ベース寄生
容量を従来に比ベ２０％程低減できる。さらに、トラン
ジスタ活性領域を形成する領域を従来のエピタキシャル
成長ではなく張り合わせ技術を用いて形成し、コレクタ
埋め込み層２ａからベース拡散層までの距離を大きくす
ることができるため、コレクタ埋め込み層のシート抵抗
を従来の２０〜３０Ω／□から１０Ω／□以下に低減す
ることができ、なおかつ接合耐圧を高く維持することが
できる。
【００１４】［第２の実施例］図２（ｃ）は、本発明の
第２の実施例を示す断面図であり、図２（ａ）、（ｂ）
はその製造過程を示す工程順の断面図である。図２にお
いて、図１に示した第１の実施例と同等の部分には同一
の参照番号が付せられている。本実施例においては、ｐ
型シリコン基板１上にｎ型拡散層２を形成した後、図２
（ａ）に示すように、ＬＰＣＶＤ（減圧ＣＶＤ）法によ
り、０．０５μｍ〜０．５μｍ好ましくは０．１μｍ〜
０．３μｍの膜厚の多結晶シリコン層１３を堆積する。
第２の実施例を示す断面図であり、図２（ａ）、（ｂ）
はその製造過程を示す工程順の断面図である。図２にお
いて、図１に示した第１の実施例と同等の部分には同一
の参照番号が付せられている。本実施例においては、ｐ
型シリコン基板１上にｎ型拡散層２を形成した後、図２
（ａ）に示すように、ＬＰＣＶＤ（減圧ＣＶＤ）法によ
り、０．０５μｍ〜０．５μｍ好ましくは０．１μｍ〜
０．３μｍの膜厚の多結晶シリコン層１３を堆積する。
【００１５】その後、この基板と、シリコン酸化膜３を
有するｎ型シリコン基板４とを張り合わせる。その際
に、この多結晶シリコン層１３が緩衝膜となるためボイ
ドのない良好な張り合わせ基板を得ることができる。多
結晶シリコン層１３は、基板張り合わせ後の熱処理時の
ｎ型拡散層２からの不純物拡散によりｎ型化されるため
ノンドープ膜であってもよいが、予めｎ型不純物をドー
プしておくことがより好ましい。多結晶シリコン膜はｎ
型シリコン基板４ａ側に形成しておいてもよく、あるい
は両基板に形成するようにしてもよい。さらに、多結晶
シリコンに代えアモルファスシリコンを用いることもで
きる。両基板を張り合わせた後の工程は先の第１の実施
例と同様であるので説明は省略する。
有するｎ型シリコン基板４とを張り合わせる。その際
に、この多結晶シリコン層１３が緩衝膜となるためボイ
ドのない良好な張り合わせ基板を得ることができる。多
結晶シリコン層１３は、基板張り合わせ後の熱処理時の
ｎ型拡散層２からの不純物拡散によりｎ型化されるため
ノンドープ膜であってもよいが、予めｎ型不純物をドー
プしておくことがより好ましい。多結晶シリコン膜はｎ
型シリコン基板４ａ側に形成しておいてもよく、あるい
は両基板に形成するようにしてもよい。さらに、多結晶
シリコンに代えアモルファスシリコンを用いることもで
きる。両基板を張り合わせた後の工程は先の第１の実施
例と同様であるので説明は省略する。
【００１６】
【発明の効果】以上説明したように、本発明の半導体装
置は、張り合わせ方式ＳＯＩ基板の製作技術を用いてＳ
ＯＩ層にトランジスタの活性層を形成するものであるの
で、本発明によれば、ベース寄生抵抗とコレクタ−ベー
ス間の寄生容量を同時に削減することができ、高速動作
のトランジスタを提供することが可能になる。また、本
発明によれば、コレクタ埋め込み層の低抵抗化とコレク
タ耐圧の向上を同時に実現することが可能になる。
置は、張り合わせ方式ＳＯＩ基板の製作技術を用いてＳ
ＯＩ層にトランジスタの活性層を形成するものであるの
で、本発明によれば、ベース寄生抵抗とコレクタ−ベー
ス間の寄生容量を同時に削減することができ、高速動作
のトランジスタを提供することが可能になる。また、本
発明によれば、コレクタ埋め込み層の低抵抗化とコレク
タ耐圧の向上を同時に実現することが可能になる。
【図１】本発明に第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明に第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】従来例の工程順の断面図である。
１ ｐ型シリコン基板 ２ ｎ型拡散層 ２ａ コレクタ埋め込み層 ３、６、７ シリコン酸化膜 ４ ｎ型シリコン層 ４ａ ｎ型シリコン基板 ５ Ｕ溝絶縁膜 ８ コレタタ引き出し領域 ９ エミッタ拡散層 １０、１６ グラフトベース １１ ベース拡散層 １２ コレクタ領域 １３、１４ 多結晶シリコン層 １５ エピタキシャルシリコン層
Claims (9)
- 【請求項１】 半導体基板上に形成された高不純物濃度
の第１導電型の第１の半導体層と、前記第１の半導体層
上に形成された、トランジスタの活性領域が形成される
領域に対応する部分に第１の開口が設けられた第１の絶
縁膜と、該第１の絶縁膜上に形成された、トランジスタ
の活性領域およびグラフトベースの形成される領域に第
２の開口が設けられた第２の絶縁膜と、前記第１および
第２の開口内に埋め込まれた第１導電型の第２の半導体
層と、を備え、前記第２の半導体層内には、前記第１の
開口上にこれを覆う形状に第２導電型のベース拡散層が
形成され、該ベース拡散層の表面領域内には第１導電型
のエミッタ拡散層が形成され、前記ベース拡散層の外側
の前記第２の半導体層内には前記ベース拡散層の側面お
よび前記第１の絶縁膜の上面に接するように高不純物濃
度の第２導電型のベース引き出し領域が形成されている
半導体装置において、前記第２の半導体層がすべて単結
晶半導体により構成されていることを特徴とする半導体
装置。 - 【請求項２】 前記第１、第２の絶縁膜には、それぞれ
第１の半導体層の表面を露出させる第３、第４の開口が
連続して形成されており、該第３、第４の開口内にはコ
レクタ引き出し領域を構成する第１導電型の第３の半導
体層が形成されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記第１の開口が、前記エミッタ拡散層
と概ね等しい大きさで該エミッタ拡散層の下方に形成さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第２の半導体層において、前記ベー
ス拡散層の膜厚は前記第２の絶縁膜の膜厚より薄く形成
されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項５】 前記第１乃至第３の半導体層は、Ｕ溝絶
縁膜によって囲まれておりこれにより該Ｕ溝絶縁膜内外
の素子が互いに電気的に分離されていることを特徴とす
る請求項１記載の半導体装置。 - 【請求項６】 前記第１の半導体層と前記第２の半導体
層および前記第１の絶縁膜との間、または、前記第１の
半導体層と前記第２、３の半導体層および前記第１の絶
縁膜との間には多結晶シリコン層もしくはアモルファス
シリコン層が形成されていることを特徴とする請求項１
または２記載の半導体装置。 - 【請求項７】 （１）主面側に第１導電型の半導体層が
形成された第２導電型の第１の半導体基板の主面と、主
面側に第１の開口を有する第１の絶縁膜が形成され、該
主面が平坦になされた第１導電型の第２の半導体基板の
主面とを張り合わせる工程と、 （２）前記第２の半導体基板の裏面を所望の膜厚まで研
削する工程と、 （３）前記第２の半導体基板を選択的に酸化して前記第
１の開口上にベース拡散層およびベース引き出し領域を
形成するための、第１の開口より大きい形状の第２の開
口を有する第２の絶縁膜を前記第１の絶縁膜に接するよ
うに形成する工程と、 （４）前記第２の半導体基板内に第２導電型の不純物を
選択的に導入して、前記第１の開口を覆うようにベース
拡散層を、該ベース拡散層の外側に該ベース拡散層の側
面および前記第１の絶縁膜の上面に接するようにベース
引き出し領域を形成する工程と、 （５）前記ベース拡散層の表面領域内に選択的に第１導
電型不純物を導入してエミッタ拡散層を形成する工程
と、を備えたことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記第（１）の工程において、第１の半
導体基板および／または第２の半導体基板の張り合わせ
面に、アモルファスシリコン膜または多結晶シリコン膜
を形成し、その後に張り合わせを行うことを特徴とする
請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記第１および第２の絶縁膜を形成する
際には、前記第１導電型の半導体層上にコレクタ引き出
し領域を形成するための第３、第４の開口をそれぞれ形
成することを特徴とする請求項７記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12130296A JP2853761B2 (ja) | 1996-05-16 | 1996-05-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12130296A JP2853761B2 (ja) | 1996-05-16 | 1996-05-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09306922A JPH09306922A (ja) | 1997-11-28 |
| JP2853761B2 true JP2853761B2 (ja) | 1999-02-03 |
Family
ID=14807900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12130296A Expired - Lifetime JP2853761B2 (ja) | 1996-05-16 | 1996-05-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853761B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100856941B1 (ko) * | 2008-01-07 | 2008-09-04 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
| JP6447322B2 (ja) * | 2015-04-02 | 2019-01-09 | 住友電気工業株式会社 | 半導体素子及び半導体素子の製造方法 |
-
1996
- 1996-05-16 JP JP12130296A patent/JP2853761B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09306922A (ja) | 1997-11-28 |
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