JP4484979B2 - バイポ−ラトランジスタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、バイポ−ラ型半導体装置およびバイポ−ラ型とＭＩＳ型半導体装置を同一基板に形成した半導体集積回路装置の製造方法に関わり、定電圧出力機能や定電流出力機能を有する電源用半導体集積回路装置を含む半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
従来、エピタキシャル成長膜を用いた半導体基板の全域ないし一部には、前記エピタキシャル成長膜下に埋込層を設けている。埋込層は、埋込層上に形成されるデバイスのオン抵抗の低抵抗化とともに、ソフトエラー及びラッチアップ耐性向上の為に用いられる。また、同一半導体基板上に、ＮＰＮ型およびＰＮＰ型の縦形バイポーラ・トランジスタを形成するときには、ＰＮＰ型のコレクタ領域と基板領域を電気的に分離するために、コレクタ領域と基板領域の間にＮ型の埋込み層領域を別途形成することがある。こうすることによって、縦形ＰＮＰバイポーラ・トランジスタのコレクタは任意の電位をとることができる。
【０００３】
ここで、分離のためのＮ型領域形成工程は、図３のように、ＮＰＮ型バイポーラ・トランジスタのコレクタ領域形成のために行われる、濃度の高いＮ型不純物導入工程と兼用するか、これとは別に比較的濃度の低いＮ型領域形成工程を付加するか、という２つの方法がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＰＮＰ型のコレクタ領域と基板領域を電気的に分離するために形成されるＮ型埋込み層領域を、図３のように、ＮＰＮ型のコレクタ領域と兼用すると、このＮ型領域は濃度が高いため、後の工程でこの領域上に形成するＰ型領域３の濃度を高くすることが難しい。すなわちＰＮＰ型コレクタ領域の抵抗が大きくなってしまう。また、Ｎ型領域の濃度を低くしてしまうと、逆にＮＰＮ型・コレクタ領域の抵抗が大きくなってしまう。一方、別工程でＮ型領域を形成するのはマスク増およびプロセスステップの増加となる。
【０００５】
本発明は以上のような点に着目してなされたもので、従来よりも高性能かつコスト高とならない、付加価値の高いバイポーラトランジスタを形成することが可能となる半導体装置の製造方法を提供することを目的としている。
【０００６】
【発明の実施の形態】
以下に、本発明の実施例を図面に基づいて説明する。図面においては、簡単のため、様々の層の厚みは誇張して示してある。
図１は、本発明の製造方法による半導体装置の一実施例を示す工程順模式的断面図、図２は、本発明の製造方法による半導体装置の一実施例を示す平面図である。
【０００７】
図１（ａ）のように、シリコン半導体基板１００、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵抗率のシリコン半導体基板に、後の工程（図示せず）でバイポーラトランジスタを形成する領域１０１の特定の領域にＮ型の導電型の不純物、例えば砒素を１×１０16ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3、の濃度となるように不純物導入する。このとき不純物を導入される領域１０５の一部に不純物導入されない領域１０４を設け、不純物を導入される領域１０５は不純物導入されない領域１０４を囲うように形成する。言い方を変えれば、不純物導入領域の内側に不純物導入されない窓をあけておくということである。不純物導入されない領域１０４はひとつあるいは複数個設けられることもある。例えば、複数個の場合は、図１（ｂ）および図２のように形成される。図２では、不純物が導入されない領域１０４は矩形であるが、円形でもかまわない。この不純物が導入されない領域１０４は、後の工程（図示せず）で形成されるバイポーラトランジスタのエミッタ領域のちょうど真下の領域から、コレクタ電極領域の真下にかけて配置される。
【０００８】
不純物導入量は、エピタキシャル成長膜１０３に形成するデバイスのコレクタと基板の電気的分離と共に、ソフトエラー及びラッチアップ耐性向上のため、好ましくは１×１０19ａｔｍｓ／ｃｍ3〜５×１０20ａｔｍｓ／ｃｍ3、より好ましくは１×１０21ａｔｍｓ／ｃｍ3ドーピングする。その後、１図（ｃ）のように、砒素を導入した領域の内側に、例えばホウ素をドーピングする。例えば、ホウ素のドーズ量は、１×１０14〜３×１０14ａｔｍｓ／ｃｍ2である。
【０００９】
その後、ドーピングされた不純物はアニール工程によりシリコン半導体基板１００に拡散される。この時点で、１図（ｄ）のように、Ｎ型の不純物領域１０５は、不純物が導入されなかった領域１０４まで拡散して、Ｎ型の不純物領域１０５の中にＰ型の不純物領域１０６を完全に包み込むような形態となる。その後さらに、図１（ｅ）のように、シリコン半導体基板１００上にエピタキシャル成長膜１０３、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚８μｍで形成する。さらに図１（ｆ）ホウ素を導入した領域上のＮ型エピタキシャル領域にＰ型の不純物、例えばホウ素を導入し、これを熱拡散させることによって、エピタキシャル成長前に導入したＰ型の領域１０６と接続させて、ＰＮＰ型バイポーラ・トランジスタのコレクタ領域が形成される。結果的にＰ型不純物領域１０６Ｂは、Ｎ型の不純物が導入されなかった領域１０４を設定しておいたために、Ｐ型不純物濃度が打ち消されにくくなり、抵抗の低い層にすることができる。
【００１０】
以上のことにより、マスク増および工程増とならずにコレクタ抵抗の小さい高性能なＰＮＰ型バイポーラ・トランジスタを形成できる。コレクタ抵抗と寄生バイポーラ効果を十分に考慮しつつ、不純物導入されない領域１０４の面積、形状、不純物導入されない領域１０４どうしの間隔、およびレイアウト位置を適宜変化させることにより、所望の特性をもつトランジスタが容易に作れる。
【００１１】
【発明の効果】
この発明は、以上説明したように、多くの複雑なプロセスを付加することなく、良好な電気特性を持つバイポ−ラトランジスタおよび、ＢｉＣＭＯＳ集積回路装置を形成できる効果を有する。
【図面の簡単な説明】
【図１】図１は、本発明のバイポ−ラトランジスタの一実施例の製造方法を示した工程順断面図である。
【図２】図２は、図１に示した工程の後の工程を示した工程順断面図である。
【図３】本発明のバイポ−ラトランジスタの一実施例の製造方法の一工程を示した平面図である。
【図４】従来のバイポ−ラトランジスタの製造方法を示した断面図である。
【符号の説明】
１ Ｐ型基板
２ トランジスタ形成領域
３ Ｐ-領域
４ Ｎ+領域
１００ Ｐ型基板
１０１ トランジスタ形成領域
１０２ Ｎ+領域
１０２Ｂ Ｎ+埋込み層領域
１０３ エピタキシャル成長膜
１０４ 不純物導入されない領域
１０５ 不純物導入される領域
１０６ Ｐ+領域
１０６Ｂ Ｐ+埋込み層領域
１０７ Ｐ-ウェル領域
【発明の属する技術分野】
この発明は、バイポ−ラ型半導体装置およびバイポ−ラ型とＭＩＳ型半導体装置を同一基板に形成した半導体集積回路装置の製造方法に関わり、定電圧出力機能や定電流出力機能を有する電源用半導体集積回路装置を含む半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
従来、エピタキシャル成長膜を用いた半導体基板の全域ないし一部には、前記エピタキシャル成長膜下に埋込層を設けている。埋込層は、埋込層上に形成されるデバイスのオン抵抗の低抵抗化とともに、ソフトエラー及びラッチアップ耐性向上の為に用いられる。また、同一半導体基板上に、ＮＰＮ型およびＰＮＰ型の縦形バイポーラ・トランジスタを形成するときには、ＰＮＰ型のコレクタ領域と基板領域を電気的に分離するために、コレクタ領域と基板領域の間にＮ型の埋込み層領域を別途形成することがある。こうすることによって、縦形ＰＮＰバイポーラ・トランジスタのコレクタは任意の電位をとることができる。
【０００３】
ここで、分離のためのＮ型領域形成工程は、図３のように、ＮＰＮ型バイポーラ・トランジスタのコレクタ領域形成のために行われる、濃度の高いＮ型不純物導入工程と兼用するか、これとは別に比較的濃度の低いＮ型領域形成工程を付加するか、という２つの方法がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＰＮＰ型のコレクタ領域と基板領域を電気的に分離するために形成されるＮ型埋込み層領域を、図３のように、ＮＰＮ型のコレクタ領域と兼用すると、このＮ型領域は濃度が高いため、後の工程でこの領域上に形成するＰ型領域３の濃度を高くすることが難しい。すなわちＰＮＰ型コレクタ領域の抵抗が大きくなってしまう。また、Ｎ型領域の濃度を低くしてしまうと、逆にＮＰＮ型・コレクタ領域の抵抗が大きくなってしまう。一方、別工程でＮ型領域を形成するのはマスク増およびプロセスステップの増加となる。
【０００５】
本発明は以上のような点に着目してなされたもので、従来よりも高性能かつコスト高とならない、付加価値の高いバイポーラトランジスタを形成することが可能となる半導体装置の製造方法を提供することを目的としている。
【０００６】
【発明の実施の形態】
以下に、本発明の実施例を図面に基づいて説明する。図面においては、簡単のため、様々の層の厚みは誇張して示してある。
図１は、本発明の製造方法による半導体装置の一実施例を示す工程順模式的断面図、図２は、本発明の製造方法による半導体装置の一実施例を示す平面図である。
【０００７】
図１（ａ）のように、シリコン半導体基板１００、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵抗率のシリコン半導体基板に、後の工程（図示せず）でバイポーラトランジスタを形成する領域１０１の特定の領域にＮ型の導電型の不純物、例えば砒素を１×１０16ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3、の濃度となるように不純物導入する。このとき不純物を導入される領域１０５の一部に不純物導入されない領域１０４を設け、不純物を導入される領域１０５は不純物導入されない領域１０４を囲うように形成する。言い方を変えれば、不純物導入領域の内側に不純物導入されない窓をあけておくということである。不純物導入されない領域１０４はひとつあるいは複数個設けられることもある。例えば、複数個の場合は、図１（ｂ）および図２のように形成される。図２では、不純物が導入されない領域１０４は矩形であるが、円形でもかまわない。この不純物が導入されない領域１０４は、後の工程（図示せず）で形成されるバイポーラトランジスタのエミッタ領域のちょうど真下の領域から、コレクタ電極領域の真下にかけて配置される。
【０００８】
不純物導入量は、エピタキシャル成長膜１０３に形成するデバイスのコレクタと基板の電気的分離と共に、ソフトエラー及びラッチアップ耐性向上のため、好ましくは１×１０19ａｔｍｓ／ｃｍ3〜５×１０20ａｔｍｓ／ｃｍ3、より好ましくは１×１０21ａｔｍｓ／ｃｍ3ドーピングする。その後、１図（ｃ）のように、砒素を導入した領域の内側に、例えばホウ素をドーピングする。例えば、ホウ素のドーズ量は、１×１０14〜３×１０14ａｔｍｓ／ｃｍ2である。
【０００９】
その後、ドーピングされた不純物はアニール工程によりシリコン半導体基板１００に拡散される。この時点で、１図（ｄ）のように、Ｎ型の不純物領域１０５は、不純物が導入されなかった領域１０４まで拡散して、Ｎ型の不純物領域１０５の中にＰ型の不純物領域１０６を完全に包み込むような形態となる。その後さらに、図１（ｅ）のように、シリコン半導体基板１００上にエピタキシャル成長膜１０３、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚８μｍで形成する。さらに図１（ｆ）ホウ素を導入した領域上のＮ型エピタキシャル領域にＰ型の不純物、例えばホウ素を導入し、これを熱拡散させることによって、エピタキシャル成長前に導入したＰ型の領域１０６と接続させて、ＰＮＰ型バイポーラ・トランジスタのコレクタ領域が形成される。結果的にＰ型不純物領域１０６Ｂは、Ｎ型の不純物が導入されなかった領域１０４を設定しておいたために、Ｐ型不純物濃度が打ち消されにくくなり、抵抗の低い層にすることができる。
【００１０】
以上のことにより、マスク増および工程増とならずにコレクタ抵抗の小さい高性能なＰＮＰ型バイポーラ・トランジスタを形成できる。コレクタ抵抗と寄生バイポーラ効果を十分に考慮しつつ、不純物導入されない領域１０４の面積、形状、不純物導入されない領域１０４どうしの間隔、およびレイアウト位置を適宜変化させることにより、所望の特性をもつトランジスタが容易に作れる。
【００１１】
【発明の効果】
この発明は、以上説明したように、多くの複雑なプロセスを付加することなく、良好な電気特性を持つバイポ−ラトランジスタおよび、ＢｉＣＭＯＳ集積回路装置を形成できる効果を有する。
【図面の簡単な説明】
【図１】図１は、本発明のバイポ−ラトランジスタの一実施例の製造方法を示した工程順断面図である。
【図２】図２は、図１に示した工程の後の工程を示した工程順断面図である。
【図３】本発明のバイポ−ラトランジスタの一実施例の製造方法の一工程を示した平面図である。
【図４】従来のバイポ−ラトランジスタの製造方法を示した断面図である。
【符号の説明】
１ Ｐ型基板
２ トランジスタ形成領域
３ Ｐ-領域
４ Ｎ+領域
１００ Ｐ型基板
１０１ トランジスタ形成領域
１０２ Ｎ+領域
１０２Ｂ Ｎ+埋込み層領域
１０３ エピタキシャル成長膜
１０４ 不純物導入されない領域
１０５ 不純物導入される領域
１０６ Ｐ+領域
１０６Ｂ Ｐ+埋込み層領域
１０７ Ｐ-ウェル領域
Claims (5)
- 第１導電型の半導体基板層上にバイポーラトランジスタの一部を形成する工程であって、
前記半導体基板層の上側表面上の第１の領域に第２導電型の不純物を選択的にドーピングする工程と、
前記第２導電型の不純物をドーピングした前記第１の領域の上側表面上の第２の領域に、第１導電型の不純物をドーピングする工程と、
前記半導体基板層にドーピングされた第２導電型の不純物と、前記第２の領域にドーピングされた第１導電型の不純物を、前記半導体基板中に拡散させる工程と、
前記半導体基板層上の前記上側表面上に第２導電型のエピタキシャル成長層を形成する工程と、を含み、
前記第２導電型の不純物が選択的にドーピングされる前記第１の領域は、前記第１の領域内の内側に、前記第２導電型の不純物がドーピングされない第３の領域を有し、前記第２導電型の不純物がドーピングされる第４の領域が、前記第３の領域を囲むように形成されており、前記第３の領域は後の工程で形成される前記バイポーラトランジスタのエミッタ領域の真下の領域から、コレクタ電極領域の真下にかけて形成されることを特徴とするバイポ−ラトランジスタの製造方法。 - 前記第２導電型の不純物が選択的にドーピングされる前記第1の領域内の、前記第２導電型の不純物ドーピングされない前記第３の領域が少なくとも２つ以上存在するように、前記第２導電型の不純物を、前記第１の領域に選択的に導入することを特徴とする請求項１記載の半導体装置の製造方法。
- 少なくとも２つ以上の前記第２導電型の不純物がドーピングされない前記第３の領域が、平行等間隔に並ぶように配置されることを特徴とする請求項１記載の半導体装置の製造方法。
- 少なくとも２つ以上の前記第２導電型の不純物ドーピングされない前記第３の領域が、Ｘ軸方向、及びＹ軸方向において平行等間隔に並ぶように、配置されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２導電型の不純物のドーズ量が１×１０15ａｔｏｍｓ／ｃｍ2以上であることを特徴とする請求項１記載の半導体装置の製造方法。
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP07599099A JP4484979B2 (ja) | 1999-03-19 | 1999-03-19 | バイポ−ラトランジスタの製造方法 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07599099A Expired - Lifetime JP4484979B2 (ja) | 1999-03-19 | 1999-03-19 | バイポ−ラトランジスタの製造方法 |
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| JPH06118622A (ja) * | 1992-10-01 | 1994-04-28 | Hitachi Ltd | マスク及びそれを用いた半導体装置の製造方法 |
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- 1999-03-19 JP JP07599099A patent/JP4484979B2/ja not_active Expired - Lifetime
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| US6335256B1 (en) | 2002-01-01 |
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