JP2888652B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特にヘテロバイポーラ型トランジスタの改良に関
するものである。
関し、特にヘテロバイポーラ型トランジスタの改良に関
するものである。
【０００２】
【従来の技術】図６は従来の半導体集積回路装置、特に
そのＮＰＮトランジスタを示す断面図であり、図におい
て、１はＰ型半導体基板で、その上にＮ型エピタキシャ
ル層３が形成されており、該Ｎ型エピタキシャル層３の
底部にはＮ型埋込層２が形成され、該Ｎ型エピタキシャ
ル層３を貫通するＮ型コレクタウォール層４と接続され
ている。また上記Ｎ型エピタキシャル層３表面の中央に
は真性ベース層８ａが形成され、Ｎ型エピタキシャル層
側部に形成された外部ベース層８ｂにつながっている。
また５は上記Ｎ型層を囲むよう形成されたフィールド酸
化膜で、該フィールド酸化膜５の下側にはチャネルカッ
ト層６が形成されている。１５は上記Ｎ型埋込層２及び
Ｎ型コレクタウォール層４上に形成されたコレクタ電
極、１３は上記外部ベース層８ｂ上に形成されたベース
電極であり、それぞれバリアメタル１２上にアルミ配線
１１を形成した２層構造となっている。また９は上記真
性ベース層８ａ上に形成された、Ｎ型不純物をドープし
たＳｉＣ層で、その上にバリアメタル１２とアルミ配線
１１からなるエミッタ電極１４が形成されている。な
お、７ａ，７ｂは上記各電極間を絶縁する層間酸化膜、
１０はバリアメタル１２と半導体層との接合面に形成さ
れたシリサイド膜である。
そのＮＰＮトランジスタを示す断面図であり、図におい
て、１はＰ型半導体基板で、その上にＮ型エピタキシャ
ル層３が形成されており、該Ｎ型エピタキシャル層３の
底部にはＮ型埋込層２が形成され、該Ｎ型エピタキシャ
ル層３を貫通するＮ型コレクタウォール層４と接続され
ている。また上記Ｎ型エピタキシャル層３表面の中央に
は真性ベース層８ａが形成され、Ｎ型エピタキシャル層
側部に形成された外部ベース層８ｂにつながっている。
また５は上記Ｎ型層を囲むよう形成されたフィールド酸
化膜で、該フィールド酸化膜５の下側にはチャネルカッ
ト層６が形成されている。１５は上記Ｎ型埋込層２及び
Ｎ型コレクタウォール層４上に形成されたコレクタ電
極、１３は上記外部ベース層８ｂ上に形成されたベース
電極であり、それぞれバリアメタル１２上にアルミ配線
１１を形成した２層構造となっている。また９は上記真
性ベース層８ａ上に形成された、Ｎ型不純物をドープし
たＳｉＣ層で、その上にバリアメタル１２とアルミ配線
１１からなるエミッタ電極１４が形成されている。な
お、７ａ，７ｂは上記各電極間を絶縁する層間酸化膜、
１０はバリアメタル１２と半導体層との接合面に形成さ
れたシリサイド膜である。
【０００３】次に、図４(a) 〜図４(c) ，図５(a) 〜図
５(c) ，図６を用い、半導体集積回路装置のアイソプレ
ーナ技術によるヘテロバイポーラ型トランジスタの製造
方法について説明する。まず、Ｐ型半導体基板１上にＮ
型埋込層２を形成し、この上にＮ型エピタキシャル層３
を成長させる( 図４(a) ）。次に素子を分離するために
シリコンエッチングを行い、チャネルカット層６をＢ+
（ボロン）注入及び熱処理により形成した後、フィール
ド酸化膜５を形成する（図４(b) ）。そして、Ｎ型コレ
クタウォール層４、真性ベース層８ａ、外部ベース層８
ｂをそれぞれＰ+ （リン）、Ｂ+ （ボロン）のイオン注
入と熱処理により形成する（図４(c) ）。そして、層間
酸化膜７ａをＣＶＤ(Chemical Vapor Deposition) によ
り形成し、真性ベース層８ａ上にエミッタ孔を開孔した
後、この上にＮ型不純物（例えばＰ+ （リン））をドー
プしたＳｉＣ９をエピタキシャル成長させる（ヘテロエ
ピタキシー）（図５(a) ）。その後、このＮ型不純物を
ドープしたＳｉＣ９をＲＩＥ(Reactive Ion Etching)に
よりパターニングし、Ｎ型コレクタウォール層４及び外
部ベース８ｂ上にそれぞれコレクタコンタクト孔及び外
部ベースコンタクト孔を開孔する（図５(b) ）。そし
て、シリサイド膜１０（例えばＴｉＳｉ2 ）を選択的に
形成し、層間酸化膜７ｂをＣＶＤにより形成する（図５
(c) ）。さらに、酸化膜ドライエッチングにより再度上
記各コンタクト孔を開孔し、バリアメタル１２及びアル
ミ配線１１の形成及びパターニングによりベース電極１
３，エミッタ電極１４，コレクタ電極１５を形成する
（図６）。
５(c) ，図６を用い、半導体集積回路装置のアイソプレ
ーナ技術によるヘテロバイポーラ型トランジスタの製造
方法について説明する。まず、Ｐ型半導体基板１上にＮ
型埋込層２を形成し、この上にＮ型エピタキシャル層３
を成長させる( 図４(a) ）。次に素子を分離するために
シリコンエッチングを行い、チャネルカット層６をＢ+
（ボロン）注入及び熱処理により形成した後、フィール
ド酸化膜５を形成する（図４(b) ）。そして、Ｎ型コレ
クタウォール層４、真性ベース層８ａ、外部ベース層８
ｂをそれぞれＰ+ （リン）、Ｂ+ （ボロン）のイオン注
入と熱処理により形成する（図４(c) ）。そして、層間
酸化膜７ａをＣＶＤ(Chemical Vapor Deposition) によ
り形成し、真性ベース層８ａ上にエミッタ孔を開孔した
後、この上にＮ型不純物（例えばＰ+ （リン））をドー
プしたＳｉＣ９をエピタキシャル成長させる（ヘテロエ
ピタキシー）（図５(a) ）。その後、このＮ型不純物を
ドープしたＳｉＣ９をＲＩＥ(Reactive Ion Etching)に
よりパターニングし、Ｎ型コレクタウォール層４及び外
部ベース８ｂ上にそれぞれコレクタコンタクト孔及び外
部ベースコンタクト孔を開孔する（図５(b) ）。そし
て、シリサイド膜１０（例えばＴｉＳｉ2 ）を選択的に
形成し、層間酸化膜７ｂをＣＶＤにより形成する（図５
(c) ）。さらに、酸化膜ドライエッチングにより再度上
記各コンタクト孔を開孔し、バリアメタル１２及びアル
ミ配線１１の形成及びパターニングによりベース電極１
３，エミッタ電極１４，コレクタ電極１５を形成する
（図６）。
【０００４】次に、ヘテロバイポーラについて説明す
る。この従来例ではエミッタにヘテロ材料のＳｉＣを用
いているが、このＳｉＣは半導体基板材料のＳｉよりバ
ンドギャップが大きく、ワイドバンドギャプエミッタ(w
ide bandgap emitter)となっている。この構造にする
と、エミッタ層のバンドギャップエネルギーがベース層
のそれより大きくなり、ベースからエミッタへの少数キ
ャリアの逆注入を抑え、エミッタ注入効率、即ち電流利
得を高くできる。
る。この従来例ではエミッタにヘテロ材料のＳｉＣを用
いているが、このＳｉＣは半導体基板材料のＳｉよりバ
ンドギャップが大きく、ワイドバンドギャプエミッタ(w
ide bandgap emitter)となっている。この構造にする
と、エミッタ層のバンドギャップエネルギーがベース層
のそれより大きくなり、ベースからエミッタへの少数キ
ャリアの逆注入を抑え、エミッタ注入効率、即ち電流利
得を高くできる。
【０００５】即ち、エミッタ注入効率ｒは下記の数１と
表され、ここでＩｎはエミッタからベースへ注入される
電子電流、Ｉｐはベースからエミッタへ注入されるホー
ル電流、Ｉｓはエミッタベース空乏層での再結合電流
で、Ｉｅはエミッタ電流（Ｉｎ＋Ｉｐ＋Ｉｓ）である。
従って、バンドギャップエネルギーを大きくすることに
より、ベースからエミッタへ注入されるホール電流Ｉｐ
を小さくして、エミッタ注入効率ｒを高くできる。
表され、ここでＩｎはエミッタからベースへ注入される
電子電流、Ｉｐはベースからエミッタへ注入されるホー
ル電流、Ｉｓはエミッタベース空乏層での再結合電流
で、Ｉｅはエミッタ電流（Ｉｎ＋Ｉｐ＋Ｉｓ）である。
従って、バンドギャップエネルギーを大きくすることに
より、ベースからエミッタへ注入されるホール電流Ｉｐ
を小さくして、エミッタ注入効率ｒを高くできる。
【０００６】
【数１】
【０００７】また電流利得βは下記の数２と表され、こ
こでＩｒはベース中での再結合電流、Ｉｃはコレクタ電
流（Ｉｎ−Ｉｒ）、Ｉｂはベース電流（Ｉｐ＋Ｉｒ＋Ｉ
ｓ）である。従って、バンドギャップエネルギーを大き
くすることにより、ベースからエミッタへ注入されるホ
ール電流Ｉｐを小さくして、電流利得βを高くできる。
こでＩｒはベース中での再結合電流、Ｉｃはコレクタ電
流（Ｉｎ−Ｉｒ）、Ｉｂはベース電流（Ｉｐ＋Ｉｒ＋Ｉ
ｓ）である。従って、バンドギャップエネルギーを大き
くすることにより、ベースからエミッタへ注入されるホ
ール電流Ｉｐを小さくして、電流利得βを高くできる。
【０００８】
【数２】
【０００９】従って、ベースの不純物濃度の増大を、こ
れに伴う電流利得の低下を抑えつつ実現し、ベース抵抗
を下げることができる。このような装置ではベース幅が
狭くてもベース抵抗を小さくでき、高速化が図れる。
れに伴う電流利得の低下を抑えつつ実現し、ベース抵抗
を下げることができる。このような装置ではベース幅が
狭くてもベース抵抗を小さくでき、高速化が図れる。
【００１０】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されいるので、一部がコレクタ
として機能するＮ型エピタキシャル層３やコレクタ電流
を引き出すためのＮ型埋込層２の面積が大きく、つまり
トランジスタ動作としては不要な領域が広い範囲に存在
するため、コレクタ・ベース間接合容量ＣTC，つまり真
性及び外部ベース層８ａ，８ｂとＮ型エピタキシャル層
３との間の接合容量、及びコレクタ・基板間接合容量Ｃ
TS，つまりＮ型埋込層２とＰ型半導体基板１との間の接
合容量が大きくなるという問題点があった。
装置は以上のように構成されいるので、一部がコレクタ
として機能するＮ型エピタキシャル層３やコレクタ電流
を引き出すためのＮ型埋込層２の面積が大きく、つまり
トランジスタ動作としては不要な領域が広い範囲に存在
するため、コレクタ・ベース間接合容量ＣTC，つまり真
性及び外部ベース層８ａ，８ｂとＮ型エピタキシャル層
３との間の接合容量、及びコレクタ・基板間接合容量Ｃ
TS，つまりＮ型埋込層２とＰ型半導体基板１との間の接
合容量が大きくなるという問題点があった。
【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、トランジスタ動作として不要
な部分を削減してトランジスタにおける寄生接合容量を
低減することができ、より高速な動作が可能なヘテロバ
イポーラ型の半導体集積回路装置を得ることを目的とす
る。
るためになされたもので、トランジスタ動作として不要
な部分を削減してトランジスタにおける寄生接合容量を
低減することができ、より高速な動作が可能なヘテロバ
イポーラ型の半導体集積回路装置を得ることを目的とす
る。
【００１２】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、半導体基板上に複数の半導体層を形成し
てなるプレーナ型バイポーラトランジスタ素子を備えた
半導体集積回路装置において、上記トランジスタ素子を
分離するためのフィールド酸化膜の直下部分，及び該部
分に連続する，上記トランジスタ素子の外部ベース領域
の直下部分に、高エネルギー酸素注入により該各部分の
材料を酸化してなる酸化膜が形成されているものであ
る。
積回路装置は、半導体基板上に複数の半導体層を形成し
てなるプレーナ型バイポーラトランジスタ素子を備えた
半導体集積回路装置において、上記トランジスタ素子を
分離するためのフィールド酸化膜の直下部分，及び該部
分に連続する，上記トランジスタ素子の外部ベース領域
の直下部分に、高エネルギー酸素注入により該各部分の
材料を酸化してなる酸化膜が形成されているものであ
る。
【００１３】また、この発明は、上記半導体集積回路装
置において、上記トランジスタ素子を、そのエミッタ領
域に、ベース領域を構成する半導体材料とは異なる，バ
ンドギャップエネルギーの大きい半導体材料を用いた，
ヘテロバイポーラ型トランジスタとしたものである。
置において、上記トランジスタ素子を、そのエミッタ領
域に、ベース領域を構成する半導体材料とは異なる，バ
ンドギャップエネルギーの大きい半導体材料を用いた，
ヘテロバイポーラ型トランジスタとしたものである。
【００１４】また、この発明に係る半導体集積回路の製
造方法は、半導体基板上に複数の半導体層を形成してプ
レーナ型バイポーラトランジスタ素子を形成する素子形
成工程を有する半導体集積回路装置の製造方法におい
て、上記素子形成工程は、第一導電型基板表面に第二導
電型埋め込み層，該第二導電型埋め込み層の両側に第一
導電型チャネルカット層，及び上記第二導電型埋め込み
層上，及び上記第一導電型チャネルカット層上に第二導
電型エピタキシャル層をそれぞれ形成した後に、後の工
程で素子分離を行うためのフィールド酸化膜が形成され
る部分の直下となる部分，及び該部分に連続する，後の
工程で上記トランジスタ素子の外部ベース領域が形成さ
れる部分の直下となる部分に、高エネルギーで酸素注入
する工程と、この高エネルギーで酸素を注入した部分の
材料を熱処理を行うことにより酸化して、該部分に酸化
膜を形成する工程と、上記第二導電型エピタキシャル層
上の，素子分離を行うための領域以外にマスクを形成
し、これをマスクにして素子分離を行うためのフィール
ド酸化膜を形成する工程と、上記第二導電型エピタキシ
ャル層の一部に第二導電型コレクタウォール層と、上記
第二導電型エピタキシャル層の表面の一部に真性ベース
層と、上記第二導電型エピタキシャル層の上記真性ベー
ス層に連続する，高エネルギーで酸素を注入してなる上
記酸化膜の直上部分に外部ベース層とをそれぞれ形成す
る工程とを含むものである。
造方法は、半導体基板上に複数の半導体層を形成してプ
レーナ型バイポーラトランジスタ素子を形成する素子形
成工程を有する半導体集積回路装置の製造方法におい
て、上記素子形成工程は、第一導電型基板表面に第二導
電型埋め込み層，該第二導電型埋め込み層の両側に第一
導電型チャネルカット層，及び上記第二導電型埋め込み
層上，及び上記第一導電型チャネルカット層上に第二導
電型エピタキシャル層をそれぞれ形成した後に、後の工
程で素子分離を行うためのフィールド酸化膜が形成され
る部分の直下となる部分，及び該部分に連続する，後の
工程で上記トランジスタ素子の外部ベース領域が形成さ
れる部分の直下となる部分に、高エネルギーで酸素注入
する工程と、この高エネルギーで酸素を注入した部分の
材料を熱処理を行うことにより酸化して、該部分に酸化
膜を形成する工程と、上記第二導電型エピタキシャル層
上の，素子分離を行うための領域以外にマスクを形成
し、これをマスクにして素子分離を行うためのフィール
ド酸化膜を形成する工程と、上記第二導電型エピタキシ
ャル層の一部に第二導電型コレクタウォール層と、上記
第二導電型エピタキシャル層の表面の一部に真性ベース
層と、上記第二導電型エピタキシャル層の上記真性ベー
ス層に連続する，高エネルギーで酸素を注入してなる上
記酸化膜の直上部分に外部ベース層とをそれぞれ形成す
る工程とを含むものである。
【００１５】
【００１６】
【作用】この発明においては、半導体基板上に複数の半
導体層を形成してなるプレーナ型バイポーラトランジス
タ素子を備えた半導体集積回路装置において、上記トラ
ンジスタ素子を分離するためのフィールド酸化膜の直下
部分，及び該部分に連続する，上記トランジスタ高エネ
ルギー酸素注入によるＳＯＩ(Silicon On Insulator)技
術を用いて該各部分の材料を酸化してなる酸化膜を形成
したので、トランジスタを構成する半導体層相互間及び
該半導体層と半導体基板との間の寄生接合容量を低減す
ることができ、これによりトランジスタ動作を高速化す
ることができる。
導体層を形成してなるプレーナ型バイポーラトランジス
タ素子を備えた半導体集積回路装置において、上記トラ
ンジスタ素子を分離するためのフィールド酸化膜の直下
部分，及び該部分に連続する，上記トランジスタ高エネ
ルギー酸素注入によるＳＯＩ(Silicon On Insulator)技
術を用いて該各部分の材料を酸化してなる酸化膜を形成
したので、トランジスタを構成する半導体層相互間及び
該半導体層と半導体基板との間の寄生接合容量を低減す
ることができ、これによりトランジスタ動作を高速化す
ることができる。
【００１７】またトランジスタ素子のエミッタ領域に、
ベース領域を構成する半導体材料とは異なり、バンドギ
ャップエネルギーの大きい半導体材料を用いたので、ベ
ース幅が狭くてもベース抵抗を下げることができ、この
結果、高速動作が可能なヘテロバイポーラ型の半導体集
積回路装置を得ることができる。またこの発明において
は、半導体基板上に複数の半導体層を形成してプレーナ
型バイポーラトランジスタ素子を形成する素子形成工程
を有する半導体集積回路装置の製造方法において、上記
素子形成工程は、第一導電型基板表面に第二導電型埋め
込み層，該第二導電型埋め込み層の両側に第一導電型チ
ャネルカット層，及び上記第二導電型埋め込み層上，及
び上記第一導電型チャネルカット層上に第二導電型エピ
タキシャル層をそれぞれ形成した後に、後の工程で素子
分離を行うためのフィールド酸化膜が形成される部分の
直下となる部分，及び該部分に連続する，後の工程で上
記トランジスタ素子の外部ベース領域が形成される部分
の直下となる部分に、高エネルギーで酸素注入する工程
と、この高エネルギーで酸素を注入した部分の材料を熱
処理を行うことにより酸化して、該部分に酸化膜を形成
する工程と、上記第二導電型エピタキシャル層上の，素
子分離を行うための領域以外にマスクを形成し、これを
マスクにして素子分離を行うためのフィールド酸化膜を
形成する工程と、上記第二導電型エピタキシャル層の一
部に第二導電型コレクタウォール層と、上記第二導電型
エピタキシャル層の表面の一部に真性ベース層と、上記
第二導電型エピタキシャル層の上記真性ベース層に連続
する，高エネルギーで酸素を注入してなる上記酸化膜の
直上部分に外部ベース層とをそれぞれ形成する工程とを
含むので、コレクタ・ベース間接合容量を低減すること
ができ、高速動作が可能な半導体集積回路装置を得るこ
とができる。
ベース領域を構成する半導体材料とは異なり、バンドギ
ャップエネルギーの大きい半導体材料を用いたので、ベ
ース幅が狭くてもベース抵抗を下げることができ、この
結果、高速動作が可能なヘテロバイポーラ型の半導体集
積回路装置を得ることができる。またこの発明において
は、半導体基板上に複数の半導体層を形成してプレーナ
型バイポーラトランジスタ素子を形成する素子形成工程
を有する半導体集積回路装置の製造方法において、上記
素子形成工程は、第一導電型基板表面に第二導電型埋め
込み層，該第二導電型埋め込み層の両側に第一導電型チ
ャネルカット層，及び上記第二導電型埋め込み層上，及
び上記第一導電型チャネルカット層上に第二導電型エピ
タキシャル層をそれぞれ形成した後に、後の工程で素子
分離を行うためのフィールド酸化膜が形成される部分の
直下となる部分，及び該部分に連続する，後の工程で上
記トランジスタ素子の外部ベース領域が形成される部分
の直下となる部分に、高エネルギーで酸素注入する工程
と、この高エネルギーで酸素を注入した部分の材料を熱
処理を行うことにより酸化して、該部分に酸化膜を形成
する工程と、上記第二導電型エピタキシャル層上の，素
子分離を行うための領域以外にマスクを形成し、これを
マスクにして素子分離を行うためのフィールド酸化膜を
形成する工程と、上記第二導電型エピタキシャル層の一
部に第二導電型コレクタウォール層と、上記第二導電型
エピタキシャル層の表面の一部に真性ベース層と、上記
第二導電型エピタキシャル層の上記真性ベース層に連続
する，高エネルギーで酸素を注入してなる上記酸化膜の
直上部分に外部ベース層とをそれぞれ形成する工程とを
含むので、コレクタ・ベース間接合容量を低減すること
ができ、高速動作が可能な半導体集積回路装置を得るこ
とができる。
【００１８】
【実施例】図３は、この発明の一実施例による半導体集
積回路装置を示す断面図である。図において、図６と同
一符号は同一又は相当部分を示し、１６は高エネルギー
酸素注入により形成した酸化膜で、その一部が上記外部
ベース層８ｂの下側に位置している。
積回路装置を示す断面図である。図において、図６と同
一符号は同一又は相当部分を示し、１６は高エネルギー
酸素注入により形成した酸化膜で、その一部が上記外部
ベース層８ｂの下側に位置している。
【００１９】次に製造方法について図１(a) 〜図１(c)
，図２(a) 〜図２(c) 及び図３を用いて説明する。ま
ず、Ｐ型半導体基板１上にＮ型埋込層２及びチャネルカ
ット層６を形成し、この上にＮ型エピタキシャル層３を
成長させる（図１(a) ）。次にＳＯＩ(Silicon On Insu
lator)技術を用いて、つまりＳｉＯ2 マスクをかけて高
エネルギー（ＭｅＶ）酸素注入を行い、熱処理を行っ
て、酸化膜１６を形成する（図１(b) ）。そして、窒化
膜をマスクにしてフィールド酸化膜５を形成する（図１
(c) ）。その後、Ｎ型コレクタウォール層４，真性ベー
ス層８ａ、外部ベース層８ｂをそれぞれＰ+ （リン），
Ｂ+ （ボロン）のイオン注入と熱処理により形成する
（図２(a) ）。そして、層間酸化膜７ａをＣＶＤにより
形成し、エミッタ孔を開孔した後、この上にＮ型不純物
（例えばＰ+ （リン））をドープしたＳｉＣ９をエピタ
キシャル成長させる（図２(b) ）。その後、このＮ型不
純物をドープしたＳｉＣ９をＲＩＥによりパターニング
し、コレクタコンタクト孔及び外部ベースコンタクト孔
を開孔する。そして、シリサイド膜１０（例えばＴｉＳ
ｉ2 ）を選択的に形成し、層間酸化膜７ｂをＣＶＤによ
り形成する（図２(c) ）。さらに、酸化膜ドライエッチ
ングによりコンタクト孔を開孔し、バリアメタル１２及
びアルミ配線１１によりベース電極１３，エミッタ電極
１４，コレクタ電極１５を形成する（図３）。
，図２(a) 〜図２(c) 及び図３を用いて説明する。ま
ず、Ｐ型半導体基板１上にＮ型埋込層２及びチャネルカ
ット層６を形成し、この上にＮ型エピタキシャル層３を
成長させる（図１(a) ）。次にＳＯＩ(Silicon On Insu
lator)技術を用いて、つまりＳｉＯ2 マスクをかけて高
エネルギー（ＭｅＶ）酸素注入を行い、熱処理を行っ
て、酸化膜１６を形成する（図１(b) ）。そして、窒化
膜をマスクにしてフィールド酸化膜５を形成する（図１
(c) ）。その後、Ｎ型コレクタウォール層４，真性ベー
ス層８ａ、外部ベース層８ｂをそれぞれＰ+ （リン），
Ｂ+ （ボロン）のイオン注入と熱処理により形成する
（図２(a) ）。そして、層間酸化膜７ａをＣＶＤにより
形成し、エミッタ孔を開孔した後、この上にＮ型不純物
（例えばＰ+ （リン））をドープしたＳｉＣ９をエピタ
キシャル成長させる（図２(b) ）。その後、このＮ型不
純物をドープしたＳｉＣ９をＲＩＥによりパターニング
し、コレクタコンタクト孔及び外部ベースコンタクト孔
を開孔する。そして、シリサイド膜１０（例えばＴｉＳ
ｉ2 ）を選択的に形成し、層間酸化膜７ｂをＣＶＤによ
り形成する（図２(c) ）。さらに、酸化膜ドライエッチ
ングによりコンタクト孔を開孔し、バリアメタル１２及
びアルミ配線１１によりベース電極１３，エミッタ電極
１４，コレクタ電極１５を形成する（図３）。
【００２０】このように本実施例では、外部ベース層８
ｂ下側の半導体領域を高エネルギー酸素注入により酸化
して、Ｎ型埋込層２及びＮ型エピタキシャル層３の、ト
ランジスタ動作に不要な部分を削減したので、コレクタ
・ベース間接合容量ＣTC及びコレクタ・基板間接合容量
ＣTSを低減することができ、より高速なトランジスタ動
作を実現できる。
ｂ下側の半導体領域を高エネルギー酸素注入により酸化
して、Ｎ型埋込層２及びＮ型エピタキシャル層３の、ト
ランジスタ動作に不要な部分を削減したので、コレクタ
・ベース間接合容量ＣTC及びコレクタ・基板間接合容量
ＣTSを低減することができ、より高速なトランジスタ動
作を実現できる。
【００２１】また、エミッタにヘテロ材料のＳｉＣを用
いているので、エミッタ層のバンドギャップエネルギー
がベースのそれより大きくなり、ベースからエミッタへ
の少数キャリアの逆注入を抑え、エミッタ注入効率、即
ち電流利得を高くできる。このため電流利得の低下を考
えずにベースの不純物濃度を大幅に上げられ、即ちベー
ス幅が狭くてもベース抵抗を下げることができ、より高
速動作が可能なヘテロバイポーラ型の半導体集積回路装
置を得ることができる。
いているので、エミッタ層のバンドギャップエネルギー
がベースのそれより大きくなり、ベースからエミッタへ
の少数キャリアの逆注入を抑え、エミッタ注入効率、即
ち電流利得を高くできる。このため電流利得の低下を考
えずにベースの不純物濃度を大幅に上げられ、即ちベー
ス幅が狭くてもベース抵抗を下げることができ、より高
速動作が可能なヘテロバイポーラ型の半導体集積回路装
置を得ることができる。
【００２２】なお上記実施例では、外部ベース層８ｂの
下側の半導体領域を高エネルギー酸素注入により酸化し
た場合を示したが、上記酸素注入により酸化する領域は
これに限るものではなく、トランジスタ動作に不要な領
域であれば、接合容量の低減の効果を得ることができ
る。
下側の半導体領域を高エネルギー酸素注入により酸化し
た場合を示したが、上記酸素注入により酸化する領域は
これに限るものではなく、トランジスタ動作に不要な領
域であれば、接合容量の低減の効果を得ることができ
る。
【００２３】
【発明の効果】以上のように、本発明に係る半導体集積
回路装置によれば、半導体基板上に複数の半導体層を形
成してなるプレーナ型バイポーラトランジスタ素子を備
えた半導体集積回路装置において、上記トランジスタ素
子を分離するためのフィールド酸化膜の直下部分，及び
該部分に連続する，上記トランジスタ素子の外部ベース
領域の直下部分に、高エネルギー酸素注入によるＳＯＩ
(Silicon On Insulator)技術を用いて該各部分の材料を
酸化してなる酸化膜を形成したので、コレクタ・ベース
間接合容量Ｃ TC を低減することができ、より高速動作が
可能なへテロバイポーラ型半導体集積回路装置が得られ
るという効果がある。また、トランジスタ素子を、その
エミッタ領域に、ベース領域を構成する半導体材料とは
異なる，バンドギャップエネルギーの大きい半導体材料
を用いたヘテロバイポーラ型トランジスタとしたので、
ベース幅が狭くてもベース抵抗を下げることができ、こ
れにより、高速動作が可能なヘテロバイポーラ型の半導
体集積回路装置を得ることができる効果がある。
回路装置によれば、半導体基板上に複数の半導体層を形
成してなるプレーナ型バイポーラトランジスタ素子を備
えた半導体集積回路装置において、上記トランジスタ素
子を分離するためのフィールド酸化膜の直下部分，及び
該部分に連続する，上記トランジスタ素子の外部ベース
領域の直下部分に、高エネルギー酸素注入によるＳＯＩ
(Silicon On Insulator)技術を用いて該各部分の材料を
酸化してなる酸化膜を形成したので、コレクタ・ベース
間接合容量Ｃ TC を低減することができ、より高速動作が
可能なへテロバイポーラ型半導体集積回路装置が得られ
るという効果がある。また、トランジスタ素子を、その
エミッタ領域に、ベース領域を構成する半導体材料とは
異なる，バンドギャップエネルギーの大きい半導体材料
を用いたヘテロバイポーラ型トランジスタとしたので、
ベース幅が狭くてもベース抵抗を下げることができ、こ
れにより、高速動作が可能なヘテロバイポーラ型の半導
体集積回路装置を得ることができる効果がある。
【００２４】また、本発明に係る半導体集積回路装置の
製造方法によれば、半導体基板上に複数の半導体層を形
成してプレーナ型バイポーラトランジスタ素子を形成す
る素子形成工程を有する半導体集積回路装置の製造方法
において、上記素子形成工程は、第一導電型基板表面に
第二導電型埋め込み層，該第二導電型埋め込み層の両側
に第一導電型チャネルカット層，及び上記第二導電型埋
め込み層上，及び上記第一導電型チャネルカット層上に
第二導電型エピタキシャル層をそれぞれ形成した後に、
後の工程で素子分離を行うためのフィールド酸化膜が形
成される部分の直下となる部分，及び該部分に連続す
る，後の工程で上記トランジスタ素子の外部ベース領域
が形成される部分の直下となる部分に、高エネルギーで
酸素注入する工程と、この高エネルギーで酸素を注入し
た部分の材料を熱処理を行うことにより酸化して、該部
分に酸化膜を形成する工程と、上記第二導電型エピタキ
シャル層上の，素子分離を行うための領域以外にマスク
を形成し、これをマスクにして素子分離を行うためのフ
ィールド酸化膜を形成する工程と、上記第二導電型エピ
タキシャル層の一部に第二導電型コレクタウォール層
と、上記第二導電型エピタキシャル層の表面の一部に真
性ベース層と、上記第二導電型エピタキシャル層の上記
真性ベース層に連続する，高エネルギーで酸素を注入し
てなる上記酸化膜の直上部分に外部ベース層とをそれぞ
れ形成する工程とを含むので、コレクタ・ベース間接合
容量ＣTCを低減することができ、これにより高速動作が
可能な半導体集積回路装置が得られるという効果があ
る。
製造方法によれば、半導体基板上に複数の半導体層を形
成してプレーナ型バイポーラトランジスタ素子を形成す
る素子形成工程を有する半導体集積回路装置の製造方法
において、上記素子形成工程は、第一導電型基板表面に
第二導電型埋め込み層，該第二導電型埋め込み層の両側
に第一導電型チャネルカット層，及び上記第二導電型埋
め込み層上，及び上記第一導電型チャネルカット層上に
第二導電型エピタキシャル層をそれぞれ形成した後に、
後の工程で素子分離を行うためのフィールド酸化膜が形
成される部分の直下となる部分，及び該部分に連続す
る，後の工程で上記トランジスタ素子の外部ベース領域
が形成される部分の直下となる部分に、高エネルギーで
酸素注入する工程と、この高エネルギーで酸素を注入し
た部分の材料を熱処理を行うことにより酸化して、該部
分に酸化膜を形成する工程と、上記第二導電型エピタキ
シャル層上の，素子分離を行うための領域以外にマスク
を形成し、これをマスクにして素子分離を行うためのフ
ィールド酸化膜を形成する工程と、上記第二導電型エピ
タキシャル層の一部に第二導電型コレクタウォール層
と、上記第二導電型エピタキシャル層の表面の一部に真
性ベース層と、上記第二導電型エピタキシャル層の上記
真性ベース層に連続する，高エネルギーで酸素を注入し
てなる上記酸化膜の直上部分に外部ベース層とをそれぞ
れ形成する工程とを含むので、コレクタ・ベース間接合
容量ＣTCを低減することができ、これにより高速動作が
可能な半導体集積回路装置が得られるという効果があ
る。
【図１】本発明の一実施例による半導体集積回路装置の
製造方法の一部を示す断面図。
製造方法の一部を示す断面図。
【図２】本発明の一実施例による半導体集積回路装置の
製造方法の一部を示す断面図。
製造方法の一部を示す断面図。
【図３】本発明の一実施例による半導体集積回路装置を
示す断面図。
示す断面図。
【図４】従来の半導体集積回路装置の製造方法の一部を
示す断面図。
示す断面図。
【図５】従来の半導体集積回路装置の製造方法の一部を
示す断面図。
示す断面図。
【図６】従来の半導体集積回路装置を示す断面図。
１ Ｐ型半導体基板 ２ Ｎ型埋込層 ３ Ｎ型エピタキシャル層 ４ Ｎ型コレクタウォール層 ５ フィールド酸化膜 ６ チャネルカット層 ７ａ，７ｂ 層間酸化膜 ８ａ 真性ベース層 ８ｂ 外部ベース層 ９ Ｎ型不純物をドープしたＳｉＣ １０ シリサイド膜 １１ アルミ配線 １２ バリアメタル １３ ベース電極 １４ エミッタ電極 １５ コレクタ電極 １６ 高エネルギー酸素注入により形成した酸化
膜
膜
フロントページの続き (56)参考文献 特開 昭62−160760（ＪＰ，Ａ) 特開 平１−143260（ＪＰ，Ａ) 特開 平４−33343（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 21/70 - 21/74 H01L 21/76 - 21/765 H01L 21/77
Claims (3)
- 【請求項１】 半導体基板上に複数の半導体層を形成し
てなるプレーナ型バイポーラトランジスタ素子を備えた
半導体集積回路装置において、上記トランジスタ素子を分離するためのフィールド酸化
膜の直下部分，及び該部分に連続する，上記トランジス
タ素子の外部ベース領域の直下部分に、高エネルギー酸
素注入により該各部分の材料を酸化してなる酸化膜が形
成されていることを特徴とする 半導体集積回路装置。 - 【請求項２】 上記トランジスタ素子は、エミッタ領域
に、ベース領域を構成する半導体材料と異なる，バンド
ギャップエネルギーの大きい半導体材料を用いた、ヘテ
ロバイポーラ型トランジスタであることを特徴とする請
求項１記載の半導体集積回路装置。 - 【請求項３】 半導体基板上に複数の半導体層を形成し
てプレーナ型バイポーラトランジスタ素子を形成する素
子形成工程を有する半導体集積回路装置の製造方法にお
いて、 上記素子形成工程は、 第一導電型基板表面に第二導電型埋め込み層，該第二導
電型埋め込み層の両側に第一導電型チャネルカット層，
及び上記第二導電型埋め込み層上，及び上記第一導電型
チャネルカット層上に第二導電型エピタキシャル層をそ
れぞれ形成した後に、 後の工程で素子分離を行うためのフィールド酸化膜が形
成される部分の直下となる部分，及び該部分に連続す
る，後の工程で上記トランジスタ素子の外部ベース領域
が形成される部分の直下となる部分に、高エネルギーで
酸素注入する工程と、 この高エネルギーで酸素を注入した部分の材料を熱処理
を行うことにより酸化して、該部分に酸化膜を形成する
工程と、 上記第二導電型エピタキシャル層上の，素子分離を行う
ための領域以外にマスクを形成し、これをマスクにして
素子分離を行うためのフィールド酸化膜を形成する工程
と、 上記第二導電型エピタキシャル層の一部に第二導電型コ
レクタウォール層と、 上記第二導電型エピタキシャル層
の表面の一部に真性ベース層と、上記第二導電型エピタ
キシャル層の上記真性ベース層に連続する，高エネルギ
ーで酸素を注入してなる上記酸化膜の直上部分に外部ベ
ース層とをそれぞれ形成する工程とを含むことを特徴と
する半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014001A JP2888652B2 (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014001A JP2888652B2 (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239134A JPH04239134A (ja) | 1992-08-27 |
| JP2888652B2 true JP2888652B2 (ja) | 1999-05-10 |
Family
ID=11848985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014001A Expired - Fee Related JP2888652B2 (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888652B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160760A (ja) * | 1986-01-10 | 1987-07-16 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1991
- 1991-01-11 JP JP3014001A patent/JP2888652B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04239134A (ja) | 1992-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |