JP2808965B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構造に関
する。
する。
【０００２】
【従来の技術】従来のバイポーラトランジスタの構造を
図４（ａ）に示す。Ｐ型シリコン基板１上にＮ+ 型低抵
抗領域２があり、その上部にＮ型シリコンエピタキシャ
ル層３を形成する。隣接する素子を分離するため、素子
分離領域１２を形成する。続いて、表面に絶縁膜８を形
成する。ベース領域となるところの絶縁膜をエッチング
により除去し、Ｐ型不純物を拡散し、ベース領域６を形
成する。同様にＮ型不純物を拡散することでエミッタ領
域７を形成する。最後にアルミなどの電極材料を蒸着
し、エッチングにより、コレクタ電極９、エミッタ電極
１０、ベース電極１１を形成する。
図４（ａ）に示す。Ｐ型シリコン基板１上にＮ+ 型低抵
抗領域２があり、その上部にＮ型シリコンエピタキシャ
ル層３を形成する。隣接する素子を分離するため、素子
分離領域１２を形成する。続いて、表面に絶縁膜８を形
成する。ベース領域となるところの絶縁膜をエッチング
により除去し、Ｐ型不純物を拡散し、ベース領域６を形
成する。同様にＮ型不純物を拡散することでエミッタ領
域７を形成する。最後にアルミなどの電極材料を蒸着
し、エッチングにより、コレクタ電極９、エミッタ電極
１０、ベース電極１１を形成する。
【０００３】Ｎ型シリコンエピタキシャル層３は、エピ
タキシャル層形成時にＮ型不純物濃度が１０16ｃｍ-3程
度である。そのため、よりコレクタ直列抵抗を下げるた
めに、コレクタ電極９とＮ+ 型低抵抗領域２の間のＮ型
シリコンエピタキシャル層に、Ｎ型不純物、たとえばリ
ンを拡散し、図４（ａ）のようにコレクタのリン拡散領
域１６を形成する方法が行われている。
タキシャル層形成時にＮ型不純物濃度が１０16ｃｍ-3程
度である。そのため、よりコレクタ直列抵抗を下げるた
めに、コレクタ電極９とＮ+ 型低抵抗領域２の間のＮ型
シリコンエピタキシャル層に、Ｎ型不純物、たとえばリ
ンを拡散し、図４（ａ）のようにコレクタのリン拡散領
域１６を形成する方法が行われている。
【０００４】また、コレクタ直列抵抗を下げるため、図
４（ｂ）に示すように、コレクタ電極９から埋め込み領
域２までのＮ型シリコンエピタキシャル層に溝を形成
し、その中に金属（タングステンなど）を充填し埋込み
金属領域４を形成するという方法が提案されている。こ
の方法では、上記のリンを拡散する方法に比べ、よりコ
レクタ直列抵抗が下がるという利点をもっている。
４（ｂ）に示すように、コレクタ電極９から埋め込み領
域２までのＮ型シリコンエピタキシャル層に溝を形成
し、その中に金属（タングステンなど）を充填し埋込み
金属領域４を形成するという方法が提案されている。こ
の方法では、上記のリンを拡散する方法に比べ、よりコ
レクタ直列抵抗が下がるという利点をもっている。
【０００５】
【発明が解決しようとする課題】このような従来の方法
では以下のような欠点があった。Ｎ型不純物を拡散する
方法では、拡散時にＮ型不純物は基板の下方向と同時に
横方向にも拡散する。拡散したＮ型不純物がベース領域
と接触するのを防ぐため、コレクタ領域とベース領域を
十分に離すか、または、ベース領域とコレクタ領域を絶
縁膜で分離しなければならない。そのため、集積回路の
高集積化が困難になる。
では以下のような欠点があった。Ｎ型不純物を拡散する
方法では、拡散時にＮ型不純物は基板の下方向と同時に
横方向にも拡散する。拡散したＮ型不純物がベース領域
と接触するのを防ぐため、コレクタ領域とベース領域を
十分に離すか、または、ベース領域とコレクタ領域を絶
縁膜で分離しなければならない。そのため、集積回路の
高集積化が困難になる。
【０００６】また、金属を充填する方法では、埋め込ま
れた金属とＮ型シリコンエピタキシャル層のショットキ
ー効果により、金属の横方向からＮ+ 型低抵抗領域にキ
ャリアの注入による電流のパスが生じ、その電流のパス
がベース領域と接触するのを防ぐために、埋め込まれた
金属とベース領域の間を離さなければならない。そのた
め、集積回路の高集積化が困難になる。
れた金属とＮ型シリコンエピタキシャル層のショットキ
ー効果により、金属の横方向からＮ+ 型低抵抗領域にキ
ャリアの注入による電流のパスが生じ、その電流のパス
がベース領域と接触するのを防ぐために、埋め込まれた
金属とベース領域の間を離さなければならない。そのた
め、集積回路の高集積化が困難になる。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
コレクタ抵抗を下げ、素子の高集積化を図るために、Ｎ
型エピタキシャル層とたとえばコレクタ引出し電極とな
る埋め込み金属領域の間にシリコンを主成分とする非晶
質膜または多結晶膜を形成する。金属はモリブデン、タ
ングステン／窒化チタン／チタンもしくは銅であること
ができる。又、非晶質膜または多結晶膜にはＮ型の不純
物が５×１０18ａｔｏｍｓ／ｃｍ3 以上ドープされてい
ることが好ましい。
コレクタ抵抗を下げ、素子の高集積化を図るために、Ｎ
型エピタキシャル層とたとえばコレクタ引出し電極とな
る埋め込み金属領域の間にシリコンを主成分とする非晶
質膜または多結晶膜を形成する。金属はモリブデン、タ
ングステン／窒化チタン／チタンもしくは銅であること
ができる。又、非晶質膜または多結晶膜にはＮ型の不純
物が５×１０18ａｔｏｍｓ／ｃｍ3 以上ドープされてい
ることが好ましい。
【０００８】
【実施例】本発明についての実施例を参照にして詳細に
説明する。実施例においてはバイポーラトランジスタの
コレクタ引出し部について述べているが、すべての引出
し部について用いることができるのはいうまでもない。
説明する。実施例においてはバイポーラトランジスタの
コレクタ引出し部について述べているが、すべての引出
し部について用いることができるのはいうまでもない。
【０００９】図１は本発明の第１の実施例の断面構造図
である。Ｐ型シリコン記番１上にＮ+ 型低抵抗領域２が
あり、その上部にＮ型シリコンエピタキシャル層３があ
る。１２は誘電体を充填した素子分離領域であり、８は
絶縁膜である。６はＰ型不純物を拡散したベース領域、
７はＮ型不純物を拡散したエミッタ領域、９はコレクタ
電極、１０はエミッタ電極、１１はベース電極である。
である。Ｐ型シリコン記番１上にＮ+ 型低抵抗領域２が
あり、その上部にＮ型シリコンエピタキシャル層３があ
る。１２は誘電体を充填した素子分離領域であり、８は
絶縁膜である。６はＰ型不純物を拡散したベース領域、
７はＮ型不純物を拡散したエミッタ領域、９はコレクタ
電極、１０はエミッタ電極、１１はベース電極である。
【００１０】コレクタ電極９の下からＮ+ 型低抵抗領域
２まで埋め込み金属領域４が形成され、埋め込み金属領
域４とＮ型シリコンエピタキシャル層の間にドーピング
していない非晶質シリコン膜５がある。このシリコン膜
５により、Ｎ型シリコンエピタキシャル層３と埋め込み
金属領域４の間を絶縁しショットキー効果によるキャリ
ヤの注入を防ぐことができる。よって、ベース領域と埋
め込み金属領域の間を、Ｎ型非晶質シリコン層を用いな
い構造に比べ８０％狭くすることができ、素子の微細化
と高集積化が可能になる。
２まで埋め込み金属領域４が形成され、埋め込み金属領
域４とＮ型シリコンエピタキシャル層の間にドーピング
していない非晶質シリコン膜５がある。このシリコン膜
５により、Ｎ型シリコンエピタキシャル層３と埋め込み
金属領域４の間を絶縁しショットキー効果によるキャリ
ヤの注入を防ぐことができる。よって、ベース領域と埋
め込み金属領域の間を、Ｎ型非晶質シリコン層を用いな
い構造に比べ８０％狭くすることができ、素子の微細化
と高集積化が可能になる。
【００１１】図２は本実施例による半導体装置の製造工
程を示したもので、図１の断面構造になる前を示してい
る。Ｐ型半導体基板１上にＮ+ 型低抵抗領域２を形成
し、その上部にＮ型シリコンエピタキシャル層３を成長
する。素子分離領域になるところに溝を異方性エッチン
グにより開けた後、その中に誘電体を充填し素子分離領
域１２を形成する。その上に絶縁膜８を形成する。続い
て、ベース領域なるところの上の絶縁膜を除去し、Ｐ型
不純物をイオン注入することにより、ベース領域６を形
成する。同様な方法により、Ｎ型不純物をイオン注入し
エミッタ領域７を形成する。次に、埋め込み金属領域と
なる溝１３を異方性エッチングにより形成する。この溝
はＮ+ 型低抵抗領域に溝の底面が接触するようにし、決
して突き抜けない（図２（ａ））。続いて、全面に、非
晶質シリコン膜１４を形成する（図２（ｂ））。溝の側
壁にのみシリコン膜が残るように、異方性エッチングを
行い、絶縁膜８上と埋め込み金属領域となる溝の底面の
シリコン膜を除去する。次に、全面に金属（たとえばタ
ングステン／窒化チタン／チタン）を堆積し、エッチン
グをし、溝のところのみ金属を残し、埋込み金属領域４
を形成する（図２（ｃ）。絶縁膜８の一部を除去して、
Ａｌ系金属を蒸着し、パターニングして、コレクタ電極
９、エミッタ電極１０、ベース電極１１を形成すると図
１の断面図になる。
程を示したもので、図１の断面構造になる前を示してい
る。Ｐ型半導体基板１上にＮ+ 型低抵抗領域２を形成
し、その上部にＮ型シリコンエピタキシャル層３を成長
する。素子分離領域になるところに溝を異方性エッチン
グにより開けた後、その中に誘電体を充填し素子分離領
域１２を形成する。その上に絶縁膜８を形成する。続い
て、ベース領域なるところの上の絶縁膜を除去し、Ｐ型
不純物をイオン注入することにより、ベース領域６を形
成する。同様な方法により、Ｎ型不純物をイオン注入し
エミッタ領域７を形成する。次に、埋め込み金属領域と
なる溝１３を異方性エッチングにより形成する。この溝
はＮ+ 型低抵抗領域に溝の底面が接触するようにし、決
して突き抜けない（図２（ａ））。続いて、全面に、非
晶質シリコン膜１４を形成する（図２（ｂ））。溝の側
壁にのみシリコン膜が残るように、異方性エッチングを
行い、絶縁膜８上と埋め込み金属領域となる溝の底面の
シリコン膜を除去する。次に、全面に金属（たとえばタ
ングステン／窒化チタン／チタン）を堆積し、エッチン
グをし、溝のところのみ金属を残し、埋込み金属領域４
を形成する（図２（ｃ）。絶縁膜８の一部を除去して、
Ａｌ系金属を蒸着し、パターニングして、コレクタ電極
９、エミッタ電極１０、ベース電極１１を形成すると図
１の断面図になる。
【００１２】図３は本発明の第２の実施例の断面構造図
である。この第２の実施例では、溝の側壁の非晶質シリ
コン膜に、Ｎ型の不純物を５×１０18ａｔｏｍｓ／ｃｍ
3 以上ドープし、Ｎ型非晶質シリコン層１５を形成す
る。このようにＮ型不純物をドープすることにより、Ｎ
型シリコンエピタキシャル層３と埋込み金属の間は、シ
ョットキー効果による整流性障壁ではなく、オーム性障
壁になる。そのため、電位差によるキャリヤの注入を防
ぐことができる。よってベース領域と埋込み金属の間を
第１の実施例に比べさらに１０％短くすることができ、
素子の微細化が可能になる。
である。この第２の実施例では、溝の側壁の非晶質シリ
コン膜に、Ｎ型の不純物を５×１０18ａｔｏｍｓ／ｃｍ
3 以上ドープし、Ｎ型非晶質シリコン層１５を形成す
る。このようにＮ型不純物をドープすることにより、Ｎ
型シリコンエピタキシャル層３と埋込み金属の間は、シ
ョットキー効果による整流性障壁ではなく、オーム性障
壁になる。そのため、電位差によるキャリヤの注入を防
ぐことができる。よってベース領域と埋込み金属の間を
第１の実施例に比べさらに１０％短くすることができ、
素子の微細化が可能になる。
【００１３】
【発明の効果】以上説明したように、本発明はＮ型シリ
コンエピタキシャル層と埋込み金属領域の間に非晶質ま
たは多結晶シリコン層をはさみこむことでショットキー
効果を防ぎ、コレクタ抵抗を下げると同時に素子の微細
化を実現するという効果を有する。
コンエピタキシャル層と埋込み金属領域の間に非晶質ま
たは多結晶シリコン層をはさみこむことでショットキー
効果を防ぎ、コレクタ抵抗を下げると同時に素子の微細
化を実現するという効果を有する。
【図１】本発明の半導体装置の第１の実施例であるバイ
ポーラトランジスタの構造を示す断面図。
ポーラトランジスタの構造を示す断面図。
【図２】第１の実施例のトランジスタの製造工程を示す
断面図。
断面図。
【図３】本発明の第２の実施例であるバイポーラトラン
ジスタの構造を示す断面図。
ジスタの構造を示す断面図。
【図４】従来の半導体装置の構造を示す断面図。
１ Ｐ型シリコン基板 ２ Ｎ+ 型低抵抗領域 ３ Ｎ型シリコンエピタキシャル層 ４ 埋込み金属領域 ５ Ｎ型非晶質シリコン層 ６ ベース領域 ７ エミッタ領域 ８ 絶縁膜 ９ コレクタ電極 １０ エミッタ電極 １１ ベース電極 １２ 素子分離領域
Claims (10)
- 【請求項１】 第一導電型の半導体基板上に選択的に形
成された第二導電型の島状領域と、該島状領域上に設け
られ絶縁分離された第二導電型のエピタキシャル成長層
を有し、該エピタキシャル層上に絶縁膜を有し、該絶縁
膜から該第二導電型の島状領域に到達する選択的に形成
された溝を有し、該溝の側壁にシリコンが主成分の単結
晶膜以外の膜を有し、かつ前記側壁に単結晶膜以外の膜
を有する溝が金属により充填されていることを特徴とす
る半導体装置。 - 【請求項２】 前記単結晶以外の膜は多結晶膜であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記単結晶以外の膜は非晶質膜であり、
非晶質膜にＮ型の不純物が５×１０18ａｔｏｍｓ／ｃｍ
3 以上ドープされていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項４】 多結晶膜にＮ型の不純物が５×１０18ａ
ｔｏｍｓ／ｃｍ3 以上ドープされていることを特徴とす
る請求項２に記載の半導体装置。 - 【請求項５】 溝がバイポーラトランジスタのコレクタ
引出し電極であることを特徴とする請求項１，請求項
２，請求項３もしくは請求項４に記載の半導体装置。 - 【請求項６】 絶縁膜が酸化膜よりなることを特徴とす
る請求項１，請求項２，請求項３，請求項４もしくは請
求項５に記載の半導体装置。 - 【請求項７】 絶縁膜が酸化膜と窒化膜の複層からなる
ことを特徴とする請求項１，請求項２，請求項３，請求
項４もしくは請求項５に記載の半導体装置。 - 【請求項８】 前記金属はタングステン／窒化チタン／
チタンの複層からなっていることを特徴とする請求項１
もしくは請求項２に記載の半導体装置。 - 【請求項９】 前記金属はモリブデンが主成分であるこ
とを特徴とする請求項１もしくは請求項２に記載の半導
体装置。 - 【請求項１０】 前記金属は銅が主成分であることを特
徴とする請求項１もしくは請求項２に記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031223A JP2808965B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
| US08/329,992 US5475257A (en) | 1992-02-19 | 1994-10-27 | Semiconductor device having an improved low resistive contact |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031223A JP2808965B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235014A JPH05235014A (ja) | 1993-09-10 |
| JP2808965B2 true JP2808965B2 (ja) | 1998-10-08 |
Family
ID=12325434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031223A Expired - Fee Related JP2808965B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5475257A (ja) |
| JP (1) | JP2808965B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283414A (ja) * | 1994-04-05 | 1995-10-27 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPH0897224A (ja) * | 1994-09-29 | 1996-04-12 | Mitsubishi Electric Corp | バイポーラトランジスタおよびその製造方法 |
| JP3075204B2 (ja) * | 1997-02-28 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| WO1999012188A2 (en) * | 1997-09-03 | 1999-03-11 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device with a schottky junction |
| JP2000150918A (ja) * | 1998-11-05 | 2000-05-30 | Toko Inc | ダイオード装置 |
| TW501227B (en) * | 2000-08-11 | 2002-09-01 | Samsung Electronics Co Ltd | SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same |
| KR100446316B1 (ko) * | 2002-03-30 | 2004-09-01 | 주식회사 하이닉스반도체 | 반도체장치의 콘택플러그 형성 방법 |
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