JPH11233616A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11233616A JPH11233616A JP3346498A JP3346498A JPH11233616A JP H11233616 A JPH11233616 A JP H11233616A JP 3346498 A JP3346498 A JP 3346498A JP 3346498 A JP3346498 A JP 3346498A JP H11233616 A JPH11233616 A JP H11233616A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor substrate
- layer
- oxide film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】高耐圧系を維持したまま素子面積の縮小が実現
できる半導体装置及びその製造方法を提供すること。 【解決手段】Ｎ+型埋込層２をＰ型半導体基板１上にＮ
型のエピタキシャル層３を形成する。次に、素子分離形
成予定領域にＰ型半導体基板１に達する程度の深さを有
するトレンチ６を形成し、このトレンチ６によって素子
領域５と他の素子領域を電気的に絶縁する。その後、ト
レンチ６で囲まれた素子領域５にエピタキシャル層３と
同導電型の不純物を注入し、エピタキシャル層３よりも
不純物濃度の高いＮ+型抵抗拡散層８を形成する。
できる半導体装置及びその製造方法を提供すること。 【解決手段】Ｎ+型埋込層２をＰ型半導体基板１上にＮ
型のエピタキシャル層３を形成する。次に、素子分離形
成予定領域にＰ型半導体基板１に達する程度の深さを有
するトレンチ６を形成し、このトレンチ６によって素子
領域５と他の素子領域を電気的に絶縁する。その後、ト
レンチ６で囲まれた素子領域５にエピタキシャル層３と
同導電型の不純物を注入し、エピタキシャル層３よりも
不純物濃度の高いＮ+型抵抗拡散層８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のう
ち、特に、拡散抵抗を有する半導体装置に関するもので
ある。
ち、特に、拡散抵抗を有する半導体装置に関するもので
ある。
【０００２】
【従来の技術】従来の半導体装置について図面を参照し
て説明する。図６( ａ) は、従来の半導体装置の上面
図、図６（ｂ）は、従来の半導体装置の断面図である。
図６( ｂ) に示されているように、Ｐ型半導体基板１０
１の素子形成予定領域にアンチモンを注入し、また、素
子分離形成予定領域にボロンを注入して、Ｎ+型埋込層
１０２とＰ+型埋込層１０３を同時に形成する。次に表
面上にＮ型のエピタキシャル層１０４を成長させ、更に
酸化膜を形成して選択酸化させ、素子分離形成予定領域
にフィールド酸化膜１０７を形成する。その後、不純物
を注入して抵抗拡散層１０８を形成する。表面上に層間
絶縁膜１０９を形成した後に抵抗拡散層１０８上の層間
絶縁膜１０９をエッチングし、コンタクトホール１１０
を開口する。次に、Ａｌ等の金属を蒸着させ配線層１１
１を形成して、従来の半導体装置の製造工程が終了す
る。
て説明する。図６( ａ) は、従来の半導体装置の上面
図、図６（ｂ）は、従来の半導体装置の断面図である。
図６( ｂ) に示されているように、Ｐ型半導体基板１０
１の素子形成予定領域にアンチモンを注入し、また、素
子分離形成予定領域にボロンを注入して、Ｎ+型埋込層
１０２とＰ+型埋込層１０３を同時に形成する。次に表
面上にＮ型のエピタキシャル層１０４を成長させ、更に
酸化膜を形成して選択酸化させ、素子分離形成予定領域
にフィールド酸化膜１０７を形成する。その後、不純物
を注入して抵抗拡散層１０８を形成する。表面上に層間
絶縁膜１０９を形成した後に抵抗拡散層１０８上の層間
絶縁膜１０９をエッチングし、コンタクトホール１１０
を開口する。次に、Ａｌ等の金属を蒸着させ配線層１１
１を形成して、従来の半導体装置の製造工程が終了す
る。
【０００３】
【発明が解決しようとする課題】従来、拡散抵抗層１０
８の素子分離はＰＮ接合によるものであったため、図６
( ａ) に示されるように、高耐圧化を図るためにはＰ+
型埋込層１０３と抵抗拡散層１０８との間隔を大きくす
る必要があった。そのため、素子分離のＰＮ接合が半導
体装置全体の面積に大きく影響するという問題があっ
た。
８の素子分離はＰＮ接合によるものであったため、図６
( ａ) に示されるように、高耐圧化を図るためにはＰ+
型埋込層１０３と抵抗拡散層１０８との間隔を大きくす
る必要があった。そのため、素子分離のＰＮ接合が半導
体装置全体の面積に大きく影響するという問題があっ
た。
【０００４】また、従来高耐圧化を実現するためにエピ
タキシャル層１０４の厚さを大きくする方法があった
が、エピタキシャル層１０４の形成には時間とコストが
かかり、また、エピタキシャル層１０４を厚くすること
によって、Ｐ+型埋込層１０３を形成するために不純物
拡散を深くすることが必要となるため、横方向の広がり
を考慮すると素子分離領域１０５の面積が増大してしま
うという問題があった。
タキシャル層１０４の厚さを大きくする方法があった
が、エピタキシャル層１０４の形成には時間とコストが
かかり、また、エピタキシャル層１０４を厚くすること
によって、Ｐ+型埋込層１０３を形成するために不純物
拡散を深くすることが必要となるため、横方向の広がり
を考慮すると素子分離領域１０５の面積が増大してしま
うという問題があった。
【０００５】更に、２００Ｖ程度の高い電圧を印加した
場合、抵抗両端の電位差による抵抗内の空乏化により電
圧依存性が増大し、リニアリティが維持できないという
問題があった。本発明は上記のような事情を考慮し、素
子分離領域を縮小しても高耐圧を維持できる半導体装置
及びその製造方法を実現することを目的としている。
場合、抵抗両端の電位差による抵抗内の空乏化により電
圧依存性が増大し、リニアリティが維持できないという
問題があった。本発明は上記のような事情を考慮し、素
子分離領域を縮小しても高耐圧を維持できる半導体装置
及びその製造方法を実現することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、半導体基板と、この半導体基
板上に形成された第１の不純物領域と、この第１の不純
物領域に前記半導体基板に達する程度の深さを有して形
成されたトレンチと、このトレンチで囲まれた前記第１
の不純物領域の表面に形成された前記第１の不純物領域
と同導電型の第２の不純物領域とを具備したことを特徴
とするものである。
に本発明の半導体装置は、半導体基板と、この半導体基
板上に形成された第１の不純物領域と、この第１の不純
物領域に前記半導体基板に達する程度の深さを有して形
成されたトレンチと、このトレンチで囲まれた前記第１
の不純物領域の表面に形成された前記第１の不純物領域
と同導電型の第２の不純物領域とを具備したことを特徴
とするものである。
【０００７】更に、前記第２の不純物領域は、前記第１
の不純物領域よりも不純物濃度が高いことが望ましい。
また、半導体基板と、この半導体基板に不純物を注入し
て形成された埋込層と、この埋込層及び前記半導体基板
上に形成されたエピタキシャル層と、所定の領域に少な
くとも表面から前記半導体基板に達するまでの深さで形
成されたトレンチと、このトレンチに囲まれた領域の表
面上に形成された前記エピタキシャル層と同導電型の抵
抗拡散層とを具備したことを特徴とするものである。
の不純物領域よりも不純物濃度が高いことが望ましい。
また、半導体基板と、この半導体基板に不純物を注入し
て形成された埋込層と、この埋込層及び前記半導体基板
上に形成されたエピタキシャル層と、所定の領域に少な
くとも表面から前記半導体基板に達するまでの深さで形
成されたトレンチと、このトレンチに囲まれた領域の表
面上に形成された前記エピタキシャル層と同導電型の抵
抗拡散層とを具備したことを特徴とするものである。
【０００８】更に、前記抵抗拡散層は、前記エピタキシ
ャル層よりも不純物濃度が高いことが望ましい。また、
半導体基板と、この半導体基板上に形成された埋込酸化
膜と、この埋込酸化膜上に形成された活性シリコン層
と、所定の領域に少なくとも表面から前記埋込酸化膜に
達するまでの深さで形成されたトレンチと、このトレン
チに囲まれた領域の表面上に形成された前記活性シリコ
ン層と同導電型の抵抗拡散層とを具備したことを特徴と
するものである。
ャル層よりも不純物濃度が高いことが望ましい。また、
半導体基板と、この半導体基板上に形成された埋込酸化
膜と、この埋込酸化膜上に形成された活性シリコン層
と、所定の領域に少なくとも表面から前記埋込酸化膜に
達するまでの深さで形成されたトレンチと、このトレン
チに囲まれた領域の表面上に形成された前記活性シリコ
ン層と同導電型の抵抗拡散層とを具備したことを特徴と
するものである。
【０００９】更に、前記抵抗拡散層は、前記活性シリコ
ン層よりも不純物濃度が高いことが望ましい。また、半
導体基板上に素子分離領域及びこの素子分離領域で囲ま
れた素子領域を用意する工程と、不純物を注入し埋込層
を形成する工程と、表面上にエピタキシャル層を成長さ
せる工程と、前記素子分離領域に少なくとも表面から前
記半導体基板に達するまでの深さの溝を形成する工程
と、前記溝を絶縁膜で埋め込む工程と、前記素子領域に
不純物を注入し抵抗拡散層を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法がある。
ン層よりも不純物濃度が高いことが望ましい。また、半
導体基板上に素子分離領域及びこの素子分離領域で囲ま
れた素子領域を用意する工程と、不純物を注入し埋込層
を形成する工程と、表面上にエピタキシャル層を成長さ
せる工程と、前記素子分離領域に少なくとも表面から前
記半導体基板に達するまでの深さの溝を形成する工程
と、前記溝を絶縁膜で埋め込む工程と、前記素子領域に
不純物を注入し抵抗拡散層を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法がある。
【００１０】また、半導体基板に素子分離領域及びこの
素子分離領域で囲まれた素子領域を用意する工程と、表
面上に埋込酸化膜を形成する工程と、前記埋込酸化膜上
に活性シリコン層を形成する工程と、前記素子分離領域
に少なくとも表面から前記埋込酸化膜に達するまでの深
さの溝を形成する工程と、前記溝を絶縁膜で埋め込む工
程と、前記素子領域に不純物を注入し抵抗拡散層を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法がある。
素子分離領域で囲まれた素子領域を用意する工程と、表
面上に埋込酸化膜を形成する工程と、前記埋込酸化膜上
に活性シリコン層を形成する工程と、前記素子分離領域
に少なくとも表面から前記埋込酸化膜に達するまでの深
さの溝を形成する工程と、前記溝を絶縁膜で埋め込む工
程と、前記素子領域に不純物を注入し抵抗拡散層を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法がある。
【００１１】更に、前記溝を絶縁膜で埋め込む工程の後
に、表面上に酸化膜を形成する工程と、前記酸化膜を選
択的に酸化させて前記素子分離領域上にフィールド酸化
膜を形成する工程とを具備することが望ましい。
に、表面上に酸化膜を形成する工程と、前記酸化膜を選
択的に酸化させて前記素子分離領域上にフィールド酸化
膜を形成する工程とを具備することが望ましい。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の第
1 の実施の形態にかかる半導体装置及びその製造方法に
ついて説明する。図１( ａ) は、本発明の第１の実施の
形態にかかる半導体装置の上面図、図1 （ｂ）は、本発
明の第1 の実施の形態にかかる半導体装置の断面図であ
る。
1 の実施の形態にかかる半導体装置及びその製造方法に
ついて説明する。図１( ａ) は、本発明の第１の実施の
形態にかかる半導体装置の上面図、図1 （ｂ）は、本発
明の第1 の実施の形態にかかる半導体装置の断面図であ
る。
【００１３】本発明の第１の実施の形態にかかる半導体
装置は、Ｎ+型埋込層２を有し、Ｎ型のエピタキシャル
層３を表面上に形成させたＰ型半導体基板１と、Ｐ型半
導体基板１まで達する深さを有する素子分離のためのト
レンチ６と、トレンチ６で囲まれた素子領域５にエピタ
キシャル層３と同導電型であるＮ型の不純物を注入して
形成されたＮ+型抵抗拡散層８とで構成されている。
装置は、Ｎ+型埋込層２を有し、Ｎ型のエピタキシャル
層３を表面上に形成させたＰ型半導体基板１と、Ｐ型半
導体基板１まで達する深さを有する素子分離のためのト
レンチ６と、トレンチ６で囲まれた素子領域５にエピタ
キシャル層３と同導電型であるＮ型の不純物を注入して
形成されたＮ+型抵抗拡散層８とで構成されている。
【００１４】次に本発明の第１の実施の形態にかかる半
導体装置の製造方法について、図２を参照して説明す
る。図２は、本発明の第１の実施の形態にかかる半導体
装置の製造工程図である。
導体装置の製造方法について、図２を参照して説明す
る。図２は、本発明の第１の実施の形態にかかる半導体
装置の製造工程図である。
【００１５】まず、図２( ａ) に示されるように、Ｐ型
半導体基板１にアンチモンを注入し、Ｎ+型埋込層２を
形成する。次に、表面上に約３μｍ程度のエピタキシャ
ル層３を形成する。
半導体基板１にアンチモンを注入し、Ｎ+型埋込層２を
形成する。次に、表面上に約３μｍ程度のエピタキシャ
ル層３を形成する。
【００１６】次に、図２( ｂ) に示されるように、素子
分離形成予定領域にＰ型半導体基板１まで達する程度の
トレンチ６を形成する。このトレンチ６の内壁を酸化し
た後、表面に酸化膜を形成し、トレンチ６が形成されて
いる領域を含む素子分離領域４上の酸化膜を選択酸化
し、フィールド酸化膜７を形成する。その後、トレンチ
６内をポリシリコンを埋め込む。
分離形成予定領域にＰ型半導体基板１まで達する程度の
トレンチ６を形成する。このトレンチ６の内壁を酸化し
た後、表面に酸化膜を形成し、トレンチ６が形成されて
いる領域を含む素子分離領域４上の酸化膜を選択酸化
し、フィールド酸化膜７を形成する。その後、トレンチ
６内をポリシリコンを埋め込む。
【００１７】次に、図２( ｃ) に示されるように、トレ
ンチ６及びフィールド酸化膜７で囲まれた素子領域５に
ヒ素を注入及び拡散させ、Ｎ+型抵抗拡散層８を形成す
る。この時形成されたＮ+型抵抗拡散層８は、Ｎ+型埋込
層２に達しない程度の深さとする。
ンチ６及びフィールド酸化膜７で囲まれた素子領域５に
ヒ素を注入及び拡散させ、Ｎ+型抵抗拡散層８を形成す
る。この時形成されたＮ+型抵抗拡散層８は、Ｎ+型埋込
層２に達しない程度の深さとする。
【００１８】次に、図２( ｄ) に示されるように、表面
に層間絶縁膜９を形成した後、Ｎ+型抵抗拡散層８上に
コンタクトホール１０を開口し、Ａｌ等の金属膜を蒸着
し、配線層１１を形成する。以上により、本発明の第１
の実施の形態にかかる半導体装置の製造工程が終了す
る。
に層間絶縁膜９を形成した後、Ｎ+型抵抗拡散層８上に
コンタクトホール１０を開口し、Ａｌ等の金属膜を蒸着
し、配線層１１を形成する。以上により、本発明の第１
の実施の形態にかかる半導体装置の製造工程が終了す
る。
【００１９】素子分離をトレンチ６で実現し、更にエピ
タキシャル層３と同導電型のＮ+型抵抗拡散層８を形成
することによって、高耐圧系を維持したまま、従来に比
べて素子面積を約４６％程度まで縮小することができ
る。
タキシャル層３と同導電型のＮ+型抵抗拡散層８を形成
することによって、高耐圧系を維持したまま、従来に比
べて素子面積を約４６％程度まで縮小することができ
る。
【００２０】また、従来は、図３( ａ) に示されるよう
に、横方向の耐圧を実現するため素子分離領域４の面積
を大きくとり、また、素子同士の間隔も広くする必要が
あった。それに対し、本実施の形態によれば、図３(
ｂ) に示されるように、素子分離領域４にトレンチ６を
形成するため、素子同士を近接させて形成することが可
能である。
に、横方向の耐圧を実現するため素子分離領域４の面積
を大きくとり、また、素子同士の間隔も広くする必要が
あった。それに対し、本実施の形態によれば、図３(
ｂ) に示されるように、素子分離領域４にトレンチ６を
形成するため、素子同士を近接させて形成することが可
能である。
【００２１】尚、更に大きな耐圧系を実現するために
は、トレンチ６の外側に更にトレンチを形成して２重ト
レンチとすれば、最小限の素子面積の増加で実現するこ
とができる。
は、トレンチ６の外側に更にトレンチを形成して２重ト
レンチとすれば、最小限の素子面積の増加で実現するこ
とができる。
【００２２】また、トレンチ６の深さは、Ｐ型半導体基
板１に達する程度であれば限定されない。次に、第２の
実施の形態にかかる半導体装置について図４を参照して
説明する。図４( ａ) は、本発明の第２の実施の形態に
かかる半導体装置の上面図、図４（ｂ）は、本発明の第
２の実施の形態にかかる半導体装置の断面図である。
板１に達する程度であれば限定されない。次に、第２の
実施の形態にかかる半導体装置について図４を参照して
説明する。図４( ａ) は、本発明の第２の実施の形態に
かかる半導体装置の上面図、図４（ｂ）は、本発明の第
２の実施の形態にかかる半導体装置の断面図である。
【００２３】本発明の第２の実施の形態にかかる半導体
装置は、Ｐ型半導体基板１上に埋込酸化膜１２を形成
し、埋込酸化膜１２上に別のＰ型半導体基板を貼り合わ
せて、ボロンを注入及び拡散し、不純物濃度約１×１０
15ａｔｏｍｓ／ｃｍ3程度のＰ型活性シリコン層１３を
形成してなるＳＯＩ(Silicon On Insulator)基板を用い
たもので、素子分離領域４に形成するトレンチ６は、埋
込酸化膜１２に達する程度の深さとする。また、素子領
域５には、ボロンを注入及び熱拡散し、Ｐ型活性シリコ
ン層１３よりも不純物濃度の高い不純物濃度約１×１０
18ａｔｏｍｓ/ ｃｍ3程度のＰ+型抵抗拡散層１４が形成
されている。
装置は、Ｐ型半導体基板１上に埋込酸化膜１２を形成
し、埋込酸化膜１２上に別のＰ型半導体基板を貼り合わ
せて、ボロンを注入及び拡散し、不純物濃度約１×１０
15ａｔｏｍｓ／ｃｍ3程度のＰ型活性シリコン層１３を
形成してなるＳＯＩ(Silicon On Insulator)基板を用い
たもので、素子分離領域４に形成するトレンチ６は、埋
込酸化膜１２に達する程度の深さとする。また、素子領
域５には、ボロンを注入及び熱拡散し、Ｐ型活性シリコ
ン層１３よりも不純物濃度の高い不純物濃度約１×１０
18ａｔｏｍｓ/ ｃｍ3程度のＰ+型抵抗拡散層１４が形成
されている。
【００２４】次に、本発明の第２の実施の形態にかかる
半導体装置の製造方法について、図５を参照して説明す
る。図５は、本発明の第２の実施の形態にかかる半導体
装置の製造工程図である。
半導体装置の製造方法について、図５を参照して説明す
る。図５は、本発明の第２の実施の形態にかかる半導体
装置の製造工程図である。
【００２５】まず、図５( ａ) に示されるように、Ｐ型
半導体基板１上に酸化シリコンで埋込酸化膜１２を形成
する。次に、埋込酸化膜１２上に別のＰ型半導体基板を
貼り合わせ、この貼り合わせたＰ型半導体基板にボロン
を注入し、熱拡散させて不純物濃度約１×１０15ａｔｏ
ｍｓ／ｃｍ3程度のＰ型活性シリコン層１３を形成す
る。
半導体基板１上に酸化シリコンで埋込酸化膜１２を形成
する。次に、埋込酸化膜１２上に別のＰ型半導体基板を
貼り合わせ、この貼り合わせたＰ型半導体基板にボロン
を注入し、熱拡散させて不純物濃度約１×１０15ａｔｏ
ｍｓ／ｃｍ3程度のＰ型活性シリコン層１３を形成す
る。
【００２６】次に、図５（ｂ) に示されるように、素子
分離形成予定領域に埋込酸化膜１２に達する程度の深さ
のトレンチ６を形成し、トレンチ６と埋込酸化膜１２で
素子領域５を完全に囲み周囲と電気的に絶縁する。トレ
ンチ６の内壁を酸化した後、表面に酸化膜を形成し、ト
レンチ６が形成されている箇所を含む素子分離領域４上
の酸化膜を選択酸化し、フィールド酸化膜７を形成す
る。その後、トレンチ６内をポリシリコンで埋め込む。
分離形成予定領域に埋込酸化膜１２に達する程度の深さ
のトレンチ６を形成し、トレンチ６と埋込酸化膜１２で
素子領域５を完全に囲み周囲と電気的に絶縁する。トレ
ンチ６の内壁を酸化した後、表面に酸化膜を形成し、ト
レンチ６が形成されている箇所を含む素子分離領域４上
の酸化膜を選択酸化し、フィールド酸化膜７を形成す
る。その後、トレンチ６内をポリシリコンで埋め込む。
【００２７】次に、図５( ｃ) に示されるように、トレ
ンチ６及びフィールド酸化膜７で囲まれた素子領域５に
ボロンを注入及び拡散させ、表面の浅い領域に不純物濃
度約１×１０18ａｔｏｍｓ/ ｃｍ3程度のＰ+型抵抗拡散
層１４を形成する。
ンチ６及びフィールド酸化膜７で囲まれた素子領域５に
ボロンを注入及び拡散させ、表面の浅い領域に不純物濃
度約１×１０18ａｔｏｍｓ/ ｃｍ3程度のＰ+型抵抗拡散
層１４を形成する。
【００２８】次に、図５（ｄ）に示されるように、表面
に層間絶縁膜９を形成した後、Ｐ+型抵抗拡散層１４上
にコンタクトホール１０を開口し、Ａｌ等の金属膜を蒸
着し、配線層１１を形成する。以上により、本発明の第
２の実施の形態にかかる半導体装置の製造工程が終了す
る。
に層間絶縁膜９を形成した後、Ｐ+型抵抗拡散層１４上
にコンタクトホール１０を開口し、Ａｌ等の金属膜を蒸
着し、配線層１１を形成する。以上により、本発明の第
２の実施の形態にかかる半導体装置の製造工程が終了す
る。
【００２９】ＳＯＩ基板に本発明を用いることによっ
て、Ｐ+型抵抗拡散層１４がトレンチ６及び埋込酸化膜
１２で誘電体分離され周囲の素子と完全に分離されるの
で、耐圧系が、従来のように抵抗及び活性シリコン層の
空乏層で決定するのではなくトレンチ６及び埋込酸化膜
１２で決定され、素子分離領域４の距離を縮小すること
が可能となる。また、埋込酸化膜１２で縦方向の耐圧が
決定するためＰ型活性シリコン層１３を厚く形成する必
要がなく、寄生容量を低減することができる。
て、Ｐ+型抵抗拡散層１４がトレンチ６及び埋込酸化膜
１２で誘電体分離され周囲の素子と完全に分離されるの
で、耐圧系が、従来のように抵抗及び活性シリコン層の
空乏層で決定するのではなくトレンチ６及び埋込酸化膜
１２で決定され、素子分離領域４の距離を縮小すること
が可能となる。また、埋込酸化膜１２で縦方向の耐圧が
決定するためＰ型活性シリコン層１３を厚く形成する必
要がなく、寄生容量を低減することができる。
【００３０】また、Ｐ+型抵抗拡散層１４を表面の浅い
領域に形成してＰ+型抵抗拡散層１４を流れる電流路を
埋込酸化膜１２から離すことによって、埋込酸化膜１２
の界面に形成される正孔のアキュムレート層や空乏層が
電流路から離れ、リニアリティを改善することができ
る。
領域に形成してＰ+型抵抗拡散層１４を流れる電流路を
埋込酸化膜１２から離すことによって、埋込酸化膜１２
の界面に形成される正孔のアキュムレート層や空乏層が
電流路から離れ、リニアリティを改善することができ
る。
【００３１】尚、基板がマイナス電位の場合、活性シリ
コン層をＰ型にすることによって埋込酸化膜１２の界面
がアキュムレート層になり空乏層の延びを抑え、Ｐ+型
抵抗拡散層１４に空乏層が近づくのを防止することがで
きる。それによって電圧依存性を低減し、高耐圧を維持
しリニアリティを改善することができる。
コン層をＰ型にすることによって埋込酸化膜１２の界面
がアキュムレート層になり空乏層の延びを抑え、Ｐ+型
抵抗拡散層１４に空乏層が近づくのを防止することがで
きる。それによって電圧依存性を低減し、高耐圧を維持
しリニアリティを改善することができる。
【００３２】また、ＳＯＩ基板の形成方法は、上記第２
の実施の形態に限定されるものではない。尚、上記第１
及び第２の実施の形態に限定されず、フィールド酸化膜
７を形成せずに、トレンチ６だけで素子分離を実現する
ことも可能である。
の実施の形態に限定されるものではない。尚、上記第１
及び第２の実施の形態に限定されず、フィールド酸化膜
７を形成せずに、トレンチ６だけで素子分離を実現する
ことも可能である。
【００３３】また、半導体基板またはエピタキシャル層
等の導電型も限定されず、抵抗拡散層とその直下の層が
同導電型で形成されればよい。また、抵抗拡散層を形成
する方法は、不純物拡散法のみに限定されず、その他の
方法、例えば、気相拡散法等で実現することも可能であ
る。
等の導電型も限定されず、抵抗拡散層とその直下の層が
同導電型で形成されればよい。また、抵抗拡散層を形成
する方法は、不純物拡散法のみに限定されず、その他の
方法、例えば、気相拡散法等で実現することも可能であ
る。
【００３４】
【発明の効果】本発明によれば、素子分離をトレンチで
形成し、更に、抵抗拡散層を直下の層と同導電型で形成
することによって、高耐圧系を維持したまま素子面積を
大幅に縮小することが可能である。
形成し、更に、抵抗拡散層を直下の層と同導電型で形成
することによって、高耐圧系を維持したまま素子面積を
大幅に縮小することが可能である。
【００３５】更に、ＳＯＩ基板に本発明を適用すること
によって縦方向の耐圧を確保し、寄生容量を低減し電圧
依存性のない、リニアリティを持った拡散抵抗を得るこ
とができる。
によって縦方向の耐圧を確保し、寄生容量を低減し電圧
依存性のない、リニアリティを持った拡散抵抗を得るこ
とができる。
【図１】（ａ）本発明の第１の実施の形態にかかる半導
体装置の上面図。 （ｂ）本発明の第１の実施の形態にかかる半導体装置の
断面図。
体装置の上面図。 （ｂ）本発明の第１の実施の形態にかかる半導体装置の
断面図。
【図２】本発明の第１の実施の形態にかかる半導体装置
の製造工程を説明する断面図。
の製造工程を説明する断面図。
【図３】（ａ）従来の半導体装置の上面図。 （ｂ）本発明の第１の実施の形態にかかる半導体装置の
上面図。
上面図。
【図４】（ａ）本発明の第２の実施の形態にかかる半導
体装置の上面図。 （ｂ）本発明の第２の実施の形態にかかる半導体装置の
断面図。
体装置の上面図。 （ｂ）本発明の第２の実施の形態にかかる半導体装置の
断面図。
【図５】本発明の第２の実施の形態にかかる半導体装置
の製造工程を説明する断面図。
の製造工程を説明する断面図。
【図６】（ａ）従来の半導体装置の上面図。 （ｂ）従来の半導体装置の断面図。
１，１０１…Ｐ型半導体基板、 ２， １０２…Ｎ+型埋込層、 ３， １０４…エピタキシャル層、 ４， １０５…素子分離領域、 ５， １０６…素子領域、 ６…トレンチ、 ７， １０７…フィールド酸化膜、 ８…Ｎ+型抵抗拡散層、 ９， １０９…層間絶縁膜、 １０， １１０…コンタクトホール、 １１， １１１…配線層、 １２…埋込酸化膜、 １３…Ｐ型活性シリコン層、 １４…Ｐ+型抵抗拡散層、 １０３…Ｐ+型埋込み層、 １０８…抵抗拡散層
Claims (9)
- 【請求項１】 半導体基板と、この半導体基板上に形成
された第１の不純物領域と、この第１の不純物領域に前
記半導体基板に達する程度の深さを有して形成されたト
レンチと、このトレンチで囲まれた前記第１の不純物領
域の表面に形成された前記第１の不純物領域と同導電型
の第２の不純物領域とを具備したことを特徴とする半導
体装置。 - 【請求項２】 前記第２の不純物領域は、前記第１の不
純物領域よりも不純物濃度が高いことを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 半導体基板と、この半導体基板に不純物
を注入して形成された埋込層と、この埋込層及び前記半
導体基板上に形成されたエピタキシャル層と、所定の領
域に少なくとも表面から前記半導体基板に達するまでの
深さで形成されたトレンチと、このトレンチに囲まれた
領域の表面上に形成された前記エピタキシャル層と同導
電型の抵抗拡散層とを具備したことを特徴とする半導体
装置。 - 【請求項４】 前記抵抗拡散層は、前記エピタキシャル
層よりも不純物濃度が高いことを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 半導体基板と、この半導体基板上に形成
された埋込酸化膜と、この埋込酸化膜上に形成された活
性シリコン層と、所定の領域に少なくとも表面から前記
埋込酸化膜に達するまでの深さで形成されたトレンチ
と、このトレンチに囲まれた領域の表面上に形成された
前記活性シリコン層と同導電型の抵抗拡散層とを具備し
たことを特徴とする半導体装置。 - 【請求項６】 前記抵抗拡散層は、前記活性シリコン層
よりも不純物濃度が高いことを特徴とする請求項５記載
の半導体装置。 - 【請求項７】 半導体基板上に素子分離領域及びこの素
子分離領域で囲まれた素子領域を用意する工程と、不純
物を注入し埋込層を形成する工程と、表面上にエピタキ
シャル層を成長させる工程と、前記素子分離領域に少な
くとも表面から前記半導体基板に達するまでの深さの溝
を形成する工程と、前記溝を絶縁膜で埋め込む工程と、
前記素子領域に不純物を注入し抵抗拡散層を形成する工
程とを具備したことを特徴とする半導体装置の製造方
法。 - 【請求項８】 半導体基板に素子分離領域及びこの素子
分離領域で囲まれた素子領域を用意する工程と、表面上
に埋込酸化膜を形成する工程と、前記埋込酸化膜上に活
性シリコン層を形成する工程と、前記素子分離領域に少
なくとも表面から前記埋込酸化膜に達するまでの深さの
溝を形成する工程と、前記溝を絶縁膜で埋め込む工程
と、前記素子領域に不純物を注入し抵抗拡散層を形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。 - 【請求項９】 前記溝を形成する工程の後に、表面上に
酸化膜を形成する工程と、前記酸化膜を選択的に酸化さ
せて前記素子分離領域上にフィールド酸化膜を形成する
工程とを具備したことを特徴とする請求項５または請求
項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346498A JPH11233616A (ja) | 1998-02-17 | 1998-02-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346498A JPH11233616A (ja) | 1998-02-17 | 1998-02-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233616A true JPH11233616A (ja) | 1999-08-27 |
Family
ID=12387275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346498A Pending JPH11233616A (ja) | 1998-02-17 | 1998-02-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233616A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001095389A3 (en) * | 2000-06-06 | 2002-04-18 | Infineon Technologies Corp | Shielding of analog circuits on semiconductor substrates |
| WO2001099186A3 (en) * | 2000-06-20 | 2002-10-10 | Infineon Technologies Corp | Shielding of analog circuits on semiconductor substrates |
| KR100424661B1 (ko) * | 2000-09-15 | 2004-03-24 | 프로코바이오텍 주식회사 | 바실러스 폴리퍼멘티쿠스(Bacillus polyfermenticus) KCCM 10104를 함유하는 정장기능성 건강보조식품 조성물 |
| KR100424660B1 (ko) * | 2000-09-15 | 2004-03-24 | 프로코바이오텍 주식회사 | 비타민강화 바실러스 폴리퍼멘티쿠스(Bacillus polyfermenticus) KCCM 10104 함유 정장기능성 영양식품 조성물 |
-
1998
- 1998-02-17 JP JP3346498A patent/JPH11233616A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001095389A3 (en) * | 2000-06-06 | 2002-04-18 | Infineon Technologies Corp | Shielding of analog circuits on semiconductor substrates |
| WO2001099186A3 (en) * | 2000-06-20 | 2002-10-10 | Infineon Technologies Corp | Shielding of analog circuits on semiconductor substrates |
| KR100424661B1 (ko) * | 2000-09-15 | 2004-03-24 | 프로코바이오텍 주식회사 | 바실러스 폴리퍼멘티쿠스(Bacillus polyfermenticus) KCCM 10104를 함유하는 정장기능성 건강보조식품 조성물 |
| KR100424660B1 (ko) * | 2000-09-15 | 2004-03-24 | 프로코바이오텍 주식회사 | 비타민강화 바실러스 폴리퍼멘티쿠스(Bacillus polyfermenticus) KCCM 10104 함유 정장기능성 영양식품 조성물 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3301062B2 (ja) | ***したソース及びドレインを有する高性能ｍｏｓｆｅｔ素子及びその形成方法 | |
| US7456071B2 (en) | Method for forming a strongly-conductive buried layer in a semiconductor substrate | |
| US6835629B2 (en) | Power integrated circuit with vertical current flow and related manufacturing process | |
| EP0172878A1 (en) | BIPOLAR TRANSISTOR WITH ACTIVE ELEMENTS FORMED IN SLOTS. | |
| US6724066B2 (en) | High breakdown voltage transistor and method | |
| JPH0548936B2 (ja) | ||
| JP3641489B2 (ja) | 多機能電子部品、とくに負性動抵抗素子、およびその製造方法並びに使用方法 | |
| US4980748A (en) | Semiconductor device made with a trenching process | |
| US5475257A (en) | Semiconductor device having an improved low resistive contact | |
| JP4202389B2 (ja) | バイポーラ半導体構成要素、特にバイポーラ・トランジスタ、および対応するバイポーラ半導体構成要素の製造方法 | |
| JP5055722B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH11233616A (ja) | 半導体装置及びその製造方法 | |
| EP1067599B1 (en) | A method of forming structures with buried oxide regions in a semiconductor substrate | |
| JP3142336B2 (ja) | 半導体装置及びその製造方法 | |
| JP3173430B2 (ja) | 半導体装置の製造方法 | |
| JP2809025B2 (ja) | バイポーラトランジスタ | |
| JPH05506749A (ja) | 絶縁された単結晶シリコンアイランドの製法 | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
| JPH0737975A (ja) | 半導体装置 | |
| JPS63293938A (ja) | 半導体集積回路装置 | |
| JPH0758123A (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| JP2006165370A (ja) | 半導体装置及びその製造方法 | |
| JP3186265B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP2000294563A (ja) | ラテラルバイポーラトランジスタ |