JP3212598B2 - バイポーラトランジスタとｃｍｏｓトランジスタを含む回路の製造方法 - Google Patents
バイポーラトランジスタとｃｍｏｓトランジスタを含む回路の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 38
- 229920005591 polysilicon Polymers 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 35
- 229910052710 silicon Inorganic materials 0.000 description 33
- 239000010703 silicon Substances 0.000 description 33
- 238000000407 epitaxy Methods 0.000 description 31
- 238000009413 insulation Methods 0.000 description 20
- 238000001465 metallisation Methods 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 11
- 238000002513 implantation Methods 0.000 description 11
- 239000002131 composite material Substances 0.000 description 10
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000011065 in-situ storage Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、少なくとも１つのバイポーラトランジス
タと、少なくとも１つのCMOSトランジスタとを含む回路
の製造方法に関するものである。
タと、少なくとも１つのCMOSトランジスタとを含む回路
の製造方法に関するものである。
たとえばアー．ヴェー．ヴィーダー（A.W.Wieder）、
シーメンス研究開発報告、第13巻（1984）、第246頁以
下に記載されているような最近のバイポーラトランジス
タは、コレクタ端子および能動的トランジスタ範囲に対
して２つの分離したシリコンアイランドを有する。これ
らのシリコンアイランドは高濃度にドープされた埋込ま
れた層、いわゆるサブコレクタまたは埋込まれた層、に
より互いに接続されている。サブコレクタは通常基板の
なかの植込みにより作られる。その上に次いで能動的ト
ランジスタ範囲に対するエピタキシャル層が析出され
る。続いて酸化物絶縁の製造および深いトレンチ絶縁を
有するサブコレクタの構造化が行われる。トランジスタ
の大きさおよび寄生的なコレクタ／基板−キャパシタン
スはこの装置ではサブコレクタの大きい場所占有により
決定される。
シーメンス研究開発報告、第13巻（1984）、第246頁以
下に記載されているような最近のバイポーラトランジス
タは、コレクタ端子および能動的トランジスタ範囲に対
して２つの分離したシリコンアイランドを有する。これ
らのシリコンアイランドは高濃度にドープされた埋込ま
れた層、いわゆるサブコレクタまたは埋込まれた層、に
より互いに接続されている。サブコレクタは通常基板の
なかの植込みにより作られる。その上に次いで能動的ト
ランジスタ範囲に対するエピタキシャル層が析出され
る。続いて酸化物絶縁の製造および深いトレンチ絶縁を
有するサブコレクタの構造化が行われる。トランジスタ
の大きさおよび寄生的なコレクタ／基板−キャパシタン
スはこの装置ではサブコレクタの大きい場所占有により
決定される。
BICMOS回路、すなわちバイポーラトランジスタもCMOS
トランジスタも含んでおり、またそれによって両テクノ
ロジーの利点を統合する回路の設計の際に、バイポーラ
トランジスタの能動的トランジスタ範囲のエピタキシャ
ル析出後に初めて絶縁を製造することは決定的な欠点を
有する。すなわちバイポーラトランジスタの平らなエピ
タキシー層およびシリコン表面に対するサブコレクタの
位置がCMOSトランジスタにも強制される。従って、バイ
ポーラトランジスタの速度電位がたとえばｐチャネルト
ランジスタのドレイン／ウェル−キャパシタンスのかな
りの劣化なしには利用され得ない（たとえばエイチ．ク
ローゼ（H.Klose）ほか“高速度BICMOSテクノロジーに
対するウェル最適化”、ESSDREC88参照）。約１ないし
1.5μｍに過ぎない厚みを有するCMOSプロセスに対して
通常でない平らなエピタキシー層の植込みはウェルプロ
フィルの新たな設定を必要とする。
トランジスタも含んでおり、またそれによって両テクノ
ロジーの利点を統合する回路の設計の際に、バイポーラ
トランジスタの能動的トランジスタ範囲のエピタキシャ
ル析出後に初めて絶縁を製造することは決定的な欠点を
有する。すなわちバイポーラトランジスタの平らなエピ
タキシー層およびシリコン表面に対するサブコレクタの
位置がCMOSトランジスタにも強制される。従って、バイ
ポーラトランジスタの速度電位がたとえばｐチャネルト
ランジスタのドレイン／ウェル−キャパシタンスのかな
りの劣化なしには利用され得ない（たとえばエイチ．ク
ローゼ（H.Klose）ほか“高速度BICMOSテクノロジーに
対するウェル最適化”、ESSDREC88参照）。約１ないし
1.5μｍに過ぎない厚みを有するCMOSプロセスに対して
通常でない平らなエピタキシー層の植込みはウェルプロ
フィルの新たな設定を必要とする。
BICMOS回路に対する製造方法では、バイポーラ構成要
素に対する製造過程はCMOS構成要素にかなりの影響を有
する。従って、CMOSプロセスにおけるかなりの開発費用
を犠牲にすることなく、実証されたバイポーラコンセプ
トをBICMOSプロセスに導入することは不可能である。
素に対する製造過程はCMOS構成要素にかなりの影響を有
する。従って、CMOSプロセスにおけるかなりの開発費用
を犠牲にすることなく、実証されたバイポーラコンセプ
トをBICMOSプロセスに導入することは不可能である。
ケイ．オー．ケネス（K.O.Kenneth）ほか、米国電気
電子学会論文集電子デバイス編、第36巻（1989）、第13
62頁以下から、能動的トランジスタ範囲が選択的エピタ
キシーによりサブコレクタの上に作られるバイポーラト
ランジスタは知られている。コレクタ端子は直接サブコ
レクタ上に設けられる。その際にベース端子範囲も全コ
レクタ端子範囲も誘電的にシリコンから絶縁されていな
い。このバイポーラトランジスタは、そのエピタキシー
層がもはやCMOSトランジスタに強制されない（選択的エ
ピタキシー！）ので、確かにBICMOSプロセスに適してい
る。しかし、ベースおよびコレクタ端子範囲の不十分な
絶縁から、これらのトランジスタを高速度応用に対して
適さないものとする大きい寄生的なキャパシタンス寄与
が生ずる。さらに、これらのトランジスタは所与の電流
密度において高い損失電力、従ってまた電力−遅延積に
対する低い値を有する。
電子学会論文集電子デバイス編、第36巻（1989）、第13
62頁以下から、能動的トランジスタ範囲が選択的エピタ
キシーによりサブコレクタの上に作られるバイポーラト
ランジスタは知られている。コレクタ端子は直接サブコ
レクタ上に設けられる。その際にベース端子範囲も全コ
レクタ端子範囲も誘電的にシリコンから絶縁されていな
い。このバイポーラトランジスタは、そのエピタキシー
層がもはやCMOSトランジスタに強制されない（選択的エ
ピタキシー！）ので、確かにBICMOSプロセスに適してい
る。しかし、ベースおよびコレクタ端子範囲の不十分な
絶縁から、これらのトランジスタを高速度応用に対して
適さないものとする大きい寄生的なキャパシタンス寄与
が生ずる。さらに、これらのトランジスタは所与の電流
密度において高い損失電力、従ってまた電力−遅延積に
対する低い値を有する。
従って、本発明の課題は、CMOS構成要素の影響なしに
BICMOSプロセスに集積可能であり、また減ぜられた寄生
的キャパシタンス、特に減ぜられた基板／コレクタ−キ
ャパシタンスを有するバイポーラトランジスタを提供す
ることである。さらに、本発明の課題は、本発明による
バイポーラトランジスタに対する製造方法であって、BI
CMOSプロセスに集積可能である製造方法を提供すること
である。
BICMOSプロセスに集積可能であり、また減ぜられた寄生
的キャパシタンス、特に減ぜられた基板／コレクタ−キ
ャパシタンスを有するバイポーラトランジスタを提供す
ることである。さらに、本発明の課題は、本発明による
バイポーラトランジスタに対する製造方法であって、BI
CMOSプロセスに集積可能である製造方法を提供すること
である。
この課題は、本発明によれば、垂直に相次いで配置さ
れたコレクタ、ベースおよびエミッタを有するバイポー
ラトランジスタにおいて、 ａ）１つの半導体基板のなかに隣合うトランジスタの隔
離のために設けられている絶縁酸化物領域の上に少なく
とも部分的に配置されている埋込まれたコレクタ端子層
が設けられており、 ｂ）絶縁酸化物領域により囲まれており、伝導形は等し
いがコレクタより低抵抗であり、コレクタとコレクタを
側部で囲む絶縁構造との下側に配置されており、コレク
タと電気的に接続されているサブコレクタが設けられて
おり、 ｃ）埋込まれたコレクタ端子層が、コレクタを側部で完
全に囲み、コレクタを側部で埋込まれたコレクタ端子層
から絶縁し、また絶縁酸化物領域の内側でサブコレクタ
に達する縁を有する絶縁構造により覆われており、 ｄ）埋込まれたコレクタ端子層がサブコレクタと直接に
接触しており、またコレクタがサブコレクタを介しての
み埋込まれたコレクタ端子層と電気的に接続されてお
り、 ｅ）能動的トランジスタ範囲の側部で金属化部で満たさ
れた接触孔が埋込まれたコレクタ端子層に達している ことを特徴とするバイポーラトランジスタにより解決さ
れる。
れたコレクタ、ベースおよびエミッタを有するバイポー
ラトランジスタにおいて、 ａ）１つの半導体基板のなかに隣合うトランジスタの隔
離のために設けられている絶縁酸化物領域の上に少なく
とも部分的に配置されている埋込まれたコレクタ端子層
が設けられており、 ｂ）絶縁酸化物領域により囲まれており、伝導形は等し
いがコレクタより低抵抗であり、コレクタとコレクタを
側部で囲む絶縁構造との下側に配置されており、コレク
タと電気的に接続されているサブコレクタが設けられて
おり、 ｃ）埋込まれたコレクタ端子層が、コレクタを側部で完
全に囲み、コレクタを側部で埋込まれたコレクタ端子層
から絶縁し、また絶縁酸化物領域の内側でサブコレクタ
に達する縁を有する絶縁構造により覆われており、 ｄ）埋込まれたコレクタ端子層がサブコレクタと直接に
接触しており、またコレクタがサブコレクタを介しての
み埋込まれたコレクタ端子層と電気的に接続されてお
り、 ｅ）能動的トランジスタ範囲の側部で金属化部で満たさ
れた接触孔が埋込まれたコレクタ端子層に達している ことを特徴とするバイポーラトランジスタにより解決さ
れる。
コレクタの周りの埋込まれたコレクタ端子層のリング
状配置により可能なかぎり低抵抗の接続が達成される。
コレクタ端子層としてはたとえばタングステン、ポリツ
ィド、高ドープされたボリシリコン、ケイ化物などが適
している。
状配置により可能なかぎり低抵抗の接続が達成される。
コレクタ端子層としてはたとえばタングステン、ポリツ
ィド、高ドープされたボリシリコン、ケイ化物などが適
している。
埋込まれたコレクタ端子層とコレクタとの間の接続を
サブコレクタにより実現することは本発明の範囲内にあ
る。サブコレクタはコレクタと等しい伝導形により高濃
度にドープされている。
サブコレクタにより実現することは本発明の範囲内にあ
る。サブコレクタはコレクタと等しい伝導形により高濃
度にドープされている。
コレクタ接続は埋込まれたコレクタ端子層を介して行
われるので、サブコレクタに対して、能動的コレクタに
対する面よりも少ししか大きくない面が必要とされる。
埋込まれた範囲と基板との間の接触面はコレクタ／基板
−キャパシタンスに通ずる。埋込まれたコレクタ端子層
は主として絶縁酸化物範囲の上に配置されているので、
それもコレクタ／基板−キャパシタンスに取るに足るほ
どの寄与をしない。
われるので、サブコレクタに対して、能動的コレクタに
対する面よりも少ししか大きくない面が必要とされる。
埋込まれた範囲と基板との間の接触面はコレクタ／基板
−キャパシタンスに通ずる。埋込まれたコレクタ端子層
は主として絶縁酸化物範囲の上に配置されているので、
それもコレクタ／基板−キャパシタンスに取るに足るほ
どの寄与をしない。
能動的トランジスタ範囲は本発明によるトランジスタ
のなかに選択的にエピタキシーにより作られる。
のなかに選択的にエピタキシーにより作られる。
サブコレクタは１つの構成では基板のなかに配置され
ている。基板のなかでサブコレクタは絶縁酸化物領域に
より囲まれている。サブコレクタはその際に植込みまた
は拡散によりその上に配置されている１つの伝導性の層
から作られる。サブコレクタが拡散により伝導性の層か
ら作られると、伝導性の層から埋曲まれたコレクタ端子
層を形成することが有利である。コレクタはコレクタ端
子に調節され、または自己調節されて配置されている。
ている。基板のなかでサブコレクタは絶縁酸化物領域に
より囲まれている。サブコレクタはその際に植込みまた
は拡散によりその上に配置されている１つの伝導性の層
から作られる。サブコレクタが拡散により伝導性の層か
ら作られると、伝導性の層から埋曲まれたコレクタ端子
層を形成することが有利である。コレクタはコレクタ端
子に調節され、または自己調節されて配置されている。
サブコレクタは基板の上に配置することもできる。こ
の場合、絶縁酸化物領域を有する基板の上に全面にシリ
コン層が、絶縁酸化物領域の上に多結晶に、またそれに
対して露出している基板表面の上に単結晶に成長するよ
うに被覆されている。シリコン層を本来の場所にドープ
されてできるかぎり低抵抗に析出させることは目的にか
なっている。十分な低抵抗性は（たとえばドーピング物
質原子により植込まれたガラスまたは酸化物からの）ド
ープすべき原子による被覆によっても達成され得る。ド
ーピング物質原子の本来の場所にドープされた析出また
は拡散により後続の植込みの際の結晶欠陥が回避され
る。構造化の後に、被覆されたシリコン層の、絶縁酸化
物範囲の上に配置された部分が埋込まれたコレクタ端子
層を形成し、また基板表面の上に配置された単結晶の部
分がサブコレクタを形成する。この装置では埋込まれた
コレクタ端子層は完全に絶縁酸化物範囲の上に配置され
ている。サブコレクタと基板との間の境界面は最小に保
たれている。従って、この配置により最小化された寄生
的なコレクタ／基板−キャパシタンスが達成される。
の場合、絶縁酸化物領域を有する基板の上に全面にシリ
コン層が、絶縁酸化物領域の上に多結晶に、またそれに
対して露出している基板表面の上に単結晶に成長するよ
うに被覆されている。シリコン層を本来の場所にドープ
されてできるかぎり低抵抗に析出させることは目的にか
なっている。十分な低抵抗性は（たとえばドーピング物
質原子により植込まれたガラスまたは酸化物からの）ド
ープすべき原子による被覆によっても達成され得る。ド
ーピング物質原子の本来の場所にドープされた析出また
は拡散により後続の植込みの際の結晶欠陥が回避され
る。構造化の後に、被覆されたシリコン層の、絶縁酸化
物範囲の上に配置された部分が埋込まれたコレクタ端子
層を形成し、また基板表面の上に配置された単結晶の部
分がサブコレクタを形成する。この装置では埋込まれた
コレクタ端子層は完全に絶縁酸化物範囲の上に配置され
ている。サブコレクタと基板との間の境界面は最小に保
たれている。従って、この配置により最小化された寄生
的なコレクタ／基板−キャパシタンスが達成される。
コレクタ端子層の上にコレクタを囲む絶縁構造が作ら
れる。コレクタは選択的エピタキシーにより絶縁構造の
内側に形成される。
れる。コレクタは選択的エピタキシーにより絶縁構造の
内側に形成される。
生じた構造の上にエミッタ／ベース複合が載せられ
る。エミッタ／ベース複合に対してはもちろん種々のも
のが可能である。１つの可能性はたとえば、ベース端子
を能動的トランジスタへ内部スペーサーにより自己調節
して製造することにある（たとえばアー．ヴェー．ヴィ
ーダー（A.W.Wieder）、シーメンス研究開発報告、第13
巻（1984）、第246頁以下およびジェイ．エヌ．ブルグ
ハルツ（J.N.Burghartz）ほか、IEEE電子デバイスレタ
ーズ、第９巻（1988）、第259頁以下を参照）。この内
部スペーサーコンセプトではベースの製造は植込み、拡
散または選択的析出により可能である。他の可能性は、
エミッタ／ベース複合をティー．シー．チェン（T.Che
n）ほか、IEDMテクニカルダイジェスト1988、第740頁以
下およびディー．エル．ハラメ（D.L.Harame）ほか、IE
EE電子デバイスレターズ、第10巻（1989）、第156頁以
下から知られている仕方で外部スペーサーを有するベー
ス端子の自己調節により製造することにある。
る。エミッタ／ベース複合に対してはもちろん種々のも
のが可能である。１つの可能性はたとえば、ベース端子
を能動的トランジスタへ内部スペーサーにより自己調節
して製造することにある（たとえばアー．ヴェー．ヴィ
ーダー（A.W.Wieder）、シーメンス研究開発報告、第13
巻（1984）、第246頁以下およびジェイ．エヌ．ブルグ
ハルツ（J.N.Burghartz）ほか、IEEE電子デバイスレタ
ーズ、第９巻（1988）、第259頁以下を参照）。この内
部スペーサーコンセプトではベースの製造は植込み、拡
散または選択的析出により可能である。他の可能性は、
エミッタ／ベース複合をティー．シー．チェン（T.Che
n）ほか、IEDMテクニカルダイジェスト1988、第740頁以
下およびディー．エル．ハラメ（D.L.Harame）ほか、IE
EE電子デバイスレターズ、第10巻（1989）、第156頁以
下から知られている仕方で外部スペーサーを有するベー
ス端子の自己調節により製造することにある。
本発明によるバイポーラトランジスタでは、基板内に
絶縁酸化物領域が製造された後に、能動的コレクタが選
択的エピタキシーにより製造されるので、本発明による
バイポーラトランジスタはBICMOSコンセプトに集積可能
である。バイポーラ製造は完全にCMOS製造に無関係に行
われる。バイポーラ構成要素およびCMOS構成要素は互い
に無関係に最適化され得る。従って本発明によるバイポ
ーラトランジスタは、CMOSプロセスにおける別の開発作
業を必要とせずに、各CMOSプロセスに載せられ得る。
絶縁酸化物領域が製造された後に、能動的コレクタが選
択的エピタキシーにより製造されるので、本発明による
バイポーラトランジスタはBICMOSコンセプトに集積可能
である。バイポーラ製造は完全にCMOS製造に無関係に行
われる。バイポーラ構成要素およびCMOS構成要素は互い
に無関係に最適化され得る。従って本発明によるバイポ
ーラトランジスタは、CMOSプロセスにおける別の開発作
業を必要とせずに、各CMOSプロセスに載せられ得る。
少なくとも１つの本発明によるバイポーラトランジス
タを有するBICMOS回路の製造の際に、伝導性の層をCMOS
トランジスタに対するチャネル植込みおよびゲート酸化
物の生成の後に全面に被覆することは有利である。伝導
性の層は、それからゲート電極およびバイポーラトラン
ジスタ製造に対して必要とされる伝導性の層の範囲が生
ずるように、構造化される。コレクタを囲む絶縁構造が
作られる絶縁層により、完全にプロセスされたCMOSトラ
ンジスタが被覆される。ゲート電極および埋込まれたコ
レクタ端子層としての伝導性層のこの同時の使用の際に
は製造プロセスでマスクが節減される。
タを有するBICMOS回路の製造の際に、伝導性の層をCMOS
トランジスタに対するチャネル植込みおよびゲート酸化
物の生成の後に全面に被覆することは有利である。伝導
性の層は、それからゲート電極およびバイポーラトラン
ジスタ製造に対して必要とされる伝導性の層の範囲が生
ずるように、構造化される。コレクタを囲む絶縁構造が
作られる絶縁層により、完全にプロセスされたCMOSトラ
ンジスタが被覆される。ゲート電極および埋込まれたコ
レクタ端子層としての伝導性層のこの同時の使用の際に
は製造プロセスでマスクが節減される。
本発明の他の構成はその他の請求項にあげられてい
る。
る。
以下、実施例および図面により本発明を一層詳細に説
明する。
明する。
たとえばｐドープされた高抵抗の基板11のなかにチャ
ネル−ストッパー領域12が配置されている（第１図参
照）。チャネル−ストッパー領域12の上側に絶縁酸化物
領域13が配置されている。絶縁酸化物領域13としてはた
とえばLOCOS絶縁またはボックス絶縁が使用される。絶
縁酸化物領域13の間に基板11のなかにサブコレクタ14が
配置されている。サブコレクタ14はたとえばn+ドープさ
れている。
ネル−ストッパー領域12が配置されている（第１図参
照）。チャネル−ストッパー領域12の上側に絶縁酸化物
領域13が配置されている。絶縁酸化物領域13としてはた
とえばLOCOS絶縁またはボックス絶縁が使用される。絶
縁酸化物領域13の間に基板11のなかにサブコレクタ14が
配置されている。サブコレクタ14はたとえばn+ドープさ
れている。
サブコレクタ14の上側にコレクタ15が配置されてい
る。コレクタ15はたとえばn-ドープされている。コレク
タ15の側部においてサブコレクタ14の上に埋込まれたコ
レクタ端子層16が配置されている。埋込まれたコレクタ
端子層16は、コレクタ15とサブコレクタ14を介してのみ
接続しているように配置されている。埋込まれたコレク
タ端子層16は、サブコレクタ14とならんで配置されてい
る絶縁酸化物領域13の上にも延びている。埋込まれたコ
レクタ端子層16は導電性である。埋込まれたコレクタ端
子層16はたとえばn+ドープされたポリシリコン、ケイ化
物、ポリツィド、タングステンなどから成っている。
る。コレクタ15はたとえばn-ドープされている。コレク
タ15の側部においてサブコレクタ14の上に埋込まれたコ
レクタ端子層16が配置されている。埋込まれたコレクタ
端子層16は、コレクタ15とサブコレクタ14を介してのみ
接続しているように配置されている。埋込まれたコレク
タ端子層16は、サブコレクタ14とならんで配置されてい
る絶縁酸化物領域13の上にも延びている。埋込まれたコ
レクタ端子層16は導電性である。埋込まれたコレクタ端
子層16はたとえばn+ドープされたポリシリコン、ケイ化
物、ポリツィド、タングステンなどから成っている。
コレクタ15は絶縁構造17により囲まれている。高さ方
向に絶縁構造17およびコレクタ15はほぼ高さで終わって
いる。絶縁構造17はたとえばシリコン酸化物から成って
いる。絶縁構造17は側部で絶縁酸化物領域13の先へ達し
ている。絶縁構造17は埋込まれたコレクタ端子層16を完
全に覆っている。埋込まれたコレクタ端子層16の上側お
よびその下に位置する絶縁酸化物領域13の上側に金属化
部を有する接触孔がコレクタ接触部Ｋとして配置されて
いる。コレクタ15の上にベース18が配置されている。ベ
ース18はリング状にベース端子19により囲まれている。
ベース端子19はたとえばp+ドープされたポリシリコンか
ら成っている。ベース端子19は主として絶縁構造17の上
に配置されている。
向に絶縁構造17およびコレクタ15はほぼ高さで終わって
いる。絶縁構造17はたとえばシリコン酸化物から成って
いる。絶縁構造17は側部で絶縁酸化物領域13の先へ達し
ている。絶縁構造17は埋込まれたコレクタ端子層16を完
全に覆っている。埋込まれたコレクタ端子層16の上側お
よびその下に位置する絶縁酸化物領域13の上側に金属化
部を有する接触孔がコレクタ接触部Ｋとして配置されて
いる。コレクタ15の上にベース18が配置されている。ベ
ース18はリング状にベース端子19により囲まれている。
ベース端子19はたとえばp+ドープされたポリシリコンか
ら成っている。ベース端子19は主として絶縁構造17の上
に配置されている。
ベース端子19を完全に覆う酸化物層110が設けられて
いる。ベース18の上側で酸化物層110が１つの孔を郭定
している。この孔の上にn+ドープされたポリシリコンか
ら成るエミッタ端子111が配置されている。エミッタ112
はエミッタ111から拡散により作られる。酸化物層110の
なかに、ベース接触部Ｂとしての金属化部により満たさ
れている接触孔が設けられている。エミッタ端子111の
上にエミッタ接触部Ｅとしての金属化部が設けられてい
る。
いる。ベース18の上側で酸化物層110が１つの孔を郭定
している。この孔の上にn+ドープされたポリシリコンか
ら成るエミッタ端子111が配置されている。エミッタ112
はエミッタ111から拡散により作られる。酸化物層110の
なかに、ベース接触部Ｂとしての金属化部により満たさ
れている接触孔が設けられている。エミッタ端子111の
上にエミッタ接触部Ｅとしての金属化部が設けられてい
る。
埋込まれたコレクタ端子層16は部分的に絶縁酸化物領
域13を越えて延びているので、サブコレクタ14の面積、
従ってまた寄生的なコレクタ／基板−キャパシタンスは
従来の技術に比較して小さくされる。
域13を越えて延びているので、サブコレクタ14の面積、
従ってまた寄生的なコレクタ／基板−キャパシタンスは
従来の技術に比較して小さくされる。
本発明によるバイポーラトランジスタの１つの別の実
施例（第２図参照）では、ｐ伝導性かつ高抵抗である基
板21のなかにチャネル−ストッパー領域22が配置されて
いる。チャネル−ストッパー領域22の上側に絶縁酸化物
領域23が配置されている。基板21のなかに、絶縁酸化物
領域23により囲まれているサブコレクタ24が配置されて
いる。サブコレクタ24はたとえばn+伝導性である。サブ
コレクタ24の上に、n-ドープされたコレクタ25が配置さ
れている。コレクタ25を囲んでリング状の埋込まれたコ
レクタ端子層26が配置されている。埋込まれたコレクタ
端子層26は二重層として構成されている。それはn+ドー
プされたポリシリコン層26aおよびその上に配置された
金属ケイ化物層26bから成っている。ポリシリコン層26a
はサブコレクタ24と直接に接続している。埋込まれたコ
レクタ端子層26とコレクタ25との間に、たとえばシリコ
ン酸化物またはシリコン窒化物から成る側面絶縁27aが
設けられている。それによりコレクタ25はサブコレクタ
24を介してのみ埋込まれたコレクタ端子層26と接続され
ている。埋込まれたコレクタ端子層のリング状配置によ
り既に、たとえば100nmに過ぎない深さを有する平らな
サブコレクタ24により、トランジスタの占有場所および
寄生的なコレクタ／基板キャパシタンスが高められるこ
となく、十分に小さいコレクタ軌道抵抗が実現される。
施例（第２図参照）では、ｐ伝導性かつ高抵抗である基
板21のなかにチャネル−ストッパー領域22が配置されて
いる。チャネル−ストッパー領域22の上側に絶縁酸化物
領域23が配置されている。基板21のなかに、絶縁酸化物
領域23により囲まれているサブコレクタ24が配置されて
いる。サブコレクタ24はたとえばn+伝導性である。サブ
コレクタ24の上に、n-ドープされたコレクタ25が配置さ
れている。コレクタ25を囲んでリング状の埋込まれたコ
レクタ端子層26が配置されている。埋込まれたコレクタ
端子層26は二重層として構成されている。それはn+ドー
プされたポリシリコン層26aおよびその上に配置された
金属ケイ化物層26bから成っている。ポリシリコン層26a
はサブコレクタ24と直接に接続している。埋込まれたコ
レクタ端子層26とコレクタ25との間に、たとえばシリコ
ン酸化物またはシリコン窒化物から成る側面絶縁27aが
設けられている。それによりコレクタ25はサブコレクタ
24を介してのみ埋込まれたコレクタ端子層26と接続され
ている。埋込まれたコレクタ端子層のリング状配置によ
り既に、たとえば100nmに過ぎない深さを有する平らな
サブコレクタ24により、トランジスタの占有場所および
寄生的なコレクタ／基板キャパシタンスが高められるこ
となく、十分に小さいコレクタ軌道抵抗が実現される。
埋込まれたコレクタ端子層26の上側に、たとえばシリ
コン酸化物から成る絶縁構造27が配置されている。絶縁
構造27は高さ方向に側面絶縁27aおよびコレクタ25の高
さで終わっている。絶縁構造27のなかに、コレクタ接触
部Ｋとしての金属化部で満たされている接触孔が設けら
れている。
コン酸化物から成る絶縁構造27が配置されている。絶縁
構造27は高さ方向に側面絶縁27aおよびコレクタ25の高
さで終わっている。絶縁構造27のなかに、コレクタ接触
部Ｋとしての金属化部で満たされている接触孔が設けら
れている。
コレクタ25の上に、たとえばｐドープされているベー
ス28が配置されている。ベース28は、たとえばp+ドープ
されておりかつ多結晶シリコンから成るベース端子29に
よりリング状に囲まれている。ベース端子29は、エミッ
タ範囲を郭定する孔を有する酸化物層210により覆われ
ている。酸化物層210の上に、n+ドープされたポリシリ
コンから成るエミッタ端子211が配置されている。エミ
ッタ端子211から拡散によりエミッタ212が作られる。酸
化物層210のなかに、ベース接触部Ｂとしての金属化部
により満たされている接触孔が設けられている。エミッ
タ端子211の上にエミッタ接触部Ｅとしての金属化部が
配置されている。
ス28が配置されている。ベース28は、たとえばp+ドープ
されておりかつ多結晶シリコンから成るベース端子29に
よりリング状に囲まれている。ベース端子29は、エミッ
タ範囲を郭定する孔を有する酸化物層210により覆われ
ている。酸化物層210の上に、n+ドープされたポリシリ
コンから成るエミッタ端子211が配置されている。エミ
ッタ端子211から拡散によりエミッタ212が作られる。酸
化物層210のなかに、ベース接触部Ｂとしての金属化部
により満たされている接触孔が設けられている。エミッ
タ端子211の上にエミッタ接触部Ｅとしての金属化部が
配置されている。
この実施例は、コレクタ25が埋込まれたコレクタ端子
層26に自己調節されて製造可能であるという利点を有す
る。自己調節される製造のために、絶縁構造27を生成す
るホト技術と等しいホト技術により、埋込まれたコレク
タ端子層26が構造化される。側面絶縁27aの生成の後に
コレクタ25が選択的エピタキシーにより製造される。
層26に自己調節されて製造可能であるという利点を有す
る。自己調節される製造のために、絶縁構造27を生成す
るホト技術と等しいホト技術により、埋込まれたコレク
タ端子層26が構造化される。側面絶縁27aの生成の後に
コレクタ25が選択的エピタキシーにより製造される。
第３図には本発明によるトランジスタに対する別の実
施例が示されている。高抵抗かつｐ伝導性である基板31
のなかに再びチャネル−ストッパー領域32が配置されて
いる。チャネル−ストッパー領域32の上側に絶縁酸化物
領域33が配置されている。絶縁酸化物範囲33の間に、n+
ドープされたサブコレクタ34が配置されている。サブコ
レクタ34の上に、n-ドープされたコレクタ35が配置され
ている。コレクタ35は、たとえばシリコン酸化物または
シリコン窒化物から成る側面絶縁37aにより囲まれてい
る。コレクタ35に自己調節されて、側面絶縁37aの外側
でコレクタ35をリング状に囲んでおりまたたとえば金属
ケイ化物から成る埋込まれたコレクタ端子層36が配置さ
れている。埋込まれたコレクタ端子層36は部分的にサブ
コレクタ34の上に配置されて、それと接続されており、
また部分的に絶縁酸化物領域33の上に配置されている。
サブコレクタ34の上でコレクタ35は埋込まれたコレクタ
端子層36と接続されている。
施例が示されている。高抵抗かつｐ伝導性である基板31
のなかに再びチャネル−ストッパー領域32が配置されて
いる。チャネル−ストッパー領域32の上側に絶縁酸化物
領域33が配置されている。絶縁酸化物範囲33の間に、n+
ドープされたサブコレクタ34が配置されている。サブコ
レクタ34の上に、n-ドープされたコレクタ35が配置され
ている。コレクタ35は、たとえばシリコン酸化物または
シリコン窒化物から成る側面絶縁37aにより囲まれてい
る。コレクタ35に自己調節されて、側面絶縁37aの外側
でコレクタ35をリング状に囲んでおりまたたとえば金属
ケイ化物から成る埋込まれたコレクタ端子層36が配置さ
れている。埋込まれたコレクタ端子層36は部分的にサブ
コレクタ34の上に配置されて、それと接続されており、
また部分的に絶縁酸化物領域33の上に配置されている。
サブコレクタ34の上でコレクタ35は埋込まれたコレクタ
端子層36と接続されている。
埋込まれたコレクタ端子層36の上側に、たとえばシリ
コン酸化物から成る絶縁構造37が配置されている。絶縁
構造37は高さ方向に側面絶縁37aおよびコレクタ35の高
さで終わっている。絶縁構造37のなかに、埋込まれたコ
レクタ端子層36に達し、またコレクタ接触部Ｋとしての
金属化部で満たされている接触孔が設けられている。こ
れまでに説明した複合は第２図に示されている実施例の
相応の複合と類似に構成されている。
コン酸化物から成る絶縁構造37が配置されている。絶縁
構造37は高さ方向に側面絶縁37aおよびコレクタ35の高
さで終わっている。絶縁構造37のなかに、埋込まれたコ
レクタ端子層36に達し、またコレクタ接触部Ｋとしての
金属化部で満たされている接触孔が設けられている。こ
れまでに説明した複合は第２図に示されている実施例の
相応の複合と類似に構成されている。
コレクタ35の上にベース38が配置されている。ベース
38はたとえばｐドープされている。ベース38はベース端
子39により囲まれている。ベース端子39は第１のベース
端子範囲39aおよび第２のベース端子範囲39bから形成さ
れる。第１のベース端子範囲39aはベース38をリング状
に囲んでいる。第１のベース端子範囲39aはp+ドープさ
れている。第１のベース端子範囲39aは再びp++ドープさ
れた第２のベース端子範囲39bによりリング状に囲まれ
ている。
38はたとえばｐドープされている。ベース38はベース端
子39により囲まれている。ベース端子39は第１のベース
端子範囲39aおよび第２のベース端子範囲39bから形成さ
れる。第１のベース端子範囲39aはベース38をリング状
に囲んでいる。第１のベース端子範囲39aはp+ドープさ
れている。第１のベース端子範囲39aは再びp++ドープさ
れた第２のベース端子範囲39bによりリング状に囲まれ
ている。
ベース端子39の上に、ベース38と第１のベース端子範
囲39aとの間の境界範囲を確実に覆うように構造化され
ている酸化物層310が配置されている。さらに酸化物層3
10は、０＝p++ドープされた第２のベース端子範囲39bが
酸化物層310により覆われていないように構造化されて
いる。酸化物層310の上に、n+ドープされたポリシリコ
ンから成り酸化物層310の外縁で終わるエミッタ端子311
が配置されている。エミッタ端子311から拡散によりベ
ース38上にエミッタ312が生成される。エミッタ端子311
の上に金属ケイ化物層313が配置されており、それに図
示されている断面の外側でエミッタ接触部が達してい
る。金属ケイ化物層313およびエミッタ端子311は完全に
酸化物構造314により覆われている。酸化物構造314は、
金属ケイ化物層313を覆う１つの層と側面を覆う側面と
から成っている。第２のベース端子範囲39bおよび第１
のベース端子範囲39aならびに酸化物構造314の露出範囲
全体を覆う金属ベース接触部が設けられている。
囲39aとの間の境界範囲を確実に覆うように構造化され
ている酸化物層310が配置されている。さらに酸化物層3
10は、０＝p++ドープされた第２のベース端子範囲39bが
酸化物層310により覆われていないように構造化されて
いる。酸化物層310の上に、n+ドープされたポリシリコ
ンから成り酸化物層310の外縁で終わるエミッタ端子311
が配置されている。エミッタ端子311から拡散によりベ
ース38上にエミッタ312が生成される。エミッタ端子311
の上に金属ケイ化物層313が配置されており、それに図
示されている断面の外側でエミッタ接触部が達してい
る。金属ケイ化物層313およびエミッタ端子311は完全に
酸化物構造314により覆われている。酸化物構造314は、
金属ケイ化物層313を覆う１つの層と側面を覆う側面と
から成っている。第２のベース端子範囲39bおよび第１
のベース端子範囲39aならびに酸化物構造314の露出範囲
全体を覆う金属ベース接触部が設けられている。
第４図には本発明によるトランジスタに対する別の実
施例が示されている。ｐドープされておりかつ高抵抗で
ある基板41のなかにチャネル−ストッパー領域42が配置
されている。チャネル−ストッパー領域42の上側に絶縁
酸化物領域43が配置されている。絶縁酸化物領域43は基
板41の表面の自由な範囲を郭定する。基板41の表面上に
サブコレクタ44が配置されている。サブコレクタ44は埋
込まれたコレクタ端子層46により囲まれている。サブコ
レクタ44および埋込まれたコレクタ端子層46はシリコン
の同時のエピタキシャルかつ多結晶性の析出により製造
される。それらは析出の際に本来の位置にドープされ
る。サブコレクタ44およびコレクタ端子層46をドープす
る他の可能性は、別の層（たとえばドープされたガラス
または酸化物、n+ポリシリコンなど）を取付け、またこ
の層をドーピング物質の注入後に再び除去することであ
る。同時のエピタキシャルかつ多結晶性の析出の際に、
単結晶性のシリコン基板41の表面の上に配置されている
サブコレクタ44は単結晶性に成長し、他方において絶縁
酸化物領域43の上に配置されている埋込まれたコレクタ
端子層46は多結晶性に成長する。
施例が示されている。ｐドープされておりかつ高抵抗で
ある基板41のなかにチャネル−ストッパー領域42が配置
されている。チャネル−ストッパー領域42の上側に絶縁
酸化物領域43が配置されている。絶縁酸化物領域43は基
板41の表面の自由な範囲を郭定する。基板41の表面上に
サブコレクタ44が配置されている。サブコレクタ44は埋
込まれたコレクタ端子層46により囲まれている。サブコ
レクタ44および埋込まれたコレクタ端子層46はシリコン
の同時のエピタキシャルかつ多結晶性の析出により製造
される。それらは析出の際に本来の位置にドープされ
る。サブコレクタ44およびコレクタ端子層46をドープす
る他の可能性は、別の層（たとえばドープされたガラス
または酸化物、n+ポリシリコンなど）を取付け、またこ
の層をドーピング物質の注入後に再び除去することであ
る。同時のエピタキシャルかつ多結晶性の析出の際に、
単結晶性のシリコン基板41の表面の上に配置されている
サブコレクタ44は単結晶性に成長し、他方において絶縁
酸化物領域43の上に配置されている埋込まれたコレクタ
端子層46は多結晶性に成長する。
サブコレクタ44の上にコレクタ45が配置されている。
コレクタ45はn-ドープされている。コレクタ45は絶縁構
造47により囲まれている。コレクタ45の上に、リング状
にベース端子49により囲まれているベース48が続いてい
る。ベース48はｐドープされており、ベース端子49はp+
ドープされている。ベース端子49の内側のベース48の上
側にｎドープされたエミッタ412が配置されている。絶
縁構造47は高さ方向にベース端子49およびエミッタ412
の高さで終わっている。
コレクタ45はn-ドープされている。コレクタ45は絶縁構
造47により囲まれている。コレクタ45の上に、リング状
にベース端子49により囲まれているベース48が続いてい
る。ベース48はｐドープされており、ベース端子49はp+
ドープされている。ベース端子49の内側のベース48の上
側にｎドープされたエミッタ412が配置されている。絶
縁構造47は高さ方向にベース端子49およびエミッタ412
の高さで終わっている。
絶縁構造47のなかに、埋込まれたコレクタ端子層46に
達し、またコレクタ接触部Ｋとしての金属化部により満
たされている接触孔が設けられている。
達し、またコレクタ接触部Ｋとしての金属化部により満
たされている接触孔が設けられている。
ベース端子49と絶縁構造47との間の境界にp+ドープさ
れたポリシリコン層413が配置されている。ベース端子4
9はp+ドープされたポリシリコン層413から拡散により製
造される。p+ドープされたポリシリコン層413は少なく
とも１つの側で絶縁構造47まで、そこでベース端子49の
接触が可能であるまで、延び出ている。p+ドープされた
ポリシリコン層413は酸化物層410により完全に覆われて
いる。酸化物層410はエミッタ412の表面を覆われないま
まにしておく。酸化物層410およびエミッタ412の表面の
上に、n+ドープされたポリシリコンから成るエミッタ端
子411が配置されている。エミッタ端子411からエミッタ
412が拡散により製造される。
れたポリシリコン層413が配置されている。ベース端子4
9はp+ドープされたポリシリコン層413から拡散により製
造される。p+ドープされたポリシリコン層413は少なく
とも１つの側で絶縁構造47まで、そこでベース端子49の
接触が可能であるまで、延び出ている。p+ドープされた
ポリシリコン層413は酸化物層410により完全に覆われて
いる。酸化物層410はエミッタ412の表面を覆われないま
まにしておく。酸化物層410およびエミッタ412の表面の
上に、n+ドープされたポリシリコンから成るエミッタ端
子411が配置されている。エミッタ端子411からエミッタ
412が拡散により製造される。
酸化物層410のなかに、p+ドープされたポリシリコン
層413に達し、またベース接触部Ｂとしての金属化物に
より満たされている接触孔が設けられている。エミッタ
端子411はエミッタ接触部Ｅとしての金属化部により覆
われている。
層413に達し、またベース接触部Ｂとしての金属化物に
より満たされている接触孔が設けられている。エミッタ
端子411はエミッタ接触部Ｅとしての金属化部により覆
われている。
第５図にはBICMOS装置が示されている。p+ドープされ
たシリコン基板51の上にp-ドープされたエピタキシー層
52が配置されている。エピタキシー層52のなかに１つの
ｎドープされたウェル53および２つのｐドープされたウ
ェル54が配置されている。ウェル53、54の縁に、隣接す
るトランジスタを確実に隔離するために絶縁酸化物領域
55が設けられている。ｎドープされたウェル53のなかに
ｐチャネルトランジスタが配置されており、その詳細は
図面を見易くするために示されていない。ｐチャネルト
ランジスタはソース接触部Spおよびドレイン接触部Dpを
有する。ｐチャネルトランジスタはさらにゲート酸化物
56およびゲート電極Gpを有する。第１のｐドープされた
ウェル54aのなかにｎチャネルトランジスタが配置され
ており、その詳細は再び図面を見易くするために示され
ていない。ｎチャネルトランジスタはソース接触部Snお
よびドレイン接触部Dnを有する。ｎチャネルトランジス
タはさらにゲート酸化物56およびゲート電極Gnを有す
る。
たシリコン基板51の上にp-ドープされたエピタキシー層
52が配置されている。エピタキシー層52のなかに１つの
ｎドープされたウェル53および２つのｐドープされたウ
ェル54が配置されている。ウェル53、54の縁に、隣接す
るトランジスタを確実に隔離するために絶縁酸化物領域
55が設けられている。ｎドープされたウェル53のなかに
ｐチャネルトランジスタが配置されており、その詳細は
図面を見易くするために示されていない。ｐチャネルト
ランジスタはソース接触部Spおよびドレイン接触部Dpを
有する。ｐチャネルトランジスタはさらにゲート酸化物
56およびゲート電極Gpを有する。第１のｐドープされた
ウェル54aのなかにｎチャネルトランジスタが配置され
ており、その詳細は再び図面を見易くするために示され
ていない。ｎチャネルトランジスタはソース接触部Snお
よびドレイン接触部Dnを有する。ｎチャネルトランジス
タはさらにゲート酸化物56およびゲート電極Gnを有す
る。
ｐドープされたウェル54の間にエピタキシー層52の表
面に本発明によるバイポーラトランジスタが配置されて
いる。その際にｐドープされたウェル54はチャネル−ス
トッパー領域として作用する。絶縁酸化物領域の間に、
n+ドープされたサブコレクタ57が配置されている。サブ
コレクタ57の上に、n+ドープされたコレクタ58および埋
込まれたコレクタ端子層59が配置されている。埋込まれ
たコレクタ端子層59はたとえばn+ドープされたポリシリ
コンから成っている。ゲート電極Gp、Gnは埋込まれたコ
レクタ端子層59と同一の材料、たとえばn+ドープされた
ポリシリコンから成っている。従ってゲート電極Gpおよ
びGnは埋込まれたコレクタ端子層59と同一のステップで
製造され得る。このことはマスクの節減を意味する。ｐ
チャネルトランジスタ、ｎチャネルトランジスタおよび
埋込まれたコレクタ端子層59を覆い、またコレクタ58を
囲んでいる絶縁層510が設けられている。絶縁層510のな
かに、接触孔が設けられており、それを介してソース接
触部Sp、Snおよびドレイン接触部Dp、Dnがソースまたは
ドレイン領域と接触している。コレクタ58の上にたとえ
ばベース／エミッタ複合が、たとえばアー．ヴェー．ヴ
ィーダー（A.W.Wieder）、シーメンス研究開発報告、第
13巻（1984）、第246頁以下から公知のように、二重ポ
リシリコンテクノロジーで配置されている。
面に本発明によるバイポーラトランジスタが配置されて
いる。その際にｐドープされたウェル54はチャネル−ス
トッパー領域として作用する。絶縁酸化物領域の間に、
n+ドープされたサブコレクタ57が配置されている。サブ
コレクタ57の上に、n+ドープされたコレクタ58および埋
込まれたコレクタ端子層59が配置されている。埋込まれ
たコレクタ端子層59はたとえばn+ドープされたポリシリ
コンから成っている。ゲート電極Gp、Gnは埋込まれたコ
レクタ端子層59と同一の材料、たとえばn+ドープされた
ポリシリコンから成っている。従ってゲート電極Gpおよ
びGnは埋込まれたコレクタ端子層59と同一のステップで
製造され得る。このことはマスクの節減を意味する。ｐ
チャネルトランジスタ、ｎチャネルトランジスタおよび
埋込まれたコレクタ端子層59を覆い、またコレクタ58を
囲んでいる絶縁層510が設けられている。絶縁層510のな
かに、接触孔が設けられており、それを介してソース接
触部Sp、Snおよびドレイン接触部Dp、Dnがソースまたは
ドレイン領域と接触している。コレクタ58の上にたとえ
ばベース／エミッタ複合が、たとえばアー．ヴェー．ヴ
ィーダー（A.W.Wieder）、シーメンス研究開発報告、第
13巻（1984）、第246頁以下から公知のように、二重ポ
リシリコンテクノロジーで配置されている。
ソース接触部Sp、Sn、ドレイン接触部Dp、Dn、ベース
接触部Ｂ、エミッタ接触部Ｅおよびコレクタ接触部Ｋに
対する接触孔エッチングは１つのマスクによる１つのプ
ロセスステップでエッチングされ得る。
接触部Ｂ、エミッタ接触部Ｅおよびコレクタ接触部Ｋに
対する接触孔エッチングは１つのマスクによる１つのプ
ロセスステップでエッチングされ得る。
バイポーラトランジスタはエピタキシー層52の表面に
配置されているので、またコレクタ58は選択的エピタキ
シーにより生成されるので、CMOS構成要素（ｐチャネル
トランジスタおよびｎチャネルトランジスタ）はバイポ
ーラトランジスタに無関係に最適化可能である。そのつ
どの用途に対してビルディングブロック原子により最良
のｐチャネルトランジスタ、最良のｎチャネルトランジ
スタおよび最良のバイポーラトランジスタが互いに組み
合わされる。
配置されているので、またコレクタ58は選択的エピタキ
シーにより生成されるので、CMOS構成要素（ｐチャネル
トランジスタおよびｎチャネルトランジスタ）はバイポ
ーラトランジスタに無関係に最適化可能である。そのつ
どの用途に対してビルディングブロック原子により最良
のｐチャネルトランジスタ、最良のｎチャネルトランジ
スタおよび最良のバイポーラトランジスタが互いに組み
合わされる。
以下では実施例により本発明によるトランジスタの製
造を一層詳細に説明する。実施例の基礎となっているの
は約0.13μｍの調節許容差を有する0.4μｍホトリトグ
ラフィである。
造を一層詳細に説明する。実施例の基礎となっているの
は約0.13μｍの調節許容差を有する0.4μｍホトリトグ
ラフィである。
第１図に示されているバイポーラトランジスタを製造
するため、基板11のなかにチャネル−ストッパー領域が
植込みにより、また絶縁酸化物領域13がたとえばLOCOS
技術により製造される（第６図参照符号）。基板11とし
てはたとえば弱ｐドープされた（100）チョクラルスキ
ーシリコンが使用される。絶縁酸化物領域13の厚みはた
とえば0.4μｍである。基板表面11の上で絶縁酸化物範
囲13により覆われない範囲はたとえば1.6×1.6μm2の大
きさを有する。
するため、基板11のなかにチャネル−ストッパー領域が
植込みにより、また絶縁酸化物領域13がたとえばLOCOS
技術により製造される（第６図参照符号）。基板11とし
てはたとえば弱ｐドープされた（100）チョクラルスキ
ーシリコンが使用される。絶縁酸化物領域13の厚みはた
とえば0.4μｍである。基板表面11の上で絶縁酸化物範
囲13により覆われない範囲はたとえば1.6×1.6μm2の大
きさを有する。
構造の上に全面に伝導性の層161が被覆される（第７
図参照）。伝導性の層161はたとえば150nmの厚みを有す
る。伝導性の層161はたとえび金属ケイ化物、n+ドープ
されたポリシリコン、ポリツィド、タングステンなどか
ら成っている。伝導性の層161はｎドープするイオンで
植込まれる。温度ステップのなかでサブコレクタ14がド
ーピング物質の拡散により伝導性の層161から基板11の
なかに生成される。伝導性の層161は完成したトランジ
スタのなかでサブコレクタ14を導体路に接続する機能を
有する。
図参照）。伝導性の層161はたとえば150nmの厚みを有す
る。伝導性の層161はたとえび金属ケイ化物、n+ドープ
されたポリシリコン、ポリツィド、タングステンなどか
ら成っている。伝導性の層161はｎドープするイオンで
植込まれる。温度ステップのなかでサブコレクタ14がド
ーピング物質の拡散により伝導性の層161から基板11の
なかに生成される。伝導性の層161は完成したトランジ
スタのなかでサブコレクタ14を導体路に接続する機能を
有する。
ホト技術により伝導性の層161は、それから埋込まれ
たコレクタ端子層16が生じるように（第８図参照）構造
化される。埋込まれたコレクタ端子層16はサブコレクタ
14の１つの側に、接続する絶縁酸化物領域13まで達する
ように配置されている。構造の表面の上に全面にたとえ
ば300nmの厚みを有する絶縁層が析出される。別のホト
技術により絶縁層は、絶縁構造17が生ずるように構造化
される。絶縁構造17は、サブコレクタ14の表面が露出さ
れている範囲を含んでいる。
たコレクタ端子層16が生じるように（第８図参照）構造
化される。埋込まれたコレクタ端子層16はサブコレクタ
14の１つの側に、接続する絶縁酸化物領域13まで達する
ように配置されている。構造の表面の上に全面にたとえ
ば300nmの厚みを有する絶縁層が析出される。別のホト
技術により絶縁層は、絶縁構造17が生ずるように構造化
される。絶縁構造17は、サブコレクタ14の表面が露出さ
れている範囲を含んでいる。
選択的エピタキシーに対して必要とされる一般に知ら
れている清浄化ステップの実行の後に、コレクタ15が選
択的エピタキシャル析出によりサブコレクタ14の露出し
ている表面の上に生成される（第９図参照）。絶縁構造
17により郭定された範囲はその際に上縁まで満たされて
いる。コレクタ15がｎドープされる。ドーピング濃度は
たとえば２×1016cm-3である。
れている清浄化ステップの実行の後に、コレクタ15が選
択的エピタキシャル析出によりサブコレクタ14の露出し
ている表面の上に生成される（第９図参照）。絶縁構造
17により郭定された範囲はその際に上縁まで満たされて
いる。コレクタ15がｎドープされる。ドーピング濃度は
たとえば２×1016cm-3である。
構造の表面上に全面にシリコン層191が被覆される
（第10図参照）。シリコン層191はｐドープするイオン
で植込まれる。シリコン層191の厚みはたとえば150nmで
ある。シリコン層191の析出はたとえば多結晶性または
炉のなかで無定形に行われる。しかし、別の製造方法に
対しては、シリコン範囲の上に、すなわちコレクタ15の
表面上にコレクタ15の結晶方向、従ってまた基板11の結
晶方向を有する単結晶性の層が生ずるように、層をエピ
タキシー反応器のなかで全面に析出させるのが有利であ
る。酸化物の台の上、すなわち絶縁構造17の上にのみ、
析出されたシリコン材料が多結晶性に成長する。このよ
うな経過は、後で選択的に析出すべきベースのできるか
ぎり粒界のない成長を保証するために有利である（第12
図の説明を参照）。
（第10図参照）。シリコン層191はｐドープするイオン
で植込まれる。シリコン層191の厚みはたとえば150nmで
ある。シリコン層191の析出はたとえば多結晶性または
炉のなかで無定形に行われる。しかし、別の製造方法に
対しては、シリコン範囲の上に、すなわちコレクタ15の
表面上にコレクタ15の結晶方向、従ってまた基板11の結
晶方向を有する単結晶性の層が生ずるように、層をエピ
タキシー反応器のなかで全面に析出させるのが有利であ
る。酸化物の台の上、すなわち絶縁構造17の上にのみ、
析出されたシリコン材料が多結晶性に成長する。このよ
うな経過は、後で選択的に析出すべきベースのできるか
ぎり粒界のない成長を保証するために有利である（第12
図の説明を参照）。
シリコン層191の上に酸化物層が全面にたとえば150nm
の厚みで析出される。ホト技術に従って、酸化物層およ
びシリコン層191から成る二重層が構造化される。その
際にシリコン層191からベース端子19が製造される。酸
化物層からは、ベース端子19を覆う酸化物層110の一部
分が製造される。ベース端子19はリング状であり、また
ベースおよびエミッタに対する範囲を郭定する（第11図
参照）。
の厚みで析出される。ホト技術に従って、酸化物層およ
びシリコン層191から成る二重層が構造化される。その
際にシリコン層191からベース端子19が製造される。酸
化物層からは、ベース端子19を覆う酸化物層110の一部
分が製造される。ベース端子19はリング状であり、また
ベースおよびエミッタに対する範囲を郭定する（第11図
参照）。
選択的エピタキシーに対して必要とされる清浄化ステ
ップの後にｐドープされたベース18はエピタキシー反応
器のなかでたとえば100nmの層厚みでコレクタ15の上に
析出される（第12図参照）。選択的エピタキシーの際に
ベース18のコレクタ15の表面の上にもそれに隣接するベ
ース端子19の表面にも成長する。第10図に結び付いて既
に述べたように、その際に、ベース端子の役割をするシ
リコン層191がエピタキシー反応器のなかで析出されて
いることは望ましい。この場合、コレクタ15の表面の上
に直接配置されているベース端子19の範囲はコレクタ15
の方向を有する単結晶性である。ベース18の成長の際
に、ベース端子19の隣接する表面から成長する範囲も郭
定された結晶方向を有する。ベース18は選択的エピタキ
シーにより発生されるので、たとえば植込まれたベース
に比較してエミッタ／ベース複合の垂直な構造縮小が達
成される。ベース18はｐドープされる。
ップの後にｐドープされたベース18はエピタキシー反応
器のなかでたとえば100nmの層厚みでコレクタ15の上に
析出される（第12図参照）。選択的エピタキシーの際に
ベース18のコレクタ15の表面の上にもそれに隣接するベ
ース端子19の表面にも成長する。第10図に結び付いて既
に述べたように、その際に、ベース端子の役割をするシ
リコン層191がエピタキシー反応器のなかで析出されて
いることは望ましい。この場合、コレクタ15の表面の上
に直接配置されているベース端子19の範囲はコレクタ15
の方向を有する単結晶性である。ベース18の成長の際
に、ベース端子19の隣接する表面から成長する範囲も郭
定された結晶方向を有する。ベース18は選択的エピタキ
シーにより発生されるので、たとえば植込まれたベース
に比較してエミッタ／ベース複合の垂直な構造縮小が達
成される。ベース18はｐドープされる。
すぐ次のステップではスペーサー110aがベース端子19
の側面に生成される（第13図参照）。そのために別の酸
化物層がたとえば150nmの厚みで全面で析出され、また
異方性乾燥エッチングステップによりバックエッチング
される。ベース18に隣接するスペーサー110aは製造すべ
きエミッタへのベース端子19の自己調節に通ずる。ベー
ス18に隣接するスペーサー110aはさらに場合によっては
ベース18の縁に生ずる粒界を不能動的なトランジスタ範
囲に移す。
の側面に生成される（第13図参照）。そのために別の酸
化物層がたとえば150nmの厚みで全面で析出され、また
異方性乾燥エッチングステップによりバックエッチング
される。ベース18に隣接するスペーサー110aは製造すべ
きエミッタへのベース端子19の自己調節に通ずる。ベー
ス18に隣接するスペーサー110aはさらに場合によっては
ベース18の縁に生ずる粒界を不能動的なトランジスタ範
囲に移す。
構造の表面上にポリシリコン層がたとえば100nmの厚
みで被覆される。ポリシリコン層はトーピング濃度φ＝
１×1016cm-2でｎドープされたイオンにより植込まれ
る。非臨界的なホト技術によるポリシリコン層の構造化
によりエミッタ端子111が、ベース18に隣接するスペー
サー110aおよび中間に位置するシリコン表面を覆う（第
14図参照）ように生成される。１つの温度ステップでエ
ミッタ112が生成される。エミッタ112はたとえば30nm、
その下に位置する単結晶性のシリコンのなかに注入され
る。
みで被覆される。ポリシリコン層はトーピング濃度φ＝
１×1016cm-2でｎドープされたイオンにより植込まれ
る。非臨界的なホト技術によるポリシリコン層の構造化
によりエミッタ端子111が、ベース18に隣接するスペー
サー110aおよび中間に位置するシリコン表面を覆う（第
14図参照）ように生成される。１つの温度ステップでエ
ミッタ112が生成される。エミッタ112はたとえば30nm、
その下に位置する単結晶性のシリコンのなかに注入され
る。
ホト技術により酸化物層117および絶縁構造17のなか
にベースおよびコレクタ端子に対する接触孔が明けられ
る（第15図参照）。ベース接触部Ｂ、エミッタ接触部Ｅ
およびコレクタ接触部Ｋは金属化により生成される。
にベースおよびコレクタ端子に対する接触孔が明けられ
る（第15図参照）。ベース接触部Ｂ、エミッタ接触部Ｅ
およびコレクタ接触部Ｋは金属化により生成される。
以下では、リング状のコレクタ端子を有し、コレクタ
がコレクタ端子に自己調節されて製造されている本発明
によるトランジスタの装置に対して１つの実施例が与え
られる。
がコレクタ端子に自己調節されて製造されている本発明
によるトランジスタの装置に対して１つの実施例が与え
られる。
基板21として、弱ｐドープされた（100）チョクラル
クシーシリコンが使用される（第16図参照）。基板21の
なかに植込みによりチャネル−ストッパー領域22が生成
される。絶縁酸化物領域23はたとえばLOCOS技術により
生成される。絶縁酸化物領域23はたとえば0.4μｍの厚
みを有する。絶縁酸化物領域23により基板21の露出して
いる表面がたとえば1.6×1.6μm2の大きさで郭定され
る。
クシーシリコンが使用される（第16図参照）。基板21の
なかに植込みによりチャネル−ストッパー領域22が生成
される。絶縁酸化物領域23はたとえばLOCOS技術により
生成される。絶縁酸化物領域23はたとえば0.4μｍの厚
みを有する。絶縁酸化物領域23により基板21の露出して
いる表面がたとえば1.6×1.6μm2の大きさで郭定され
る。
全面にポリシリコン層26aがたとえば80nmの厚みで被
覆される。ポリシリコン層26aはドーピング濃度φ＝２
×1016cm-2でｎドープされたイオンにより植込まれる。
ポリシリコン層26aの上に金属化層26bがたとえば80nmの
厚みで被覆される。サブコレクタ24が１つの温度ステッ
プでポリシリコン層26aからの拡散により基板21のなか
に生成される。
覆される。ポリシリコン層26aはドーピング濃度φ＝２
×1016cm-2でｎドープされたイオンにより植込まれる。
ポリシリコン層26aの上に金属化層26bがたとえば80nmの
厚みで被覆される。サブコレクタ24が１つの温度ステッ
プでポリシリコン層26aからの拡散により基板21のなか
に生成される。
ホト技術によりポリシリコン層26aおよび金属化層26b
から成る二重層が、サブコレクタ24を完全に覆い、また
それに隣接する絶縁酸化物領域23の側面に延びる（第16
図参照）ように構造化される。
から成る二重層が、サブコレクタ24を完全に覆い、また
それに隣接する絶縁酸化物領域23の側面に延びる（第16
図参照）ように構造化される。
構造の表面上にたとえば200nmの厚みで全面に酸化物
層が析出される。ホト技術により同時に酸化物層とポリ
シリコン層26aおよび金属化層26bから成る二重層とが構
造化される。この構造化の際にリング状の埋込まれたコ
レクタ端子層26および絶縁構造27が生ずる（第17図参
照）。構造化の際にリング状の埋込まれたコレクタ端子
層26および絶縁構造27の内側のサブコレクタ24の表面は
露出される。
層が析出される。ホト技術により同時に酸化物層とポリ
シリコン層26aおよび金属化層26bから成る二重層とが構
造化される。この構造化の際にリング状の埋込まれたコ
レクタ端子層26および絶縁構造27が生ずる（第17図参
照）。構造化の際にリング状の埋込まれたコレクタ端子
層26および絶縁構造27の内側のサブコレクタ24の表面は
露出される。
コレクタ25を生成するための後続の選択的エピタキシ
ーの間にポリシリコン層26aおよび金属ケイ化物層26bか
ら成っている埋込まれたコレクタ端子層26におけるシリ
コン原子の核形成を回避するため、サブコレクタ24の露
出された範囲を囲む側面は側面絶縁27aにより覆われ
る。側面絶縁27aはたとえばシリコン酸化物またはシリ
コン窒化物から成っている（第18図参照）。埋込まれた
コレクタ端子層26が、低抵抗でありかつシリコン原子の
核形成を生じない材料から成っている場合には、この側
面絶縁は省略され得る。
ーの間にポリシリコン層26aおよび金属ケイ化物層26bか
ら成っている埋込まれたコレクタ端子層26におけるシリ
コン原子の核形成を回避するため、サブコレクタ24の露
出された範囲を囲む側面は側面絶縁27aにより覆われ
る。側面絶縁27aはたとえばシリコン酸化物またはシリ
コン窒化物から成っている（第18図参照）。埋込まれた
コレクタ端子層26が、低抵抗でありかつシリコン原子の
核形成を生じない材料から成っている場合には、この側
面絶縁は省略され得る。
選択的エピタキシーに対して必要とされる清浄化ステ
ップの実行の後にｎドープされたコレクタ25が選択的エ
ピタキシーによりサブコレクタ24の露出した表面の上に
生成される（第19図参照）。コレクタ25は側面絶縁27a
の内側の範囲を完全に満たす。高さ方向に絶縁構造27は
側面絶縁27aおよびコレクタ25の高さで終わっている。
ップの実行の後にｎドープされたコレクタ25が選択的エ
ピタキシーによりサブコレクタ24の露出した表面の上に
生成される（第19図参照）。コレクタ25は側面絶縁27a
の内側の範囲を完全に満たす。高さ方向に絶縁構造27は
側面絶縁27aおよびコレクタ25の高さで終わっている。
接続されたコレクタ端子を有するコレクタを含んでい
る第19図中に示されている構造の上にエミッタ／ベース
複合に対する種々の変形が載せられ得る。１つの可能性
は、エミッタ／ベース複合を第10図ないし第15図により
説明した仕方と類似の仕方で製造することにある。第３
図中に示されているトランジスタ構造に通ずる他の可能
性は、エミッタ／ベース領域をティー．シー．チェン
（T.Chen）ほか、IEDMテクニカルダイジェスト1988、第
740頁以下およびディー．エル．ハラメ（D.L.Harame）
ほか、IEEE電子デバイスレターズ、第10巻（1989）、第
156頁以下から知られている仕方で製造することにあ
る。
る第19図中に示されている構造の上にエミッタ／ベース
複合に対する種々の変形が載せられ得る。１つの可能性
は、エミッタ／ベース複合を第10図ないし第15図により
説明した仕方と類似の仕方で製造することにある。第３
図中に示されているトランジスタ構造に通ずる他の可能
性は、エミッタ／ベース領域をティー．シー．チェン
（T.Chen）ほか、IEDMテクニカルダイジェスト1988、第
740頁以下およびディー．エル．ハラメ（D.L.Harame）
ほか、IEEE電子デバイスレターズ、第10巻（1989）、第
156頁以下から知られている仕方で製造することにあ
る。
本発明によるバイポーラトランジスタの第４図中に示
されている実施例のコレクタ／コレクタ端子複合の製造
は以下に説明する。
されている実施例のコレクタ／コレクタ端子複合の製造
は以下に説明する。
たとえば弱ｐドープされた（100）チョクラルスキー
シリコンから成る基板41の上に、チャネル−ストッパー
領域42が植込みにより、また絶縁酸化物領域43がたとえ
ばLOCOS技術により生成される。構造の表面上に全面に
たとえば250nmの厚みのポリシリコン層がエピタキシー
反応器のなかで本来の位置でドープされて析出される
（第20図参照）。シリコン層はシリコン基板41の表面上
に単結晶性に、また絶縁酸化物領域43の表面上に多結晶
性に成長する。シリコン層のなかのドーピング濃度はた
とえば１×1020cm-3である。シリコン層はドープされて
析出されるので、ドーピングのために植込みが回避され
得る。植込みの際には常に結晶破損が生ずる。従って、
本体の位置でドープされたシリコン層の単結晶範囲の結
晶の質は、植込みによるドーピング後の場合よりも高
い。析出されたシリコン層をドープする他の可能性は、
他の層（たとえばｎドープされた原子により植込まれた
ガラスまたは酸化物）の全面被覆である。１つの温度ス
テップによりサブコレクタ44およびコレクタ端子46がｎ
ドープされた原子により占められる。その後に追加的に
被覆された層（たとえばガラスまたは酸化物）が再び完
全に除去される。
シリコンから成る基板41の上に、チャネル−ストッパー
領域42が植込みにより、また絶縁酸化物領域43がたとえ
ばLOCOS技術により生成される。構造の表面上に全面に
たとえば250nmの厚みのポリシリコン層がエピタキシー
反応器のなかで本来の位置でドープされて析出される
（第20図参照）。シリコン層はシリコン基板41の表面上
に単結晶性に、また絶縁酸化物領域43の表面上に多結晶
性に成長する。シリコン層のなかのドーピング濃度はた
とえば１×1020cm-3である。シリコン層はドープされて
析出されるので、ドーピングのために植込みが回避され
得る。植込みの際には常に結晶破損が生ずる。従って、
本体の位置でドープされたシリコン層の単結晶範囲の結
晶の質は、植込みによるドーピング後の場合よりも高
い。析出されたシリコン層をドープする他の可能性は、
他の層（たとえばｎドープされた原子により植込まれた
ガラスまたは酸化物）の全面被覆である。１つの温度ス
テップによりサブコレクタ44およびコレクタ端子46がｎ
ドープされた原子により占められる。その後に追加的に
被覆された層（たとえばガラスまたは酸化物）が再び完
全に除去される。
ホト技術により絶縁酸化物領域43の上のシリコン層の
構造化が行われる。シリコン基板41の表面上に配置され
ているシリコン層の単結晶部分はサブコレクタ44を形成
する。絶縁酸化物領域43の上側に配置されているシリコ
ン層のそれに隣接する多結晶部分は埋込まれたコレクタ
端子層46を形成する。
構造化が行われる。シリコン基板41の表面上に配置され
ているシリコン層の単結晶部分はサブコレクタ44を形成
する。絶縁酸化物領域43の上側に配置されているシリコ
ン層のそれに隣接する多結晶部分は埋込まれたコレクタ
端子層46を形成する。
構造の上に全面にたとえば400nmの厚みを有する酸化
物層が析出される。ホト技術により、析出された酸化物
層が構造化され、その際に絶縁構造47が生ずる（第21図
参照）。絶縁構造47の内側で、n+ドープされたサブコレ
クタ44の表面は露出されている。選択的エピタキシーに
対して必要とされる清浄化ステップの後に、絶縁構造47
の内側のサブコレクタ44の露出された表面の上に選択的
エピタキシーによりコレクタ45が生成される。コレクタ
45は高さ方向に絶縁構造47の高さで終わっている。
物層が析出される。ホト技術により、析出された酸化物
層が構造化され、その際に絶縁構造47が生ずる（第21図
参照）。絶縁構造47の内側で、n+ドープされたサブコレ
クタ44の表面は露出されている。選択的エピタキシーに
対して必要とされる清浄化ステップの後に、絶縁構造47
の内側のサブコレクタ44の露出された表面の上に選択的
エピタキシーによりコレクタ45が生成される。コレクタ
45は高さ方向に絶縁構造47の高さで終わっている。
このコレクタ／コレクタ端子複合のなかにサブコレク
タ44と基板41との間の境界面はできるかぎり小さく保た
れる。この境界面はコレクタ／基板キャパシタンスに寄
与するので、この構造は減ぜられたコレクタ／基板キャ
パシタンスを有する、埋込まれたコレクタ端子層46はこ
の例では完全に絶縁酸化物領域43と絶縁構造47との間に
埋込まれている。従って、埋込まれたコレクタ端子層46
は基板／コレクタキャパシタンスに寄与せず、このこと
は寄生的キャパシタンス成分の別の減少を意味する。
タ44と基板41との間の境界面はできるかぎり小さく保た
れる。この境界面はコレクタ／基板キャパシタンスに寄
与するので、この構造は減ぜられたコレクタ／基板キャ
パシタンスを有する、埋込まれたコレクタ端子層46はこ
の例では完全に絶縁酸化物領域43と絶縁構造47との間に
埋込まれている。従って、埋込まれたコレクタ端子層46
は基板／コレクタキャパシタンスに寄与せず、このこと
は寄生的キャパシタンス成分の別の減少を意味する。
完成されたコレクタ／コレクタ端子領域を有する第21
図中に示されている構造の上に、可能なベース／エミッ
タ複合の１つが載せられる。ベース／エミッタ複合とし
ては、ティー．シー．チェン（T.Chen）ほか、IEDMテク
ニカルダイジェスト、1988、第740頁以下およびディ
ー．エル．ハラメ（D.L.Harame）ほか、IEEE電子デバイ
スレターズ、第10巻（1989）、第156頁以下ならびにア
ー．ヴェー．ヴィーダー（A.W.Wieder）、シーメンス研
究開発報告、第13巻（1984）、第246頁以下から知られ
ているものが適している。
図中に示されている構造の上に、可能なベース／エミッ
タ複合の１つが載せられる。ベース／エミッタ複合とし
ては、ティー．シー．チェン（T.Chen）ほか、IEDMテク
ニカルダイジェスト、1988、第740頁以下およびディ
ー．エル．ハラメ（D.L.Harame）ほか、IEEE電子デバイ
スレターズ、第10巻（1989）、第156頁以下ならびにア
ー．ヴェー．ヴィーダー（A.W.Wieder）、シーメンス研
究開発報告、第13巻（1984）、第246頁以下から知られ
ているものが適している。
以下にはBICMOS装置に対する１つの製造方法の実施例
が与えられる。この実施例の基礎となっているのは、0.
3μｍの調節許容差を有する0.8μｍ−ホトリトグラフィ
である。
が与えられる。この実施例の基礎となっているのは、0.
3μｍの調節許容差を有する0.8μｍ−ホトリトグラフィ
である。
ｐドープされた基板51の上にエピタキシー層52がp-ド
ープされたエピタキシー層として被覆される。エピタキ
シー層52のなかにｎドープされたウェル53およびｐドー
プされたウェル54がたとえば、エル．シー．パリロ（L.
C.Parillo）ほか、IEDMテクニカルダイジェスト、198
8、第752頁以下およびエム．エル．チェン（M.L.Chen）
ほか、IEDMテクニカルダイジェスト、1986、第256頁以
下から知られている製造方法に従って製造される。その
際、ｐドープされたウェル54の植込みの間は、コレクタ
／基板キャパシタンスを減ずるため、バイポーラ範囲は
付加したマスクにより覆われる。能動的なトランジスタ
範囲の隔離のために絶縁酸化物領域55が製造される（第
22図参照）。
ープされたエピタキシー層として被覆される。エピタキ
シー層52のなかにｎドープされたウェル53およびｐドー
プされたウェル54がたとえば、エル．シー．パリロ（L.
C.Parillo）ほか、IEDMテクニカルダイジェスト、198
8、第752頁以下およびエム．エル．チェン（M.L.Chen）
ほか、IEDMテクニカルダイジェスト、1986、第256頁以
下から知られている製造方法に従って製造される。その
際、ｐドープされたウェル54の植込みの間は、コレクタ
／基板キャパシタンスを減ずるため、バイポーラ範囲は
付加したマスクにより覆われる。能動的なトランジスタ
範囲の隔離のために絶縁酸化物領域55が製造される（第
22図参照）。
構造の表面上に全面にゲート酸化物56がたとえば20nm
の厚みで被覆される（第23図参照）。ホト技術によりバ
イポーラ範囲のなかのゲート酸化物は再び除去される。
その後に、ｎドープされた原子により占められるたとえ
ば300nmの厚みのポリシリコン層511の析出が行われる。
温度ステップでサブコレクタ57がp-ドープされたエピタ
キシー層52のなかに拡散される。
の厚みで被覆される（第23図参照）。ホト技術によりバ
イポーラ範囲のなかのゲート酸化物は再び除去される。
その後に、ｎドープされた原子により占められるたとえ
ば300nmの厚みのポリシリコン層511の析出が行われる。
温度ステップでサブコレクタ57がp-ドープされたエピタ
キシー層52のなかに拡散される。
ホト技術によりポリシリコン層511およびゲート酸化
物56が共通に構造化される（第24図参照）。その際にゲ
ート電極Gp、Gnおよび埋込まれたコレクタ端子層59はポ
リシリコン層511かさ製造される。ゲート電極Gp、Gnお
よび埋込まれたコレクタ端子層59の同時製造によりマス
クが節減される。
物56が共通に構造化される（第24図参照）。その際にゲ
ート電極Gp、Gnおよび埋込まれたコレクタ端子層59はポ
リシリコン層511かさ製造される。ゲート電極Gp、Gnお
よび埋込まれたコレクタ端子層59の同時製造によりマス
クが節減される。
CMOSトランジスタはその後に、金属化部の製造を除い
て完成されている。全面にたとえば500nmの厚みの絶縁
層510が析出される。絶縁層510はたとえばシリコン酸化
物から成っている。絶縁層510はCMOSトランジスタをバ
イポーラ製造のための後続のプロセスステップから保護
する（第25図参照）。
て完成されている。全面にたとえば500nmの厚みの絶縁
層510が析出される。絶縁層510はたとえばシリコン酸化
物から成っている。絶縁層510はCMOSトランジスタをバ
イポーラ製造のための後続のプロセスステップから保護
する（第25図参照）。
後続のプロセスステップでは絶縁層510が、コレクタ
を境する絶縁構造が生ずるように構造化される。続い
て、たとえば第６図ないし第14図により説明したプロセ
スステップが行われる。
を境する絶縁構造が生ずるように構造化される。続い
て、たとえば第６図ないし第14図により説明したプロセ
スステップが行われる。
接触孔を明けた後にCMOSおよびバイポーラトランジス
タが同時に金属化される。完成した構造は第５図に示さ
れているものに相応する。
タが同時に金属化される。完成した構造は第５図に示さ
れているものに相応する。
第１図ないし第４図は本発明によるバイポーラトランジ
スタの種々の実施例を示す図、第５図は本発明によるバ
イポーラトランジスタを含んでいるBICMOS装置を示す
図、第６図ないし第15図、第16図ないし第19図、第20図
ないし第21図は種々の本発明によるバイポーラトランジ
スタの製造ステップを示す図、第22図ないし第25図は本
発明によるバイポーラトランジスタを有するBICMOS装置
の製造ステップを示す図である。 11、21、31、41……基板 12、22、32、42……チャネル−ストッパー領域 13、23、33、43……絶縁酸化物領域 14、24、34、44……サブコレクタ 15、25、35、45……コレクタ 16、26、36、46……埋込まれたコレクタ端子層 26a……ポリシリコン層 26b……金属ケイ化物層 161……伝導性の層 17、27、37、47……絶縁構造 27a、37a……側面絶縁 18、28、38、48……ベース 19、29、39、49……ベース端子 39a……第１のベース端子範囲 39b……第２のベース端子範囲 191……シリコン層 110、210、310、410……酸化物層 110a……スペーサー 111、211、311、411……エミッタ端子 112、212、312、412……エミッタ 313……金属化層 413……p+ドープされたポリシリコン層 314……酸化物構造 Ｂ……ベース接触部 Ｅ……エミッタ接触部 Ｋ……コレクタ接触部 51……基板 52……エピタキシー層 53……ｎドープされたウェル 54……ｐドープされたウェル 55……絶縁酸化物領域 Sp、Sn……ソース接触部 Dp、Dn……ドレイン接触部 56……ゲート酸化物 Gp、Gn……ゲート電極 54a……第１のｐドープされたウェル 57……サブコレクタ 58……コレクタ 59……埋込まれたコレクタ端子層 510……絶縁層 511……ポリシリコン層
スタの種々の実施例を示す図、第５図は本発明によるバ
イポーラトランジスタを含んでいるBICMOS装置を示す
図、第６図ないし第15図、第16図ないし第19図、第20図
ないし第21図は種々の本発明によるバイポーラトランジ
スタの製造ステップを示す図、第22図ないし第25図は本
発明によるバイポーラトランジスタを有するBICMOS装置
の製造ステップを示す図である。 11、21、31、41……基板 12、22、32、42……チャネル−ストッパー領域 13、23、33、43……絶縁酸化物領域 14、24、34、44……サブコレクタ 15、25、35、45……コレクタ 16、26、36、46……埋込まれたコレクタ端子層 26a……ポリシリコン層 26b……金属ケイ化物層 161……伝導性の層 17、27、37、47……絶縁構造 27a、37a……側面絶縁 18、28、38、48……ベース 19、29、39、49……ベース端子 39a……第１のベース端子範囲 39b……第２のベース端子範囲 191……シリコン層 110、210、310、410……酸化物層 110a……スペーサー 111、211、311、411……エミッタ端子 112、212、312、412……エミッタ 313……金属化層 413……p+ドープされたポリシリコン層 314……酸化物構造 Ｂ……ベース接触部 Ｅ……エミッタ接触部 Ｋ……コレクタ接触部 51……基板 52……エピタキシー層 53……ｎドープされたウェル 54……ｐドープされたウェル 55……絶縁酸化物領域 Sp、Sn……ソース接触部 Dp、Dn……ドレイン接触部 56……ゲート酸化物 Gp、Gn……ゲート電極 54a……第１のｐドープされたウェル 57……サブコレクタ 58……コレクタ 59……埋込まれたコレクタ端子層 510……絶縁層 511……ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルマン、ウエント ドイツ連邦共和国ノイケフエルロー、ア ムワイクセルガルテン49 (56)参考文献 特開 昭63−72160（ＪＰ，Ａ) 特開 平１−230270（ＪＰ，Ａ) 特開 昭63−76470（ＪＰ，Ａ) 特開 昭62−189752（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/8222 H01L 21/8249 H01L 27/06 H01L 29/73
Claims (1)
- 【請求項１】少なくとも１つのバイポーラトランジスタ
と、少なくとも１つのCMOSトランジスタとを含む回路の
製造方法において、 ａ）半導体基板中へのCMOSトランジスタのためのｐウエ
ルならびにｎウエルの形成後、これらウエル相互とバイ
ポーラトランジスタを形成するための領域とを相互に隔
離するための絶縁酸化物領域を形成し、 ｂ）CMOSトランジスタのためのゲート酸化物の生成した
後に、基板の全面を覆う、基板とは逆の導電形の不純物
を含んだ層を被着し、 ｃ）バイポーラトランジスタを形成するための領域中に
この伝導性の層から不純物を拡散させて、バイポーラト
ランジスタのための、コレクタと同一導電形であるがよ
り高濃度で不純物を含むサブコレクタを形成し、 ｄ）次に前記伝導性の層を、それからCMOSトランジスタ
のゲート電極およびバイポーラトランジスタのための埋
め込まれたコレクタ端子層が生ずるように構造化し、 ｅ）バイポーラトランジスタと、CMOSトランジスタとを
全面的に覆う絶縁層を設け、 ｆ）バイポーラトランジスタを形成するための領域を覆
う絶縁層に設けた窓によりコレクタの位置を決定する絶
縁構造を生成し、 ｇ）該絶縁構造がコレクタを側部で絶縁するように、前
記窓内のコレクタを生成する 過程を含んで製造することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89117580A EP0418422B1 (de) | 1989-09-22 | 1989-09-22 | CMOS-kompatibler Bipolartransistor mit verringerter Kollektor/Substrat-Kapazität und Verfahren zu dessen Herstellung |
| EP89117580.4 | 1989-09-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132040A JPH03132040A (ja) | 1991-06-05 |
| JP3212598B2 true JP3212598B2 (ja) | 2001-09-25 |
Family
ID=8201918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24860290A Expired - Fee Related JP3212598B2 (ja) | 1989-09-22 | 1990-09-17 | バイポーラトランジスタとｃｍｏｓトランジスタを含む回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0418422B1 (ja) |
| JP (1) | JP3212598B2 (ja) |
| KR (1) | KR910007157A (ja) |
| DE (1) | DE58909884D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59209978D1 (de) * | 1991-09-23 | 2003-03-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOS-Transistors |
| KR20000023299A (ko) * | 1998-09-22 | 2000-04-25 | 다니엘 이. 박서 | 게이트 산화물 및 비정질 실리콘 전극을 원 위치에데포지트하는 방법 및 그에 해당하는 구조 |
| FR2786608B1 (fr) * | 1998-11-30 | 2001-02-09 | St Microelectronics Sa | Procede de fabrication de circuits integres bicmos sur un substrat cmos classique |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161867A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 半導体装置 |
| US4764801A (en) * | 1985-10-08 | 1988-08-16 | Motorola Inc. | Poly-sidewall contact transistors |
| EP0306213A3 (en) * | 1987-09-02 | 1990-05-30 | AT&T Corp. | Submicron bipolar transistor with edge contacts |
-
1989
- 1989-09-22 DE DE58909884T patent/DE58909884D1/de not_active Expired - Fee Related
- 1989-09-22 EP EP89117580A patent/EP0418422B1/de not_active Expired - Lifetime
-
1990
- 1990-09-17 JP JP24860290A patent/JP3212598B2/ja not_active Expired - Fee Related
- 1990-09-22 KR KR1019900015071A patent/KR910007157A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| DE58909884D1 (de) | 2002-02-14 |
| KR910007157A (ko) | 1991-04-30 |
| EP0418422A1 (de) | 1991-03-27 |
| JPH03132040A (ja) | 1991-06-05 |
| EP0418422B1 (de) | 2002-01-09 |
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