JP2820159B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2820159B2 JP2820159B2 JP1268129A JP26812989A JP2820159B2 JP 2820159 B2 JP2820159 B2 JP 2820159B2 JP 1268129 A JP1268129 A JP 1268129A JP 26812989 A JP26812989 A JP 26812989A JP 2820159 B2 JP2820159 B2 JP 2820159B2
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- JP
- Japan
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- output
- pair
- latch circuits
- circuit
- complementary
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- Static Random-Access Memory (AREA)
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Description
【発明の詳細な説明】 〔概要〕 半導体メモリ装置、特に、出力回路に１対の相補出力
データをそれぞれラッチする１対のラッチ回路を備え、
さらに最終段に該１対のラッチ回路の出力によりそれぞ
れ駆動される１対の直列接続された出力トランジスタを
有する半導体メモリ装置に関し、 アクセス時間を犠牲にすることなく、電源投入時に１
対の出力トランジスタが共にオン状態となる不具合を確
実に解消することを目的とし、 前記１対のラッチ回路の各出力に応答して１対の相補
出力信号をそれぞれ対応するラッチ回路にフィードバッ
クするフリップフロップを具備し、該フィードバックさ
れた１対の相補出力信号により前記１対のラッチ回路の
内容を互いに異ならせるように構成する。
データをそれぞれラッチする１対のラッチ回路を備え、
さらに最終段に該１対のラッチ回路の出力によりそれぞ
れ駆動される１対の直列接続された出力トランジスタを
有する半導体メモリ装置に関し、 アクセス時間を犠牲にすることなく、電源投入時に１
対の出力トランジスタが共にオン状態となる不具合を確
実に解消することを目的とし、 前記１対のラッチ回路の各出力に応答して１対の相補
出力信号をそれぞれ対応するラッチ回路にフィードバッ
クするフリップフロップを具備し、該フィードバックさ
れた１対の相補出力信号により前記１対のラッチ回路の
内容を互いに異ならせるように構成する。
本発明は、半導体メモリ装置に関し、特に、出力回路
に１対の相補出力データをそれぞれラッチする１対のラ
ッチ回路を備え、さらに最終段に該１対のラッチ回路の
出力によりそれぞれ駆動される１対の直列接続された出
力トランジスタを有する半導体メモリ装置に関する。
に１対の相補出力データをそれぞれラッチする１対のラ
ッチ回路を備え、さらに最終段に該１対のラッチ回路の
出力によりそれぞれ駆動される１対の直列接続された出
力トランジスタを有する半導体メモリ装置に関する。
例えばスタティック・ランダム・アクセス・メモリ
（SRAM）を例にとると（第２図、第３図参照）、MOSト
ランジスタを用いた出力回路には、メモリセルアレイ１
から読み出されてセンスアンプ（S/A）２を介し出力さ
れた１対の相補出力データSO,SOXをそれぞれラッチする
１対のラッチ回路LT1,LT2が具備されており、さらに最
終段には、相補信号の一方（SO）に応答するプルアップ
用出力トランジスタ19と相補信号の他方（SOX）に応答
するプルダウン用出力トランジスタ29が電源ラインVcc
（5V）とVss（OX）の間に直列に接続されている。
（SRAM）を例にとると（第２図、第３図参照）、MOSト
ランジスタを用いた出力回路には、メモリセルアレイ１
から読み出されてセンスアンプ（S/A）２を介し出力さ
れた１対の相補出力データSO,SOXをそれぞれラッチする
１対のラッチ回路LT1,LT2が具備されており、さらに最
終段には、相補信号の一方（SO）に応答するプルアップ
用出力トランジスタ19と相補信号の他方（SOX）に応答
するプルダウン用出力トランジスタ29が電源ラインVcc
（5V）とVss（OX）の間に直列に接続されている。
ところがラッチ回路は、電源投入時に“H"レベル出力
の状態になるか、あるいは“L"レベル出力の状態になる
かは不確定であるため、１対のラッチ回路LT1,LT2が共
に同じ論理レベルを呈する場合もあり得る。第２図およ
び第３図の例示では出力トランジスタ19,29は共にｎチ
ャネルであるため、１対のラッチ回路LT1,LT2が共に
“H"レベルを出力した場合、出力イネーブル信号OEが
“H"レベルの時に該出力トランジスタ19,29は共にオン
状態となる。これによって、電源ラインVccからVssに大
電流が流れ、場合によっては出力回路が破壊される可能
性がある。そこで、このような不具合を解消するための
工夫が必要となる。
の状態になるか、あるいは“L"レベル出力の状態になる
かは不確定であるため、１対のラッチ回路LT1,LT2が共
に同じ論理レベルを呈する場合もあり得る。第２図およ
び第３図の例示では出力トランジスタ19,29は共にｎチ
ャネルであるため、１対のラッチ回路LT1,LT2が共に
“H"レベルを出力した場合、出力イネーブル信号OEが
“H"レベルの時に該出力トランジスタ19,29は共にオン
状態となる。これによって、電源ラインVccからVssに大
電流が流れ、場合によっては出力回路が破壊される可能
性がある。そこで、このような不具合を解消するための
工夫が必要となる。
従来の１つのアプローチ（第２図参照）では、パワー
オン・リセット回路30を搭載し、電源投入時に該回路よ
りリセット信号を発生させ、該リセット信号をナンドゲ
ート31,32を介してそれぞれラッチ回路LT1,LT2に供給す
ることにより、該ラッチ回路の内容をいったんリセット
状態にしている。
オン・リセット回路30を搭載し、電源投入時に該回路よ
りリセット信号を発生させ、該リセット信号をナンドゲ
ート31,32を介してそれぞれラッチ回路LT1,LT2に供給す
ることにより、該ラッチ回路の内容をいったんリセット
状態にしている。
また、別のアプローチ（第３図参照）では、１対のラ
ッチ回路LT1,LT2の出力が仮に両方共“H"レベルになっ
たとしても、最終段の出力トランジスタ19,29の各ゲー
トには両方同時に“H"レベルの信号が印加されないよう
に防止する回路（ナンドゲート43,44およびインバータ4
5,46）を挿入する方法が採られている。
ッチ回路LT1,LT2の出力が仮に両方共“H"レベルになっ
たとしても、最終段の出力トランジスタ19,29の各ゲー
トには両方同時に“H"レベルの信号が印加されないよう
に防止する回路（ナンドゲート43,44およびインバータ4
5,46）を挿入する方法が採られている。
上述した第２図の形態によれば、電源電圧が通常の態
様で徐々に上昇した場合にはパワーオン・リセット回路
30が正常に機能するので問題は生じないが、例えば電源
電圧がいったん所定レベルに立ち上がった直後にゼロレ
ベルに戻り、その後再び上昇するような変化をたどった
場合、パワーオン・リセット回路30が正常に機能しない
可能性がある。つまり、電源電圧がどのような態様で上
昇しても、常に、確実にリセットをかけることが極めて
難しいという課題が残されている。
様で徐々に上昇した場合にはパワーオン・リセット回路
30が正常に機能するので問題は生じないが、例えば電源
電圧がいったん所定レベルに立ち上がった直後にゼロレ
ベルに戻り、その後再び上昇するような変化をたどった
場合、パワーオン・リセット回路30が正常に機能しない
可能性がある。つまり、電源電圧がどのような態様で上
昇しても、常に、確実にリセットをかけることが極めて
難しいという課題が残されている。
また、第３図の形態によれば、最終段に設けられてい
る１対の出力トランジスタ19,29が共にオン状態となる
のを防止するたけの論理回路（ナンドゲート43,44およ
びインバータ45,46）がデータ読み出しパスに挿入され
ているため、その分だけ読み出しアクセス時間が遅延さ
れることになる。これは、データ読み出し速度を低下さ
せる要因となるので、好ましくない。
る１対の出力トランジスタ19,29が共にオン状態となる
のを防止するたけの論理回路（ナンドゲート43,44およ
びインバータ45,46）がデータ読み出しパスに挿入され
ているため、その分だけ読み出しアクセス時間が遅延さ
れることになる。これは、データ読み出し速度を低下さ
せる要因となるので、好ましくない。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、アクセス時間を犠牲にすることなく、電源
投入時に１対の出力トランジスタが共にオン状態となる
不具合を確実に解消することができる半導体メモリ装置
を提供することを目的としている。
れたもので、アクセス時間を犠牲にすることなく、電源
投入時に１対の出力トランジスタが共にオン状態となる
不具合を確実に解消することができる半導体メモリ装置
を提供することを目的としている。
上記問題点を解決するため、本発明によれば、出力回
路に１対の相補出力データをそれぞれラッチする１対の
ラッチ回路を備え、さらに最終段に該１対のラッチ回路
の出力によりそれぞれ駆動される１対の直列接続された
出力トランジスタを有する半導体メモリ装置であって、
前記１対のラッチ回路の各出力に応答して１対の相補出
力信号をそれぞれ対応するラッチ回路にフィードバック
するフリップフロップを具備し、該フィードバックされ
た１対の相補出力信号により前記１対のラッチ回路の内
容を互いに異ならせるようにしたことを特徴とする半導
体メモリ装置が提供される。
路に１対の相補出力データをそれぞれラッチする１対の
ラッチ回路を備え、さらに最終段に該１対のラッチ回路
の出力によりそれぞれ駆動される１対の直列接続された
出力トランジスタを有する半導体メモリ装置であって、
前記１対のラッチ回路の各出力に応答して１対の相補出
力信号をそれぞれ対応するラッチ回路にフィードバック
するフリップフロップを具備し、該フィードバックされ
た１対の相補出力信号により前記１対のラッチ回路の内
容を互いに異ならせるようにしたことを特徴とする半導
体メモリ装置が提供される。
上述した構成によれば、電源投入時でも、フィードバ
ックされたフリップフロップの相補出力信号により１対
のラッチ回路の内容は同一になることはなく、一方のラ
ッチ回路が“H"レベルを出力していれば、他方のラッチ
回路は必ず“L"レベルを出力している。これによって、
該１対のラッチ回路の出力により駆動される１対の出力
トランジスタが共にオン状態となる不具合を確実に解消
することができる。
ックされたフリップフロップの相補出力信号により１対
のラッチ回路の内容は同一になることはなく、一方のラ
ッチ回路が“H"レベルを出力していれば、他方のラッチ
回路は必ず“L"レベルを出力している。これによって、
該１対のラッチ回路の出力により駆動される１対の出力
トランジスタが共にオン状態となる不具合を確実に解消
することができる。
また、データ読み出しパス上には何ら挿入される回路
が無いため、アクセス時間を犠牲にすることもない。
が無いため、アクセス時間を犠牲にすることもない。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第１図には本発明の一実施例としてのSRAM装置におけ
る出力回路の構成が示される。
る出力回路の構成が示される。
この出力回路は、メモリセルアレイ１から読み出され
た１ビット分のデータを出力端子DOUTに出力する場合の
構成を示している。すなわち、メモリセルアレイ１から
読み出された１ビットのデータは、１対の相補データバ
ス線DB,DBXを介してセンスアンプ（S/A）２に入力さ
れ、そこでレベル増幅が行われて正論理および負論理の
S/A出力信号（相補出力データ）SO,SOXとなり、本実施
例の出力回路に入力される。
た１ビット分のデータを出力端子DOUTに出力する場合の
構成を示している。すなわち、メモリセルアレイ１から
読み出された１ビットのデータは、１対の相補データバ
ス線DB,DBXを介してセンスアンプ（S/A）２に入力さ
れ、そこでレベル増幅が行われて正論理および負論理の
S/A出力信号（相補出力データ）SO,SOXとなり、本実施
例の出力回路に入力される。
出力回路は、アクティブ・ローのラッチ出力信号OLに
応答するインバータ３と、S/A2からの相補出力データSO
（SOX）に応答するインバータ11（21）と、インバータ
３の出力に応答してインバータ11（21）の出力を通過さ
せるｎチャネルMOSトランジスタ12（22）と、ラッチ出
力信号OLに応答してインバータ11（21）の出力を通過さ
せるｐチャネルMOSトランジスタ13（23）と、ラッチ出
力信号OLに応答してフリップフロップFFの正論理の出力
Ｑ（負論理の出力QX）を通過させるｎチャネルMOSトラ
ンジスタ14（24）と、インバータ３の出力に応答してフ
リップフロップFFの正論理の出力Ｑ（負論理の出力QX）
を通過させるｐチャネルMOSトランジスタ15（25）と、
トランジスタ12,13（22,23）またはトランジスタ14,15
（24,25）を通過してくる信号に応答するインバータ16
（26）と、該インバータの出力LO1（LO2）および出力イ
ネーブル信号OEに応答するナンドゲート17（27）と、該
ナンドゲートの出力に応答するインバータ18（28）と、
該インバータの出力に応答するプルアップ用（プルダウ
ン用）ｎチャネルMOSトランジスタ19（29）と、インバ
ータ16,26の各出力LO1,LO2に応答して上述の相補出力Q,
QXを生成するフリップフロップFFとから構成されてい
る。
応答するインバータ３と、S/A2からの相補出力データSO
（SOX）に応答するインバータ11（21）と、インバータ
３の出力に応答してインバータ11（21）の出力を通過さ
せるｎチャネルMOSトランジスタ12（22）と、ラッチ出
力信号OLに応答してインバータ11（21）の出力を通過さ
せるｐチャネルMOSトランジスタ13（23）と、ラッチ出
力信号OLに応答してフリップフロップFFの正論理の出力
Ｑ（負論理の出力QX）を通過させるｎチャネルMOSトラ
ンジスタ14（24）と、インバータ３の出力に応答してフ
リップフロップFFの正論理の出力Ｑ（負論理の出力QX）
を通過させるｐチャネルMOSトランジスタ15（25）と、
トランジスタ12,13（22,23）またはトランジスタ14,15
（24,25）を通過してくる信号に応答するインバータ16
（26）と、該インバータの出力LO1（LO2）および出力イ
ネーブル信号OEに応答するナンドゲート17（27）と、該
ナンドゲートの出力に応答するインバータ18（28）と、
該インバータの出力に応答するプルアップ用（プルダウ
ン用）ｎチャネルMOSトランジスタ19（29）と、インバ
ータ16,26の各出力LO1,LO2に応答して上述の相補出力Q,
QXを生成するフリップフロップFFとから構成されてい
る。
フリップフロップFFは、本実施例では２個のナンドゲ
ート10および20から構成されている。また、出力トラン
ジスタ19および29は高電位の電源ラインVcc（5V）と低
電位の電源ラッチVss（OV）の間に直列に接続され、そ
の接続点は出力端子DOUTに接続されている。トランジス
タ12,13（22,23）および14,15（24,25）はそれぞれトラ
ンスファゲートを構成する。また、インバータ11,16（2
1,26）およびトランスファゲート12〜15（22〜25）によ
りラッチ回路LT1（LT2）が構成される。
ート10および20から構成されている。また、出力トラン
ジスタ19および29は高電位の電源ラインVcc（5V）と低
電位の電源ラッチVss（OV）の間に直列に接続され、そ
の接続点は出力端子DOUTに接続されている。トランジス
タ12,13（22,23）および14,15（24,25）はそれぞれトラ
ンスファゲートを構成する。また、インバータ11,16（2
1,26）およびトランスファゲート12〜15（22〜25）によ
りラッチ回路LT1（LT2）が構成される。
上記構成において、データ出力時には出力イネーブル
信号OEを“H"レベルにし、ナンドゲート17,27をオープ
ン状態とする。この状態でラッチ出力信号OLを“L"レベ
ルとすると、トランスファゲート12,13および22,23は共
に開くので、S/A2からの１対の相補出力データSO,SOXは
それぞれラッチ回路LT1,LT2を通過し、さらにナンドゲ
ート17,27およびインバータ18,28を通過してそれぞれ対
応する出力トランジスタ19,29のゲートに印加される。
信号OEを“H"レベルにし、ナンドゲート17,27をオープ
ン状態とする。この状態でラッチ出力信号OLを“L"レベ
ルとすると、トランスファゲート12,13および22,23は共
に開くので、S/A2からの１対の相補出力データSO,SOXは
それぞれラッチ回路LT1,LT2を通過し、さらにナンドゲ
ート17,27およびインバータ18,28を通過してそれぞれ対
応する出力トランジスタ19,29のゲートに印加される。
一方、ラッチ出力信号OLが“H"レベルの時、トランス
ファゲート12,13と22,23は共に閉じるので、S/A出力信
号SO,SOXは出力段に伝達されない。その代わりに、トラ
ンスファゲート14,15と24,25が開くので、インバータ16
および26の各入力端にはそれぞれフリップフロップFFの
正論理の出力Ｑ、負論理の出力QXが印加される。これに
よって、ラッチ回路LT1,LT2の各出力LO1,LO2は、それぞ
れ互いに逆の論理レベルを呈する。
ファゲート12,13と22,23は共に閉じるので、S/A出力信
号SO,SOXは出力段に伝達されない。その代わりに、トラ
ンスファゲート14,15と24,25が開くので、インバータ16
および26の各入力端にはそれぞれフリップフロップFFの
正論理の出力Ｑ、負論理の出力QXが印加される。これに
よって、ラッチ回路LT1,LT2の各出力LO1,LO2は、それぞ
れ互いに逆の論理レベルを呈する。
従って、電源投入時にラッチ出力信号OLを“H"レベル
とすることにより、最終段の出力トランジスタ19,29の
各ゲートに両方同時に“H"レベルの信号が印加されるの
を防止することができる。つまり、電源投入時に出力ト
ランジスタ19,29が共にオン状態となる不具合を確実に
解消することができる。
とすることにより、最終段の出力トランジスタ19,29の
各ゲートに両方同時に“H"レベルの信号が印加されるの
を防止することができる。つまり、電源投入時に出力ト
ランジスタ19,29が共にオン状態となる不具合を確実に
解消することができる。
また、第３図に示される従来形の構成と比較すれば明
らかなように、データ読み出しパス上には何ら挿入され
る回路が無いため、アクセス時間の無駄を無くすことが
できる。
らかなように、データ読み出しパス上には何ら挿入され
る回路が無いため、アクセス時間の無駄を無くすことが
できる。
なお、上述した実施例ではフリップフロップFFは２個
のナンドゲート10および20から構成されているが、これ
は、２個のノアゲートに置き換えてもよい。ただしこの
場合には、各ラッチ回路の入出力側にインバータを追加
する必要がある。また、ナンドゲートやノアゲートにか
限らず、種々のゲートを組み合わせてフリップフロップ
を構成してもよい。要は、１対のラッチ回路LT1,LT2に
対してそれぞれ逆論理の信号をフィードバックできるよ
うな構成であれば十分である。
のナンドゲート10および20から構成されているが、これ
は、２個のノアゲートに置き換えてもよい。ただしこの
場合には、各ラッチ回路の入出力側にインバータを追加
する必要がある。また、ナンドゲートやノアゲートにか
限らず、種々のゲートを組み合わせてフリップフロップ
を構成してもよい。要は、１対のラッチ回路LT1,LT2に
対してそれぞれ逆論理の信号をフィードバックできるよ
うな構成であれば十分である。
また、上述した実施例ではSRAMにおける出力回路を例
にとって説明したが、本発明の要旨からも明らかなよう
に、１対の相補出力データをラッチして出力するような
形態のメモリであれば、例えばダイナミック・ランダム
・アクセス・メモリ（DRAM）にも適用可能であることは
もちろんである。
にとって説明したが、本発明の要旨からも明らかなよう
に、１対の相補出力データをラッチして出力するような
形態のメモリであれば、例えばダイナミック・ランダム
・アクセス・メモリ（DRAM）にも適用可能であることは
もちろんである。
以上説明したように本発明の半導体メモリ装置によれ
ば、電源投入時に１対の出力トランジスタが共にオン状
態となる不具合を確実に解消することができると共に、
アクセス時間の無駄を無くすことができる。
ば、電源投入時に１対の出力トランジスタが共にオン状
態となる不具合を確実に解消することができると共に、
アクセス時間の無駄を無くすことができる。
第１図は本発明の一実施例としてのSRAM装置における出
力回路の構成を示す回路図、 第２図は従来形の一例としてのSRAM装置における出力回
路の構成を示す回路図、 第３図は従来形の他の例としてのSRAM装置における出力
回路の構成を示す回路図、 である。 （符号の説明） 19,29……出力トランジスタ、 LT1,LT2……ラッチ回路、 FF……フリップフロップ、 SO,SOX……相補出力データ（S/A出力信号）、 LO1,LO2……ラッチ回路の出力、 Q,QX……フリップフロップの相補出力信号。
力回路の構成を示す回路図、 第２図は従来形の一例としてのSRAM装置における出力回
路の構成を示す回路図、 第３図は従来形の他の例としてのSRAM装置における出力
回路の構成を示す回路図、 である。 （符号の説明） 19,29……出力トランジスタ、 LT1,LT2……ラッチ回路、 FF……フリップフロップ、 SO,SOX……相補出力データ（S/A出力信号）、 LO1,LO2……ラッチ回路の出力、 Q,QX……フリップフロップの相補出力信号。
Claims (1)
- 【請求項１】出力回路に１対の相補出力データ（SO,SO
X）をそれぞれラッチする１対のラッチ回路（LT1,LT2）
を備え、さらに最終段に該１対のラッチ回路の出力（LO
1,LO2）によりそれぞれ駆動される１対の直列接続され
た出力トランジスタ（19,29）を有する半導体メモリ装
置であって、 前記１対のラッチ回路の各出力に応答して１対の相補出
力信号（Q,QX）をそれぞれ対応するラッチ回路にフィー
ドバックするフリップフロップ（FF）を具備し、 該フィードバックされた１対の相補出力信号により前記
１対のラッチ回路の内容を互いに異ならせるようにした
ことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268129A JP2820159B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268129A JP2820159B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03130993A JPH03130993A (ja) | 1991-06-04 |
| JP2820159B2 true JP2820159B2 (ja) | 1998-11-05 |
Family
ID=17454288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268129A Expired - Lifetime JP2820159B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820159B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100202645B1 (ko) * | 1995-12-21 | 1999-06-15 | 문정환 | 프리차지회로를 내장한 씨모스 출력회로 |
-
1989
- 1989-10-17 JP JP1268129A patent/JP2820159B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03130993A (ja) | 1991-06-04 |
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