KR100210844B1 - 데이타 출력 버퍼 회로 - Google Patents

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Abstract

본 발명은 데이타 출력 버퍼 회로에 관한 것으로, 데이타 출력 인에이블 신호와 상기 데이타 신호에 따라 온

Description

데이타 출력 버퍼 회로
제1도는 종래의 데이타 출력 버퍼 회로를 나타낸 회로도.
제2도는 본 발명의 데이타 출력 버퍼 회로를 나타낸 회로도.
제3도는 본 발명의 데이타 출력 버퍼 회로의 입출력 신호를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
Q11Q28 : MOS 트랜지스터 INV11INV23 : 인버터
T1,T2 : 트랜스미션 게이트 NOR11,NOR21 : NOR 게이트
NAND1,NAND2 : NAND 게이트 100 : 인버터/충전회로
본 발명은 데이타 출력 버퍼 회로에 관한 것으로, 특히 인버터/충전회로와 인버터/충전회로를 제어하기 위한 제어 회로를 구비하여 데이타의 출력이 이루어질 때에는 인버터/충전회로가 인버터로서 동작하도록 제어하고, 데이타의 출력이 이루어지지 않을 때에는 출력단을 예비 충전하는 충전 회로로서 동작하도록 함으로써 전원 전압 단자와 접지 전압 단자가 단락되어 발생하는 래치 업 현상을 방지하도록 하는 데이타 출력 버퍼 회로에 관한 것이다.
일반적으로 데이타 출력 버퍼 회로는 데이타 입력단과 데이타 출력 인에이블 단자를 통해 데이타와 제어 신호를 입력받고, 풀 업 회로와 풀 다운 회로를 통해 출력단의 전압 레벨을 조절하도록 이루어진다.
이와 같은 종래의 데이타 출력 버퍼 회로를 제1도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 데이타 출력 버퍼 회로를 나타낸 회로도이다.
제1도에 나타낸 바와 같이, NOR 게이트(NOR11)에는 데이타 신호와 데이타 출력 인에이블 신호(OE)가 인버터(INV13)를 통해 반전되어 입력되도록 연결된다.
NOR 게이트(NOR11)의 출력 신호는 인버터(INV11)에 의해 반전되어 PMOS 트랜지스터(Q11)의 게이트 단자에 입력되도록 연결된다.
PMOS 트랜지스터(Q11)의 소스 단자는 전원 전압(VDD) 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.
NAND 게이트(NAND11)에는 데이타 출력 인에이블 신호(OE)와 반전된 데이타 신호가 입력되도록 연결된다.
NAND 게이트(NAND11)의 출력 신호는 인버터(INV12)에 의해 반전되어 NMOS 트랜지스터(Q12)의 게이트 단자에 입력되도록 연결된다.
NMOS 트랜지스터(Q12)의 소스 단자는 접지 전압(VSS) 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.
또한 전원 전압(VDD) 단자와 출력단(DOUT) 사이에는 NMOS 트랜지스터(Q13)(Q14)와 PMOS 트랜지스터(Q15)가 직렬 연결되어 NMOS 트랜지스터(Q13)의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 입력되도록 연결되고, NMOS 트랜지스터(Q14)의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 반전되어 입력되도록 연결되며, PMOS 트랜지스터(Q15)의 게이트 단자에는 출력단(DOUT)의 신호가 입력되도록 연결된다.
접지 전압(VSS) 단자와 출력단(DOUT) 사이에는 NMOS 트랜지스터(Q16)(Q17)(Q18)가 직렬 연결되어 NMOS 트랜지스터(Q18)의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 입력되도록 연결되고, NMOS 트랜지스터(Q17)의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 반전되어 입력되도록 연결되며, NMOS 트랜지스터(Q16)의 게이트 단자에는 출력단(DOUT)의 신호가 입력되도록 연결된다.
이와 같이 구성된 종래의 데이타 출력 버퍼 회로의 동작을 설명하면 다음과 같다.
데이타 출력 인에이블 신호(OE)가 하이 레벨인 경우에는 데이타 신호(/D)의 반전된 신호 즉 본래의 데이타가 출력단(DOUT)에 출력딘다.
데이타 출력 인에이블 신호(OE)가 로우 레벨인 경우에는 데이타의 출력이 이루어지지 않으므로, PMOS 트랜지스터(Q11)와 NMOS 트랜지스터(Q12)가 모드 턴 오프되어 출력단(DOUT)이 플로팅 상태로 된다.
출력단(DOUT)에 연결된 예비 충전 회로는 데이타 출력 인에이블 신호(OE)가 로우 레벨인 경우, 이전의 데이타의 레벨에 따라 NMOS 트랜지스터(Q13)(Q14)와 PMOS 트랜지스터(Q15)가 턴 온되거나, 또는 NMOS 트랜지스터(Q16)(Q17)(Q18)가 턴 온되어 출력단(DOUT)이 예비 충전되도록 이루어진다.
이와 같이 이루어진 종래의 데이타 출력 버퍼 회로는 출력단에 형성되어 있는 출력 드라이빙 회로에서 전원 전압 단자와 접지 전압 단자가 단락되어 래치 업 현상이 발생되는 문제가 있다.
따라서 본 발명은 인버터/충전회로와 인버터/충전회로를 제어하기 위한 제어 회로를 구비하여 데이타의 출력이 이루어질 때에는 인버터/충전회로가 인버터로서 동작하도록 제어하고, 데이타의 출력이 이루어지지 않을 때에는 출력단을 예비 충전하는 충전 회로로서 동작하도록 함으로써 전원 전압 단자와 접지 전압 단자가 단락되어 발생하는 래치 업 현상을 방지하도록 하는 목적이 있다.
이와 같은 목적의 본 발명은 데이타 출력 인에이블 신호를 입력으로 받아 온오프 제어되어 턴 온되면 접지 전압을 출력하도록 이루어지는 제1스위칭 소자와, 상기 데이타 출력 인에이블 신호를 입력으로 받아 온오프제어되어 턴 온되면 전원 전압을 출력하도록 이루어지는 제2스위칭 소자와, 상기 데이타 출력 인에이블 신호를 통해 온오프 제어되어 상기 풀 업회로의 제어 신호를 전달되도록 이루어지는 제1전달 수단과, 상기 데이타 출력 인에이블 신호를 통해 온오프 제어되어 상기 풀 다운 회로의 제어신호를 전달하도록 이루어지는 제2전달 수단과, 상기 데이타 출력 인에이블 신호와 상기 데이타 신호에 따라 온오프 제어되어 데이타의 출력이 이루어질 때에는 입력된 데이타 신호의 반전된 신호를 출력하는 인버터로 동작하고, 데이타의 출력이 이루어지지 않을 대에는 출력단을 예비 충전하도록 하는 인버터/충전회로을 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일 실시예를 제2도와 제3도를 참조하여 설명하면 다음과 같다.
제2도는 본 발명의 데이타 출력 버퍼 회로를 나타낸 회로도이다.
제2도에 나타낸 바와 같이 NOR 게이트(NOR21)에는 데이타 신호와 데이타 출력 인에이블 신호(OE)가 인버터(INV23)을 통해 반전되어 입력되도록 연결된다.
NOR 게이트(NOR21)의 출력 신호는 인버터(INV11)에 의해 반전되어 PMOS 트랜지스터(Q21)의 게이트 단자에 입력되도록 연결된다.
PMOS 트랜지스터(Q21)의 소스 단자는 전원 전압(VDD) 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.
NAND 게이트(NAND21)에는 데이타 출력 인에이블 신호(OE)와 반전된 데이타 신호가 입력되도록 연결된다.
NAND 게이트(NAND21)의 출력 신호는 인버터(INV22)에 의해 반전되어 NMOS 트랜지스터(Q22)의 게이트 단자에 입력되도록 연결된다.
NMOS 트랜지스터(Q22)의 소스 단자는 접지 접지 전압(VSS) 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.
NMOS 트랜지스터(Q23)의 소스 단자는 접지 전압(VSS) 단자에 연결되며, 게이트 단자에는 데이타 출력 인에비르 신호(OE)가 반전되어 입력되도록 연결된다.
PMOS 트랜지스터(Q24)의 소스 단자는 전원 전압(VDD) 단자에 연결되며, 게이트 단자는 데이타 출력 인에이블 신호(OE)가 입력되도록 연결된다.
트랜스미션 게이트(T1)(T2)에서 각각의 PMOS 트랜지스터의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 반전되어 입력되도록 연결되고, 각각의 NMOS 트랜지스터의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 입력되도록 연결된다.
인버터/충전회로(100)는 PMOS 트랜지스터(Q25)의 소스 단자는 전원 전압(VDD) 단자에 연결되고, 게이트 단자와 드레인 단자는 단락된다.
PMOS 트랜지스터(Q26)의 소스 단자는 PMOS 트랜지스터(Q25)의 드레인 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.
NMOS 트랜지스터(Q28)의 소스 단자는 접지 전압(VSS) 단자에 연결되며, 게이트 단자와 드레인 단자는 단락된다.
NMOS 트랜지스터(Q27)의 소스 단자는 NMOS 트랜지스터(Q28)의 드레인 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.
이와 같은 PMOS 트랜지스터(Q26)의 게이트 단자에는 PMOS 트랜지스터(Q21)의 게이트 단자의 신호가 트랜스미션 게이트(T1)를 통해 전달되어 입력되도록 연결되고, NMOS 트랜지스터(Q23)의 드레인 단자의 신호도 PMOS 트랜지스터(Q26)의 게이트 단자에 입력되도록 연결된다.
또한 NMOS 트랜지스터(Q27)의 게이트 단자에는 NMOS 트랜지스터(Q22)의 게이트 단자의 신호가 트랜스미션 게이트(T2)를 통해 전달되어 입력되도록 연결되고, PMOS 트랜지스터(Q24)의 드레인 단자의 신호도 NMOS 트랜지스터(Q27)의 게이트 단자에 입력되도록 연결된다.
[본 발명의 동작]
데이타의 쓰기 동작 또는 회로의 대기 상태인 경우에 데이타 출력 인에이블 신호(OE)는 로우 레벨로 된다.
이와 같이 데이타 출력 인에이블 신호(OE)가 로우 레벨인 경우에, 데이타 출력 인에이블 신호(OE)가 하이 레벨로 반전되어 입력되는 NOR 게이트(NOR21)의 출력은 데이타 신호(/D)에 관계 없이 로우 레벨로 된다.
로우 레벨의 NOR 게이트(NOR21)의 출력은 인버터(INV21)를 통해 반전되어 PMOS 트랜지스터(Q21)의 게이트 단자에 입력되어 PMOS 트랜지스터(Q21)는 턴 오프된다.
로우 레벨의 데이타 출력 인에이블 신호(OE)가 입력되는 NAND 게이트(NAND21)의 출력은 데이타 신호(/D)에 관계없는 하이 레벨로 된다.
하이 레벨의 NAND 게이트(NAND21)의 출력은 인버터(INV22)를 통해 반전되어 NMOS 트랜지스터(Q22)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q22)는 턴 오프된다.
트랜스미션 게이트(T1)(T2)의 각각의 PMOS 트랜지스터의 게이트 단자에는 하이 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되고, 각각의 NMOS 트랜지스터에는 로우 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 트랜스미션 게이트(T1)(T2)는 턴 오프된다.
NMOS 트랜지스터(Q23)의 게이트 단자에는 인버터(INV23)를 통해 하이 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되어 턴 온되고, PMOS 트랜지스터(Q24)는 로우 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 턴 온된다.
이와같이 턴 온된 NMOS 트랜지스터(Q23)를 통해 PMOS 트랜지스터(Q26)의 게이트 단자에는 로우 레벨의 접지 전압(VSS)이 입력되어 PMOS 트랜지스터(Q26)가 턴 온된다.
또한 턴 온된 PMOS 트랜지스터(Q24)를 통해 NMOS 트랜지스터(Q27)의 게이트 단자에는 하이 레벨의 전원 전압(VDD)이 입력되어 NMOS 트랜지스터(Q27)는 턴 온된다.
이와 같이 턴 온 된 PMOS 트랜지스터(Q26)와 NMOS 트랜지스터(Q27)를 통해 출력단(DOUT)의 전위는 전원 전압(VDD)의 1/2까지 충전이 이루어진다.
이때 PMOS 트랜지스터(Q25)와 NMOS 트랜지스터(Q28)는 저항으로서 작용한다.
데이타 출력 인에이블 신호(OE)가 하이 레벨로 되어 데이타의 출력이 이루어지고, 이때 발생한 데이타가 하이 레벨이어서 데이타 신호(/D)가 로우 레벨인 경우에는 NOR 게이트(NOR21)에 입력되는 신호는 모두 로우 레벨로 되어 그 출력은 하이 레벨로 된다.
NOR 게이트(NOR21)의 하이 레벨 출력은 인버터(INV21)를 통해 로우 레벨로 반전 PMOS 트랜지스터(Q21)의 게이트 단자에 입력됨으로써 PMOS 트랜지스터(Q21)를 턴 온시킨다.
하이 레벨의 데이타 출력 인에이블 신호(OE)가 입력되고 로우 레벨의 데이타 신호(/D)가 입력되는 NAND 게이트(NAND21)의 출력은 하이 레벨로 된다.
하이 레벨의 NAND 게이트(NAND21)의 출력은 인버터(INV22)를 통해 반전되어 NMOS 트랜지스터(Q22)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q22)는 턴 오프된다.
트랜스미션 게이트(T1)(T2)의 각각의 PMOS 트랜지스터의 게이트 단자에는 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되고, 각각의 NMOS 트랜지스터에는 하이 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 트랜스미션 게이트(T1)(T2)는 턴 온된다.
NMOS 트랜지스터(Q23)의 게이트 단자에는 인버터(INV23)를 통해 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되어 턴 오프되고, PMOS 트랜지스터(Q24)는 하이 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 턴 오프된다.
이와 같이 턴 온된 트랜스미션 게이트(T1)를 통해 인버터(INV21)의 로우 레벨 신호가 PMOS 트랜지스터(Q26)의 게이트 단자에 입력되어 PMOS 트랜지스터(Q26)가 턴 온된다.
또한 턴 온된 트랜스미션 게이트(T2)를 통해 인버터(INV22)의 로우 레벨 신호가 NMOS 트랜지스터(Q27)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q27)는 턴 오프된다.
따라서 출력단(DOUT)에는 턴 온된 PMOS 트랜지스터(Q26)를 통하여 하이 레벨의 전원 전압(VDD)이 출력된다.
데이타 출력 인에이블 신호(OE)가 하이 레벨로 되어 데이타의 출력이 이루어지고, 이때 발생한 데이타가 로우 레벨이어서 데이타 신호(/D)가 하이 레벨인 경우에는 NOR 게이트(NOR21)에는 하이 레벨의 데이타 신호(/D)와 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되어 그 출력은 로우 레벨로 된다.
NOR 게이트(NOR21)의 로우 레벨 출력은 인버터(INV21)를 통해 하이 레벨로 반전되어 PMOR 트랜지스터(Q21)의 게이트 단자에 입력됨으로써 PMOS 트랜지스터(Q21)가 턴 오프된다.
하이 레벨의 데이타 출력 인에이블 신호(OE)와 데이타 신호(/D)가 입력되는 NAND 게이트(NAND21)의 출력은 로우 레벨로 된다.
로우 레벨의 NAND 게이트(NAND)21)의 출력은 인버터(INV22)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q22)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q22)는 턴 온된다.
트랜스미션 게이트(T1)(T2)의 각각의 PMOS 트랜지스터의 게이트 단자에는 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되고, 각각의 NMOS 트랜지스터에는 하이레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 트랜스미션 게이트(T1)(T2)는 턴 온된다.
NMOS 트랜지스터(Q23)의 게이트 단자에는 인버터(INV23)를 통해 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되어 턴 오프되고, PMOS 트랜지스터(Q24)는 하이 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 턴 오프된다.
이와 같이 턴 온된 트랜스미션 게이트(T1)를 통해 인버터(INV21)의 하이 레벨 신호가 PMOS 트랜지스터(Q26)의 게이트 단자에 입력되어 PMOS 트랜지스터(Q26)가 턴 오프된다.
또한 턴 온된 트랜스미TUS 게이트(T2)를 통해 인버터(INV22)의 하이 레벨 신호가 NMOS 트랜지스터(Q27)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q27)는 턴 온된다.
따라서 출력단(DOUT)에는 턴 온된 NMOS 트랜지스터(Q27)를 통하여 로우 레벨의 접지 전압(VSS)이 출력된다.
제3도는 이와 같은 본 발명의 입출력 신호를 나타낸 도면이다.
제3도에 나타낸 바와 같이, 데이타 출력 인에이블 신호(OE)가 로우 레벨인 경우에는 인버터/충전회로(100)는 충전 회로로서 작용하며, 데이타 출력 인에이블 신호(OE)가 하이 레벨인 경우에는 인버터/충전회로(100)는 인버터로 작용하여 데이타 신호(/D)의 반전된 신호 즉 본래의 데이타가 출력단(DOUT)에 출력된다.
따라서 본 발명은 데이타의 출력이 이루어질 때에는 인버터/충전회로가 인버터로서 동작하도록 제어하고, 데이타의 출력이 이루어지지 않을 때에는 출력단을 예비 충전하는 충전 회로로서 동작하도록 함으로써 전원 전압 단자와 접지 전압 단자가 단락되어 발생하는 래치 업 현상을 방지하도록 하는 효과가 제공된다.

Claims (3)

  1. 데이타 신호와 데이타 출력 인에이블 신호를 입력으로 받아 동작하여 출력단의 전압을 상승시키는 풀 업 회로와 상기 출력단의 전압을 하강시키는 풀 다운 회로를 포함하여 이루어지는 데이타 출력 버퍼 회로에 있어서, 상기 데이타 출력 인에이블 신호를 입력으로 받아 온오프 제어되어 턴온되면 접지 전압을 출력하도록 이루어지는 제1스위칭 소자와; 상기 데이타 출력 인에이블 신호를 입력으로 받아 온오프 제어되어 턴온되면 전원 전압을 출력하도록 이루어지는 제2스위칭 소자와; 상기 데이타 출력 인에이블 신호를 통해 온오프 제어디어 상기 풀 업 회로의 제어 신호를 전달하도록 이루어지는 제1전달 수단과; 상기 데이타 출력 인에이블 신호를 통해 온오프 제어디어 상기 풀 다운 회로의 제어 신호를 전달하도록 이루어지는 제2전달 수단과; 상기 데이타 출력 인에이블 신호와 상기 데이타 신호에 따라 온오프 제어되어 데이타의 출력이 이루어질 때에는 입력된 데이타 신호의 반전된 신호를 출력하는 인버터로 동작하고, 데이타의 출력이 이루어지지 않을 때에는 출력단을 예비 충전하도록 하는 인버터/충전수단을 포함하는 것을 특징인 데이타 출력 버퍼 회로.
  2. 제1항에 있어서, 상기 제1전달 수단 및 제2전달 수단이 트랜스미션 게이트인 것이 특징인 데이타 출력 버퍼 회로.
  3. 제1항에 있어서, 상기 인버터/충전회로은 전원 전압 단자에 연결된 제1저항 소자와; 상기 제1저항 소자와 상기 출력단 사이에 직렬 연결되고, 상기 제1스위칭 소자 또는 제1전달 수단을 통해 전달되는 신호에 의해 온오프 제어되어 상기 제1저항 소자와 전원 전압 단자 사이에 전원 공급 경로를 형성하는 제3스위칭 소자와; 접지 전압 단자에 연결된 제2저항 소자와; 상기 제2저항 소자와 상기 출력단 사이에 직렬 연결되고, 상기 제2스위칭 소자 또는 제2전달 수단을 통해 전달되는 신호에 의해 온오프 제어되어 상기 출력단과 접지 전압 단자 사이의 전원 공급 경로를 형성하는 제4스위칭 소자를 포함하여 이루어지는 것이 특징인 데이타 출력 버퍼 회로.
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