KR100276563B1 - 출력버퍼회로 - Google Patents

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KR100276563B1
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Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 출력 버퍼 회로에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
출력 드라이버의 메인 풀업(pull up)/풀다운(pull down) 트랜지스터가 턴온되기 전, 프리셋(preset) 신호 발생 회로가 디스에이블되어 프리셋 풀업/풀다운 트랜지스터가 턴오프되므로써, 이 시점에서 전류가 불연속적으로 흐르게 되고 이에 따라 데이터 출력 속도가 저하되는 문제점을 해결하기 위함.
3. 발명의 해결 방법의 요지
프리셋 신호 발생 회로 인에이블 신호를 지연시켜 입력하고, 현재 프리셋 신호가 발생되는 동안 이전 센싱 데이터를 래치시키되, 이전과 반대의 데이터를 출력하는 경우에는 프리셋 신호 제어 수단을 이용하여 프리셋 신호 발생 회로를 디스에이블시켜 큰 펄스 폭을 갖는 프리셋 신호를 생성하므로써, 프리셋 풀업/풀다운 트랜지스터의 턴온 시간과 메인 풀업/풀다운 트랜지스터의 턴온 시간을 중첩시킴.
4. 발명의 중요한 용도
반도체 메모리 장치

Description

출력 버퍼 회로{Output buffer circuit}
본 발명은 출력 버퍼 회로에 관한 것으로, 특히 프리셋(preset) 신호 발생 회로에서 발생되는 프리셋 신호의 펄스 폭을 조절하여 잡음(noise)을 개선하고 데이터 출력 속도를 향상시킬 수 있는 출력 버퍼 회로에 관한 것이다.
일반적으로, 프리셋 형(type)의 출력 버퍼는 프리셋 풀업(pull up)/풀다운(pull down) 트랜지스터를 구동시키기 위한 프리셋 신호 발생 회로와 프리셋 풀업(pull up)/풀다운(pull down) 트랜지스터 및 메인 풀업/풀다운 트랜지스터로 이루어지는 출력 드라이버 회로 등으로 구성된다. 이와 같은 구조를 갖는 출력 버퍼에서는 프리셋 풀업/풀다운 트랜지스터가 턴온되어 출력 노드의 전위를 어느 정도 프리차지(precharge)시킨 후 메인 풀업/풀다운 트랜지스터가 구동되어 출력 단자를 통하여 결과적인 데이터가 출력되는 것이다.
종래의 프리셋 신호 발생 회로를 도 1(a) 및 1(b)를 참조하여 설명하면 다음과 같다.
도 1(a) 및 1(b)는 종래 출력 버퍼의 타이밍도 및 출력 버퍼의 프리셋 신호 발생 회로도로서, 풀다운 과정시의 타이밍도만을 도시하였다.
도 1(a)에 도시된 바와 같이, 메모리 셀에 저장된 데이터를 읽기(read) 위해 어드레스(ADD)가 변화되면(t1 시점), 어드레스 천이 검출기(Address Transition Detector ;ATD) 펄스가 하이(high) 상태로 된다. ATD 회로는 메모리 셀의 읽기(read) 동작시 어드레스를 검출하기 위한 회로이며, ATD 회로에 의해 생성된 ATD 펄스를 이용하여 데이터의 읽기 속도를 개선하고 전력 소비를 감소시킬 수 있다. 이때, 프리셋 신호 발생 회로를 통하여 발생된 프리셋 신호(PRESET) 신호가 하이(high) 상태로 되어 이전 센싱 데이터의 상태에 따라 프리셋 풀업 또는 풀다운 트랜지스터가 턴온되어 출력 노드의 전위를 어느 정도 프리차지시킨 후 턴오프된다. 이후, 메인 풀업/풀다운 트랜지스터 구동 신호(MAIN)에 따라 메인 풀업/풀다운 트랜지스터가 턴온되어 출력 단자를 통해 결과적인 데이터가 출력된다.
이러한 프리셋 신호 발생 과정을 도 1(b)의 회로도를 이용하여 설명하면 다음과 같다.
프리셋 신호 발생 회로 인에이블 신호(OPB)는 ATD 펄스를 이용하여 발생하는 신호로써, ATD 펄스와 같은 펄스 폭을 갖으며 프리셋 신호 발생 회로의 구동시에는 하이(high) 상태로 된다. 또한 입력 신호(SOUTb)는 이전에 센싱한 데이터의 레벨을 나타낸다.
먼저, 이전의 센싱 데이터의 레벨이 하이(high)인 경우 프리셋 신호 발생 회로의 동작을 살펴본다. 이때에는 입력 신호(SOUTb)가 로우(low) 상태로 되므로 노아(NOR) 게이트(G1)의 출력 신호는 로우(low) 상태로 된다. 이에 따라 제 1 PMOS 트랜지스터(P1)가 턴온되는 반면 제 1 NMOS 트랜지스터(N1)가 턴오프되어 제 1 PMOS 트랜지스터(P1)를 통하여 전원 전압(Vcc)이 공급되며, 결국 출력 신호(pup)는 하이(high) 상태가 된다. 한편, 낸드 게이트(G2)의 출력도 로우(low) 상태가 되므로, 제 2 PMOS 트랜지스터(P2)가 턴온되는 반면 제 2 NMOS 트랜지스터(N2)가 턴오프되어 제 2 PMOS 트랜지스터(P2)를 통하여 전원 전압(Vcc)이 공급되며, 결국 출력 신호(pdp)는 하이(high) 상태가 된다.
또한, 이전의 센싱 데이터가 로우(low) 상태인 경우에는 입력 신호(SOUTb)가 하이(high) 상태로 되고, 노아(NOR) 게이트(G1)의 출력은 하이(high) 상태로 된다. 이에 따라 제 1 PMOS 트랜지스터(P1)가 턴오프되는 반면 제 1 NMOS 트랜지스터(N1)는 턴온되어 접지 단자(Vss)로 전류 패스가 일어난다. 결국, 출력 신호(pup)는 로우(low) 상태가 된다. 또한 낸드(NAND) 게이트(G2)의 출력도 하이(high) 상태로 되어, 이에 따라 제 2 PMOS 트랜지스터(P2)가 턴오프되는 반면 제 2 NMOS 트랜지스터(N2)는 턴온되어 접지 단자(Vss)로 전류 패스가 일어난다. 결국 출력 신호(pdp)는 로우(low) 상태로 된다.
이후, 이러한 프리셋 신호 발생 회로의 출력 신호(pup 및 pdp)는 출력 드라이버로 입력된다. 그리고 프리셋 신호 발생 회로 인에이블 신호(OPB)가 로우(low) 상태로 되면서 프리셋 신호 발생 회로가 디스에이블되고, 이 시점(도 1(a)의 t2)에서 메인 풀업/다운 트랜지스터 구동 신호(MAIN)가 하이(high) 상태로 되어 결과적인 데이터가 출력된다.
이러한 프리셋 신호 발생 회로를 이용한 출력 버퍼의 경우, 메인 풀업/풀다운 과정이 수행되기 전 프리셋 신호 발생 회로가 먼저 디스에이블되는데, 이 시점에서 전류가 불연속적으로 흐르게 되고 이에 따라 잡음이 발생하며 데이터 출력 속도가 저하되는 문제점이 있다.
따라서, 본 발명은 프리셋(preset) 신호 발생 회로의 인에이블 신호를 지연시켜 입력하여 프리셋 신호 발생 회로의 타이밍을 조절하므로써, 전류가 불연속적으로 흐르는 것을 방지하고 데이터 출력 속도를 향상시키며 잡음(noise)을 개선할 수 있는 출력 버퍼 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 프리셋 신호 발생 회로, 메인 풀업/풀다운 신호 발생 회로. 상기 프리셋 신호 발생 회로 및 상기 메인 풀업/풀다운 회로의 출력 신호에 따라 구동되는 출력 드라이버로 구성되는 프리셋 형 출력 버퍼 회로에 있어서, 상기 프리셋 신호 발생 회로는, 상기 프리셋 신호 발생 회로가 인에이블되기 전 지연된 프리셋 신호 발생 회로 인에이블 신호에 따라 구동되어 이전 센싱 데이터를 전달하기 위한 전송 게이트와, 상기 프리셋 신호 발생 회로 인에이블 신호를 지연시켜 지연된 프리셋 인에이블 신호를 출력하는 지연 수단과, 상기 전송 게이트의 출력 신호를 저장하는 래치 수단과, 상기 지연된 프리셋 인에이블 신호의 반전된 신호 및 상기 래치 수단 출력 신호의 반전된 신호를 조합하기 위한 제 1 논리 소자와, 상기 제 1 논리 소자의 출력 신호에 따라 구동되어 전원 전압 또는 접지 전압 레벨을 출력하기 위한 제 1 구동 수단과, 상기 프리셋 신호 발생 회로 인에이블 신호 및 이전 센싱 데이터를 입력으로 하여 상기 제 1 구동 수단의 출력을 제어하기 위한 제 1 프리셋 신호 제어 수단과, 상기 지연된 프리셋 신호 발생 회로 인에이블 신호 및 상기 래치 수단 출력신호의 반전된 신호를 입력으로 하는 제 2 논리 소자와, 상기 제 2 논리 소자의 출력에 따라 구동되어 전원 전압 또는 접지 전압 레벨을 출력하기 위한 제 2 구동 수단과, 상기 프리셋 신호 발생 회로 인에이블 시호 및 이전 센싱 데이터를 입력으로 하여 상기 제 2 구동 수단의 출력을 제어하기 위한 제 2 프리셋 신호 제어 수단을 포함하여 구성되는 것을 특징으로 한다.
도 1(a) 및 1(b)는 종래의 출력 버퍼 타이밍도 및 출력 버퍼의 프리셋 신호 발생 회로도도.
도 2(a) 및 2(b)는 본 발명에 따른 출력 버퍼 타이밍도 및 출력 버퍼의 프리셋 신호 발생 회로도.
도 3은 본 발명에 적용되는 출력 버퍼의 출력 드라이버 회로도.
도 4는 출력 버퍼의 잡음 및 전류 측정 지점을 설명하기 위해 도시한 기능도.
도 5는 프리셋 신호 발생 회로에 따른 출력 버퍼의 데이터 출력 속도를 측정하여 도시한 그래프.
도 6(a) 및 6(b)는 풀업 및 풀다운시 프리셋 신호 발생 회로에 따른 전류의 흐름을 측정하여 도시한 그래프.
도 7(a) 및 7(b)는 풀업 및 풀다운시 프리셋 신호 발생 회로에 따른 잡음 정도를 측정하여 도시한 그래프.
＜도면의 주요 부분에 대한 부호 설명＞
21 : 지연 수단 22 : 전송 게이트
23 : 래치 수단 24, 26 : 구동 수단
25, 27 : 프리셋 신호 제어 수단
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 및 2(b)는 본 발명에 따른 출력 버퍼의 타이밍도 및 출력 버퍼의 프리셋 신호 발생 회로도이다.
도 2(a)에 도시된 바와 같이, 메모리 셀에 저장된 데이터를 읽기(read) 위해 어드레스(ADD)가 변화되면(도 2(a)의 t3 시점), 어드레스 천이 검출기(Address Transition Detector ;ATD) 펄스가 하이(high) 상태로 된다. ATD 회로는 메모리 셀의 읽기(read) 동작시 어드레스를 검출하기 위한 회로이며, ATD 회로에 의해 생성된 ATD 펄스를 이용하여 데이터의 읽기 속도를 개선하고 전력 소비를 감소시킬 수 있다. 이때, 프리셋 신호 발생 회로를 통하여 발생된 프리셋 신호(PRESET) 신호가 하이(high) 상태로 되어 이전 센싱 데이터의 상태에 따라 프리셋 풀업 또는 풀다운 트랜지스터가 턴온되어 출력 노드의 전위를 어느 정도 프리차지시킨다. 이후, 메인 풀업/풀다운 트랜지스터 구동 신호(MAIN)에 따라 메인 풀업/풀다운 트랜지스터가 턴온되어 출력 단자를 통해 결과적인 데이터가 출력된다. 이때, 프리셋 신호(PRESET) 신호의 펄스 폭을 크게 하여, 메인 풀업/풀다운 트랜지스터 구동 신호(MAIN)가 하이(high) 상태로 된 후에도 어느 정도의 시간(tm)동안 중첩되도록 한 후 프리셋 신호(PRESET)가 로우(low) 상태로 되도록 한다(t4 시점)
이와 같이 할 경우, 프리셋 신호(PRESET)와 메인 풀업/풀다운 트랜지스터 구동 신호(MAIN)가 어느 정도의 시간(tm)동안 동시에 하이(high) 상태를 갖기 때문에 전류가 불연속적으로 흐르는 것을 방지할 수 있다.
이러한 프리셋 신호 발생 과정을 도 2(b)의 회로도를 이용하여 설명하면 다음과 같다.
프리셋 신호 발생 회로 인에이블 신호(OPB)는 ATD 펄스를 이용하여 발생하는 신호로써, ATD 펄스와 같은 펄스 폭을 갖으며 프리셋 신호 발생 회로의 구동시에는 하이(high) 상태로 된다. 또한 입력 신호(SOUTb)는 이전 센싱 데이터의 레벨을 나타낸다.
본 발명에서, 프리셋 신호 발생 회로 인에이블 신호(OPB)는 프리셋 신호(PRESET)가 넓은 펄스 폭을 가질 수 있도록 지연 수단(21)을 통해 일정 시간(도 2(a)의 tm시간)만큼 지연된 후 제 5 인버터(G5)로 입력된다. 즉, 하이(high) 상태로 입력된 프리셋 신호 발생 회로 인에이블 신호(OPB)는 제 1 인버터(G1)에 의해 로우(low) 상태로 된 후, 제 1 인버터(G1)의 출력단에 연결된 캐패시터(C)에 차지(charge)된다. 이후, 제 2 인버터(G2)의 출력 신호(OPB0)는 하이(high) 상태로 되는데, 캐패시터(C)에 전하가 차지되어 있으므로 제 2 인버터(G2)의 출력 신호(OPB0)가 하이(high) 상태로 되기 위해서는 어느 정도의 시간이 소요되게 된다(도 2(a)의 tm시간만큼). 이렇게 하여, 제 2 인버터(G2)의 출력 신호(OPB0)는 제 3 및 제 4 인버터(G3, G4)를 통하여 하이(high) 상태인 지연된 프리셋 신호 발생 회로 인에이블 신호(OPBD)로 된다.
한편, 이전의 센싱 데이터 신호(SOUTb)는 지연된 프리셋 신호 발생 회로 인에이블 신호(OPBD)에 의해 구동되는 전송 게이트(22)을 통해 입력되어 래치 수단(23)에 저장된다. 즉, 이전의 센싱 데이터 신호(SOUTb)는 프리셋 신호 발생 회로가 인에이블되기 전 즉, 지연된 프리셋 신호 발생 회로 인에이블 신호(OPBD)가 로우(low) 상태일 때 전송 게이트(22)로 입력되어 래치된다. 래치 수단(23)은 입출력 단자가 맞물려 있는 한 쌍의 인버터 및 이를 반전시키는 인버터로 구성되는데, 프리셋 신호 발생 중에 센싱 데이터(SOUTb)가 변화될 경우 오동작을 일으킬 수 있으므로 현재 프리셋 신호를 발생하는 동안 전의 센싱 데이터를 유지하기 위하여 사용한다. 즉, 프리셋 신호 발생 회로가 인에이블되면 지연된 프리셋 신호 발생 회로 인에이블 신호(OPBD)가 하이(high) 상태가 되어 전송 게이트(22)가 오프되므로, 다음 데이터를 프리셋할 때까지 래치 수단(23)을 통해 전의 센싱 데이터가 유지되는 것이다.
이와 같은 프리셋 신호 발생 회로 인에이블 신호의 지연과 이전 센싱 데이터의 래치기능을 이용한 프리셋 신호 발생 회로의 동작중, 먼저 이전 센싱 데이터가 로우(low) 상태인 경우 즉, 입력 신호(SOUTb)가 하이(high) 상태인 경우를 살펴본다.
풀업 회로측을 보면, 프리셋 신호 발생 회로 인에이블 신호는 앞서 설명한 바와 같이 지연 수단(21) 및 제 5 인버터(G5)를 통하여 반전된 후 제 1 노아(NOR) 게이트(G9)로 입력된다. 또한 하이(high) 상태인 입력 신호(SOUTb)는 전송 게이트(22) 및 래치 수단(23) 및 제 7 인버터(G7)를 통하여 로우(low) 상태로 반전되어 제 1 노아(NOR) 게이트(G9)로 입력된다. 이에 따라 제 1 노아(NOR) 게이트(G9)의 출력은 하이(high) 상태로 되어 제 1 구동 수단(24)의 제 1 PMOS 트랜지스터(P1)를 턴오프시키는 반면 제 1 구동 수단(24)의 제 1 NMOS 트랜지스터(N1)를 턴온시켜 접지 단자(Vss)로 전류 패스가 일어나게 된다. 결국 출력단자(pup)의 레벨은 로우(low) 상태가 되어 프리셋 풀업 트랜지스터를 턴온시키게 된다.
이때, 고려해야할 점은 어드레스가 변화되어 센싱하여 출력할 데이터가 전과 다른 레벨일 경우에는 프리셋을 계속 수행하지만 전과 동일한 센싱 데이터를 출력할 경우에는 프리셋을 중지해야한다는 점이다. 이를 위해 본 발명에서는 프리셋 신호 발생 회로 인에이블 신호 및 이전 센싱 데이터 레벨을 입력으로 하는 제 1 프리셋 신호 제어 수단(25)을 이용하였다.
즉, 제 1 프리셋 신호 제어 수단(25)의 다수의 인버터를 통하여 로우(low) 상태로 된 프리셋 신호 발생 회로 인에이블 신호(OPB1) 및 하이(high) 상태인 이전 센싱 데이터(SOUTb)를 입력으로 하는 제 1 낸드(NAND) 게이트(G10)의 출력은 하이(high) 상태가 된다. 이는 제 2 PMOS 트랜지스터(P2)를 턴오프시키는 반면 제 2 NMOS 트랜지스터(N2)를 턴온시킨다.
그런데 프리셋 신호 발생 회로 인에이블 신호(OPB)는 지연된 프리셋 신호 발생 회로 인에이블 신호(OPBD)보다 적은 펄스폭을 가지므로, 지연된 프리셋 신호 발생 회로 인에이블 신호(OPBD) 및 하이(high) 상태인 이전 센싱 데이터(SOUTb)에 의해 제 1 NMOS 트랜지스터(N1)가 턴온되어 로우(low) 상태를 갖는 출력 단자(pup)에 의해 프리셋 풀업 트랜지스터가 턴온되어 프리셋이 수행되는 도중, 프리셋 신호 발생 회로 인에이블 신호(OPB)가 로우(low) 상태로 되어 제 1 프리셋 신호 제어 수단(25)의 낸드(NAND) 게이트(G10)의 출력이 로우(low) 상태로 되게 된다. 이는 제 2 PMOS 트랜지스터(P2)를 턴온시키는 반면 제 2 NMOS 트랜지스터(N2)를 턴오프시킨다.
이와 같이, 제 2 PMOS 트랜지스터(P2)가 턴온되면 출력단(pup)은 하이(high) 상태가 되며, 이에 의해 프리셋 풀업 트랜지스터가 턴오프되게 되어 프리셋 신호 발생 회로가 디스에이블되게 된다.
한편, 프리셋 신호 발생 회로 인에이블 신호는 앞서 설명한 바와 같이 지연 수단(21)을 통해 지연된 후 제 2 낸드(NAND) 게이트(G11)로 입력된다. 또한 하이(high) 상태인 이전 센싱 데이터(SOUTb)는 전송 게이트(22), 래치 수단(23) 및 제 8 인버터(G8)를 통하여 로우(low) 상태로 반전되어 제 2 낸드(NAND) 게이트(G11)로 입력된다. 이에 따라 제 2 낸드(NAND) 게이트(G11)의 출력은 하이(high) 상태로 되어 제 2 구동 수단(26)의 제 3 PMOS 트랜지스터(P3)를 턴오프시키는 반면 제 2 구동 수단(26)의 제 3 NMOS 트랜지스터(N3)를 턴온시켜 접지 단자(Vss)로 전류 패스가 일어난다. 결국 출력단자(pdp)의 레벨은 로우(low) 상태가 되어 프리셋 풀다운 트랜지스터를 턴오프시키게 된다.
다음으로 이전 센싱 데이터가 하이(high)인 경우 즉, 입력 신호(SOUTb)가 로우(low) 상태인 경우를 살펴본다.
먼저, 프리셋 신호 발생 회로 인에이블 신호는 지연 수단(21) 및 제 5 인버터(G5)를 통하여 반전된 후 제 1 노아(NOR) 게이트(G9)로 입력된다. 또한 로우(low) 상태인 입력 신호(SOUTb)는 전송 게이트(22), 래치 수단(23) 및 제 7 인버터(G7)를 통하여 하이(high) 상태로 반전되어 제 1 노아(NOR) 게이트(G9)로 입력된다. 이에 따라 제 1 노아(NOR) 게이트(G9)의 출력은 로우(low) 상태로 되어 제 1 구동 수단(24)의 제 1 PMOS 트랜지스터(P1)를 턴온시키는 반면 제 1 구동 수단(24)의 제 1 NMOS 트랜지스터(N1)를 턴오프시켜 제 1 PMOS 트랜지스터(P1)를 통하여 전원 전압(Vcc)이 입력된다. 결국 출력단자(pup)의 레벨은 하이(high) 상태가 되어 프리셋 풀업 트랜지스터를 턴오프시키게 된다.
한편, 하이(high) 상태인 프리셋 신호 발생 회로 인에이블 신호(OPB)는 지연 수단(21)을 통해 지연된 후 제 2 낸드(NAND) 게이트(G11)로 입력된다. 또한 로우(low) 상태인 입력 신호(SOUTb)는 전송 게이트(22), 래치 수단(23) 및 제 8 인버터(G8)를 통하여 하이(high) 상태로 반전되어 제 2 낸드(NAND) 게이트(G11)로 입력된다. 이에 따라 제 2 낸드(NAND) 게이트(G11)의 출력은 로우(low) 상태로 되어 제 2 구동 수단(26)의 제 3 PMOS 트랜지스터(P3)를 턴온시키는 반면 제 2 구동 수단(26)의 제 3 NMOS 트랜지스터(N3)를 턴오프시켜 제 1 PMOS 트랜지스터(P1)를 통하여 전원 전압(Vcc)이 입력된다. 결국 출력단자(pdp)의 레벨은 하이(high) 상태가 되어 프리셋 풀다운 트랜지스터를 턴온시키게 된다.
이때, 고려해야할 점은 어드레스가 변화되어 센싱하여 출력할 데이터가 전과 다른 레벨일 경우에는 프리셋을 계속 수행하지만 전과 동일한 센싱 데이터가 출력될 경우에는 프리셋을 정지해야한다는 점이다. 이를 위해 본 발명에서는 프리셋 신호 발생 회로 인에이블호 및 이전 센싱 데이터 레벨을 입력으로 하는 제 2 프리셋 신호 제어 수단(27)을 이용하였다.
즉, 다수의 인버터를 통하여 하이(high) 상태로 된 프리셋 신호 발생 회로 인에이블 신호(OPB2) 및 로우(low) 상태인 이전 센싱 데이터(SOUTb)를 입력으로 하는 제 2 노아(NOR) 게이트(G12)의 출력은 로우(low) 상태가 된다. 이는 제 4 PMOS 트랜지스터(P4)를 턴온시키는 반면 제 4 NMOS 트랜지스터(N4)를 턴오프시켜 출력단(pdp)은 하이(high) 상태를 유지하게 된다.
그런데 프리셋 신호 발생 회로 인에이블 신호(OPB)는 지연된 프리셋 신호 발생 회로 인에이블 신호(OPBD)보다 적은 펄스 폭을 가지므로, 지연된 프리셋 신호 발생 회로 인에이블 신호(OPBD) 및 로우(low) 상태인 이전 센싱 데이터(SOUTb)에 의해 프리셋 풀다운 트랜지스터가 턴온되어 프리셋이 수행되는 도중 프리셋 신호 발생 회로 인에이블 신호(OPB)가 로우(low) 상태로 되어 프리셋 제어 수단(25) 제 2 노아(NOR) 게이트(G12)의 출력이 하이(high) 상태로 되게 된다. 이는 제 4 PMOS 트랜지스터(P4)를 턴오프시키는 반면 제 4 NMOS 트랜지스터(N4)를 턴온시킨다. 제 4 PMOS 트랜지스터(P4)가 턴오프됨에 따라 출력단(pdp)은 로우(low) 상태가 되며 이에 의해 프리셋 풀다운 트랜지스터가 턴오프되게 되어 프리셋이 중지되게 된다.
이후, 이러한 프리셋 신호 발생 회로의 출력 신호(pup 및 pdp)는 출력 드라이버로 입력되는데, 이러한 프리셋 신호 발생 회로의 경우 프리셋 신호 발생 회로 인에이블 신호를 지연시켜 입력하여 프리셋 신호가 큰 펄스 폭을 갖게 되므로, 메인 풀업/풀다운 회로(도 2(a)의 t4 시점)가 구동된 후에도 어느 정도의 시간(도 2(a)의 tm시간)동안 프리셋 풀업/풀다운 트랜지스터가 함께 구동되어 있게 되어로 구동력이 크고 전류 흐름에 불연속점이 없으므로 데이터 출력 속도를 개선할 수 있다.
도 3은 본 발명에 적용되는 출력 드라이버의 회로도이다.
이전 센싱 데이터가 하이(high)인 경우 즉, 프리셋 신호 발생 회로의 입력 신호(SOUTb)가 로우(low)인 경우에는 프리셋 신호 발생 회로의 출력 단자(pup, pdp)의 레벨이 하이(high)로 되어 프리셋 풀업 트랜지스터(P5)가 턴오프되는 반면 프리셋 풀다운 트랜지스터(N5)는 턴온되어 접지 단자(Vss)로 전류 패스가 일어나게 되며, 노드(K1)은 로우(low) 상태가 된다. 이후, 프리셋 풀다운 트랜지스터(N5)가 턴오프되기 전 메인 풀업/풀다운 신호 발생 회로에 의해 메인 풀다운 트랜지스터(N6)가 턴온(도 2(a)의 t4 시점)되어 접지 단자(Vss)로 전류 패스가 일어나게 되어 노드(K1)은 더욱 강화된 로우(low) 상태로 되며, 결국 출력 단자(DOUT)로 로우(low) 레벨의 데이터가 출력된다.
한편, 이전 센싱 데이터가 로우(low)인 경우 즉, 프리셋 신호 발생 회로의 입력 신호(SOUTb)가 하이(high)인 경우에는 프리셋 신호 발생 회로의 출력 단자(pup, pdp)의 레벨이 로우(low)로 되어 프리셋 풀업 트랜지스터(P5)가 턴온되는 반면 프리셋 풀다운 트랜지스터(N5)는 턴오프된다. 이에 의해 노드(K2)는 하이(high) 상태가 되는데, 프리셋 풀업 트랜지스터(P5)가 턴오프되기 전 메인 풀업/풀다운 신호 발생 회로에 의해 메인 풀업 트랜지스터(P6)가 턴온되어 노드(K2)는 더욱 강화된 하이(high) 상태로 되어, 결국 출력 단자(DOUT)로 하이(high) 레벨의 데이터가 출력된다.
도 4는 잡음 및 전류 측정 지점을 설명하기 위해 도시한 기능도이다.
출력 드라이버 양단에 1옴(ohm)의 저항(R1, R2) 및 120nH의 인덕터(L1, L2)가 각각 연결되어 있을 때, 잡음의 영향은 저항(R1, R2)과 인덕터(L1, L2) 사이의 지점(A-A')에서 측정하였다. 또한 전류의 흐름은 출력 드라이버와 저항(R1, R2) 사이의 지점(B-B')에서 측정하였다. 이와 같이 측정한 잡음 및 전류의 흐름 정도는 도 6 및 7에 그래프로 나타내었다.
도 5는 프리셋 신호 발생 회로에 따른 출력 버퍼의 데이터 출력 속도를 측정하여 도시한 그래프이다.
도시된 바와 같이, 본 발명에 따른 프리셋 신호 발생 회로를 사용(A의 경우)하게 되면 종래의 프리셋 신호 발생 회로를 사용(B의 경우)할 때보다 풀업 과정시 2.0ns, 풀다운 과정시 2.5ns 빠른 속도로 데이터가 출력됨을 알 수 있다. 이는 프리셋 풀업/풀다운 트랜지스터가 턴오프되기 전 메인 풀업/풀다운 트랜지스터를 함께 턴온시키므로써 구동력을 향상시켰기 때문이다.
도 6(a) 및 6(b)는 풀업 및 풀다운시 프리셋 신호 발생 회로에 따른 전류의 흐름을 측정하여 도시한 그래프이다.
도 6(a)는 풀업시의 전류 흐름 정도를 측정한 그래프로써, 종래의 프리셋 신호 발생 회로를 사용할 경우(B의 경우) 프리셋 풀업 트랜지스터가 턴오프된 후 메인 풀업 트랜지스터가 턴온되므로 인하여 전류 흐름에 불연속점(C)이 발생하는 것을 알 수 있다(약 45ns 경과된 지점). 반면, 본 발명에 따른 프리셋 신호 발생 회로를 사용할 경우(A의 경우)에는 프리셋 풀업 트랜지스터와 메인 풀업 트랜지스터를 일정시간 함께 턴온시켜 사용하므로 전류가 불연속적으로 흐르는 문제점을 해결할 수 있고, 이에 따라 데이터 출력 속도를 향상시킬 수 있다.
도 6(b)는 풀다운시의 전류 흐름 정도를 측정한 그래프로써, 도 6(a)의 풀업 과정시와 마찬가지로 종래의 프리셋 신호 발생 회로를 사용할 경우(B의 경우) 전류 흐름에 불연속점(C)이 발생(약 128ns 경과된 지점)하지만 본 발명에 따른 프리셋 신호 발생 회로를 사용할 경우(A의 경우) 이러한 문제를 해결할 수 있음을 알 수 있다.
도 7(a) 및 7(b)는 풀업 및 풀다운시 프리셋 신호 발생 회로에 따른 잡음 정도를 측정하여 도시한 그래프이다.
도 7(a)는 풀업 과정시의 잡음 정도를 측정한 그래프로, 종래의 프리셋 신호 발생 회로를 사용할 경우(B), 도 6(a)에서 전류가 불연속적으로 흐르는 지점(약 45ns 경과된 지점 ;C)에서 많은 잡음이 발생하는 것을 알 수 있다. 그러나 본 발명에 따른 프리셋 신호 발생 회로를 사용할 경우 잡음 영향이 많이 개선된 것을 알 수 있다.
도 7(b)는 풀다운 과정시의 잡음 정도를 측정한 그래프로, 종래의 프리셋 신호 발생 회로를 사용할 경우(B), 도 6(b)에서 전류가 불연속적으로 흐르는 지점(약 128ns 경과된 지점 ;C)에서 많은 잡음이 발생하는데, 본 발명에 따른 프리셋 신호 발생 회로를 사용할 경우 잡음 영향이 많이 개선된 것을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 프리셋(preset) 신호 발생 회로 인에이블 신호를 지연시켜 입력하여 프리셋 신호가 큰 폴스 폭을 갖도록 하므로써, 프리셋 과정이 완료되는 지점에서 전류가 불연속적으로 흐르는 것을 방지하고 데이터 출력 속도를 향상시키며 잡음(noise)을 줄일 수 있는 효과가 있다.

Claims (5)

  1. 프리셋 신호 발생 회로,
    메인 풀업/풀다운 신호 발생 회로,
    상기 프리셋 신호 발생 회로 및 상기 메인 풀업/풀다운 회로의 출력 신호에 따다 구동되는 출력 드라이버로 구성되는 프리셋형 출력 버퍼에 있어서,
    상기 프리셋 신호 발생 회로는,
    상기 프리셋 신호 발생 회로가 인에이블되기 전 지연된 프리셋 신호 발생 회로 인에이블 신호에 따라 이전 센싱 데이터를 전달하기 위한 전송 게이트와,
    상기 프리셋 신호 발생 회로 인에이블 신호를 지연시키기 위한 지연 수단과,
    상기 전송 게이트의 출력 신호를 저장하는 래치 수단과,
    상기 지연된 프리셋 신호 발생 회로 인에이블 신호의 반전 신호 및 상기 래치 수단의 출력 신호의 반전 신호를 조합하기 위한 제 1 논리 소자와,
    상기 제 1 논리 소자의 출력 신호에 따라 구동되어 전원 전압 또는 접지 전압 레벨을 출력하기 위한 제 1 구동 수단과,
    상기 프리셋 신호 발생 회로 인에이블 신호 및 이전 센싱 데이터를 입력으로 하여 상기 제 1 구동 수단의 출력을 제어하기 위한 제 1 프리셋 신호 제어 수단과,
    상기 지연된 프리셋 신호 발생 회로 인에이블 신호 및 상기 래치 수단의 출력 신호의 반전 신호를 조합하기 위한 제 2 논리 소자와,
    상기 제 2 논리 소자의 출력에 따라 구동되어 전원 전압 또는 접지 전압 레벨을 출력하기 위한 제 2 구동 수단과,
    상기 프리셋 신호 발생 회로 인에이블 신호 및 이전 센싱 데이터를 입력으로 하여 상기 제 2 구동 수단의 출력을 제어하기 위한 제 2 프리셋 신호 제어 수단을 포함하여 구성되는 것을 특징으로 하는 출력 버퍼 회로.
  2. 제 1 항에 있어서, 상기 지연 수단은 프리셋 신호 발생 회로 인에이블 신호를 반전시키기 위한 제 1 인버터와,
    상기 제 1 인버터의 출력에 따른 전압을 차지시키기 위한 캐패시터와,
    상기 캐패시터에 차지된 전압을 반전시키기 위한 제 2 인버터를 포함하여 구성되는 것을 특징으로 하는 출력 버퍼 회로.
  3. 제 1 항에 있어서, 상기 래치 수단은 상기 전송 게이트의 출력 신호를 입력으로 하며, 입출력 단자가 맞물려 있는 제 1 및 제 2 인버터와,
    상기 인버터의 출력 신호를 반전시키는 제 3 인버터로 구성되는 것을 특징으로 하는 출력 버퍼 회로.
  4. 제 1 항에 있어서, 상기 제 1 프리셋 신호 제어 수단은 상기 프리셋 신호 발생 회로 인에이블 신호를 홀수회 반전시키는 다수의 인버터와,
    상기 인버터의 출력 신호 및 이전 센싱 데이터를 입력으로 하는 제 2 낸드 게이트와,
    상기 제 2 낸드 게이트의 출력에 따라 구동되는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 출력 버퍼 회로.
  5. 제 1 항에 있어서, 상기 제 2 프리셋 신호 제어 수단은 상기 프리셋 신호 발생 인에이블 신호를 짝수회 반전시키는 다수의 인버터와,
    상기 인버터의 출력 신호 및 이전 센싱 데이터를 입력으로 하는 제 2 노아 게이트와,
    상기 제 2 노아 게이트의 출력에 따라 구동되는 제 3 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 출력 버퍼 회로.
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