KR100239410B1 - 데이타 버스 프리차지 회로 - Google Patents

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Abstract

데이타 버스 프리차지 회로에 관한 것으로서, 감지 증폭기에서 출력되는 출력신호와 데이타 버스 프리차지 신호를 인가받아 제어신호를 발생 시키는 제어부와, 제어부의 제어신호에 따라 SOUT 신호를 프리차징하는 프리차징부를 구성하여 데이타 버스를 프리차징할 때 소모되는 전류를 줄일 수 있도록 한 것이다.

Description

데이타 버스 프리차지 회로
본 발명은 데이타 버스 프리차지 회로에 관한 것으로서, 특히 감지 증폭기(Sense Amplifier)로 부터 데이타를 출력하기전 데이타 버스를 프리차징할 때 소모되는 전류를 최소화 하는 데이타 버스 프리차지 회로에 관한 것이다.
도 1은 종래기술에 따른 데이타 버스 라인 프리차지 회로도이다.
도 1를 참조하면, 종래기술에 따른 데이타 버스 프리차지 회로는 감지 증폭기(미도시)로 부터 나오는 출력신호(SOUT)에 제 1 인버터(10)와 출력 버퍼(OUTPUT BUFFER)가 연결되어 있다.
상기 제 1 인버터(10)의 출력신호에 PMOS(P1)의 소오스단자 및 NMOS(N1)의 소오스단자가 공통으로 연결되어 있고, PMOS(P1)의 드레인단자는 NMOS(N1)의 드레인단자가 연결됨과 동시에 출력 버퍼가 연결되어 있다.
그리고 데이타 버스 프리차지 출력단자에 NMOS(N1)의 게이트단자 및 제 2 인버터(11)가 각각 연결되어 있고, 제 2 인버터(11)의 출력단자에 PMOS(P1)의 게이트단자가 연결되어 있다.
이와 같이 구성된 종래기술에 따른 데이타 버스 프리차지 회로의 동작을 설명하면 다음과 같다.
먼저, 감지 증폭기로 부터 데이타가 출력 되기전 출력신호(SOUT)는 전 데이타 상태로 유지되고 있다가 새로운 출력신호(SOUT) 신호가 출력되면 전과 같은 데이타일 경우에는 출력 버퍼로 데이타를 출력한다.
이때, 속도 지연이 발생하지 않지만 데이타가 다를 경우 속도 지연이 발생한다.
이 지연을 줄이기 위해 감지 증폭기에서 유효한 출력신호(SOUT)가 출력 되기전에 어느 일정한 펄스 DPRE(Data Bus Prechare)를 발생시켜 PMOS(P1) 또는 NMOS(N1)을 턴온 시킨다.
이때, 제 1 인버터(10)는 펄스 DPRE에 의해 PMOS(P1) 또는 NMOS(N1)가 인에이블 되는 기간동안 프리차징, 즉 VCC의 절반 정도의 레벨로 유지시켜준다.
그리고 이상태에서 SOUT 신호가 출력되기 바로 전에 DPRE을 디스에이블 시키고 SOUT 신호가 출력되면 핼프(Half) VCC에서 데이타가 하이(High)나 로우(Low)로 전환 되어 속도 지연을 줄일수 있다.
이와 같이 구성된 종래기술에 따른 데이타 버스 프리차지 회로는 펄스 DPRE가 인에이블 되는 기간동안 제 1 인버터가 SOUT신호를 프리차징 한다.
이때 제 1 인버터의 입력, 즉 SOUT신호가 반 전원전압(VCC) 상태이므로 제 1 인버터의 PMOS 및 NMOS가 둘다 온이 되어 인버터에서 많은 전류가 흐르는 문제점이 있다.
본 발명은 이와 같은 종래기술에 따른 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 감지 증폭기로 부터 데이타를 출력하기전 데이타 버스를 프리차징 할 때 소모되는 전류를 줄일 수 있도록 한 데이타 버스 프리차지 회로를 제공함에 있다.
도 1은 종래기술에 따른 데이타 버스 라인 프리차지 회로도,
도 2는 본 발명에 따른 데이타 버스 라인 프리차지 회로도,
도 3은 본 발명에 따른 데이타 버스 프리차지의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
20 : 제어부21 : 프리차징부
22, 23, 25, 27 : 제 1, 제 2, 제 3 및 제 4 인버터
24 : 익스클루시브 노어 게이트26 : 낸드 게이트
본 발명에 따른 데이타 버스 프리차지 회로의 특징은, 감지 증폭기에서 출력되는 출력신호와 데이타 버스 프리차징 신호를 인가받아 제어신호를 발생 시키는 제어부와, 제어부의 제어신호에 따라 SOUT 신호를 프리차징하는 프리차징부를 구성하여 전류 소모를 줄이는데 있다.
이하, 본 발명에 따른 데이타 버스 프리차지 회로의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 데이타 버스 라인 프리차지 회로도이다.
도 2를 참조하면, 본 발명에 따른 데이타 버스 프리차지 회로는 감지 증폭기(미도시)에서 출력되는 출력신호(SOUT)와 데이타 버스 프리차지(DPRE) 신호를 인가받아 제어신호를 발생 시키는 제어부(20)와, 제어부(20)의 제어신호를 인가 받으면서 SOUT 신호를 프리차징하고 동시에 출력 버퍼로 출력하는 프리차징부(21)로 구성된다.
상기 제어부(20)는 감지 증폭기로 부터 나오는 출력신호(SOUT)에 제 1 및 제 2 인버터(22)(23)가 연결되고, 제 1 및 제 2 인버터(22)(23)의 출력단자에 익스클루시브 노어(Exclusive-NOR) 게이트(24)가 연결되어 있으며, 익스클루시브 노어 게이트(24)의 출력단자에 제 3 인버터(25)가 연결되어 있다.
여기서, 상기 제 1 인버터(22)는 논리 임계값(Logic Threshold) 전압이 반 전원전압(Half VCC) 보다 높게 설정되어 있다.
또한, 상기 제 2 인버터(23)는 논리 임계값(Logic Threshold) 전압이 반 전원전압(Half VCC) 보다 낮게 설정되어 있다.
그리고 제 3 인버터(25)의 출력단자 및 데이타 버스 프리차징 출력단자에 낸드 게이트(26)가 연결되어 있다.
상기 프리차징부(21)는 낸드 게이트(26)의 출력단자에 제 4 인버터(27) 및 PMOS(P1)의 게이트단자가 연결되어 있고, PMOS(P1)의 드레인단자는 전원전압(VDD)에 연결되어 있으며, PMOS(P1)의 소오스단자는 PMOS(P2)의 드레인단자에 연결되어 있다.
또한, 감지 증폭기로 부터 나오는 출력신호(SOUT)에 PMOS(P2) 및 NMOS(N1)의 게이트단자가 공통으로 연결되어 있고, PMOS(P2)의 드레인단자는 NMOS(N1)의 소오스단자가 연결됨과 동시에 출력 버퍼(OUTPUT BUFFER)가 연결되어 있다.
그리고 NMOS(N1)의 소오스단자는 NMOS(N2)의 드레인단자가 연결되어 있고, NMOS(N2)의 게이트단자는 제 4 인버터(27)의 출력단자가 연결되어 있으며, NMOS(N2)의 소오스단자는 접지되어 있다.
이와 같이 구성된 본 발명에 따른 데이타 버스 프리차지 회로의 동작을 도 3를 참조하여 설명하면 다음과 같다.
먼저, 감지 증폭기에서 출력되는 출력신호(SOUT)가 하이(실선) 상태에 있을때, 데이타 버스 프리차징(DPRE) 신호가 인에이블(하이) 되면 CTL 신호가 인에이블(로우)되어 PMOS(P1), NMOS(N2)를 턴온 시킬때 출력신호(SOUT)는 반 전원전압(Half VCC)로 가게된다.
이때, SOUT신호를 인가 받는 제 1 인버터(22)의 출력이 로우에서 하이로 변화되고, 제 2 인버터(23)의 출력은 계속 로우로 변하지 않아 익스클루시브 노어 게이트(24) 및 제 3 인버터(25)를 통해 낸드 게이트(26)로 출력된다.
상기 낸드 게이트(26)를 통해 출력되는 출력신호는 제 1 인버터(20)의 출력신호에 의해 하이에서 로우로 변하게 되어 데이타 버스 프리차지 신호와 이 신호를 받는 낸드 게이트(24)의 출력신호 CTL의 신호가 다시 디스에이블 되어 PMOS(P1), NMOS(N2)를 오프 시켜 프리차징 시킴으로 더 이상 전류가 흐르지 않는다.
반대로 감지 증폭기에서 출력되는 출력신호(SOUT)가 로우(점선) 상태에 있을 때도 제 1 인버터(22), 제 2 인버터(23)가 위와 반대로 동작하여 결국 동일한 결과를 가져온다.
본 발명에 따른 데이타 버스 프리차지 회로는 반도체 장치에서 속도를 빠르게 하는데 사용되어지고, 발생되는 소모 전류를 줄일 수 있는 효과가 있다.

Claims (4)

  1. 감지 증폭기를 구비한 반도체 장치에 있어서,
    상기 감지 증폭기에서 출력되는 출력신호와 데이타 버스 프리차지 신호를 인가받아 제어신호를 발생 시키는 제어부와;
    상기 제어부의 제어신호에 따라 SOUT 신호를 프리차징하는 프리차징부를 포함하여 구성됨을 특징으로 하는 데이타 버스 프리차지 회로.
  2. 제 1 항에 있어서,
    상기 제어부는 감지 증폭기에서 출력되는 출력신호를 인가받는 제 1 및 제 2 인버터와,
    상기 제 1 및 제 2 인버터에서 출력되는 출력신호를 인가받아 이 출력신호를 비교하는 익스클루시브 노어 게이트와,
    상기 익스클루시브 노어 게이트에서 출력되는 출력신호를 인가받는 제 3 인버터와,
    상기 제 3 인버터에서 출력되는 출력신호와 데이타 버스 프리차지 신호를 인가받아 제어신호를 발생하는 낸드 게이트를 포함하여 구성됨을 특징으로 하는 데이타 버스 프리차지 회로.
  3. 제 1 항에 있어서,
    상기 프리차징부는 제어부의 낸드 게이트에서 출력되는 제어신호에 따라 온/오프되는 PMOS(P1)와,
    상기 낸드 게이트에서 출력되는 제어신호를 인가받는 제 4 인버터와,
    상기 제 4 인버터에서 출력되는 출력신호에 따라 온/오프되는 NMOS(N2)와,
    감지 증폭기에서 출력되는 출력신호에 따라 데이타 버스를 프리자칭하는 PMOS(P2) 및 NMOS(N1)를 포함하여 구성됨을 특징으로 하는 데이타 버스 프리차지 회로.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 인버터는 로직 임계값 전압을 달리함을 특징으로 하는 데이타 버스 프리차지 회로.
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