JP3032962B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP3032962B2 JP3032962B2 JP9196031A JP19603197A JP3032962B2 JP 3032962 B2 JP3032962 B2 JP 3032962B2 JP 9196031 A JP9196031 A JP 9196031A JP 19603197 A JP19603197 A JP 19603197A JP 3032962 B2 JP3032962 B2 JP 3032962B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- pull
- terminal
- gate
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの出
力バッファ回路に係るもので、特に、アドレス遷移検出
信号により出力端子をプリセットさせる時、プルダウン
機能及びプルアップ機能を用いてデータの出力スピード
を改善し、パワー消耗を減らし得る出力バッファ回路に
関するものである。
力バッファ回路に係るもので、特に、アドレス遷移検出
信号により出力端子をプリセットさせる時、プルダウン
機能及びプルアップ機能を用いてデータの出力スピード
を改善し、パワー消耗を減らし得る出力バッファ回路に
関するものである。
【０００２】
【従来の技術】従来、出力バッファ回路においては、図
３に示すように、アドレス信号Ａ１〜Ａｎ（ＡＤＤ）の
遷移を検出しアドレス遷移検出信号ＡＴＤを出力するア
ドレス遷移検出部１０と、前記アドレス信号Ａ１〜Ａｎ
をディコーディングするディコーダー２０と、該ディコ
ーダー２０の指定するアドレスに応じたセルからデータ
をリードするメモリ３０と、前記アドレス遷移検出信号
ＡＴＤと制御信号φとを論理和演算するＯＲゲート４０
と、前記メモリ３０からリードされたデータと前記ＯＲ
ゲート４０の出力とをラッチ及び演算して出力信号を発
生するラッチ部５０と、該ラッチ部５０の出力信号に応
じてデータを出力するデータ出力部７０と、前記アドレ
ス遷移検出部１０からアドレス遷移検出信号ＡＴＤが入
力する間、前記データ出力部７０の出力を所定レベルに
プリセッティングさせるプリセット部６０と、から構成
されていた。
３に示すように、アドレス信号Ａ１〜Ａｎ（ＡＤＤ）の
遷移を検出しアドレス遷移検出信号ＡＴＤを出力するア
ドレス遷移検出部１０と、前記アドレス信号Ａ１〜Ａｎ
をディコーディングするディコーダー２０と、該ディコ
ーダー２０の指定するアドレスに応じたセルからデータ
をリードするメモリ３０と、前記アドレス遷移検出信号
ＡＴＤと制御信号φとを論理和演算するＯＲゲート４０
と、前記メモリ３０からリードされたデータと前記ＯＲ
ゲート４０の出力とをラッチ及び演算して出力信号を発
生するラッチ部５０と、該ラッチ部５０の出力信号に応
じてデータを出力するデータ出力部７０と、前記アドレ
ス遷移検出部１０からアドレス遷移検出信号ＡＴＤが入
力する間、前記データ出力部７０の出力を所定レベルに
プリセッティングさせるプリセット部６０と、から構成
されていた。
【０００３】前記アドレス遷移検出部１０においては、
図４に示すように、アドレス信号Ａ１〜Ａｎをインバー
タ１１−１〜１１−４で順次遅延させる遅延部１１と、
該遅延部１１の出力と入力するアドレス信号Ａ１〜Ａｎ
とを排他的論理和演算してアドレス遷移検出信号ＡＴＤ
を出力する排他的ＯＲゲート１２と、を備えている。
又、前記ラッチ部５０においては、前記メモリ３０のリ
ードデータを反転してラッチするインバータ５１，５２
と、インバータ５１の出力と前記ＯＲゲート４０の出力
とを否定論理和演算するＮＯＲゲート５３と、前記イン
バータ５１の出力とインバータＩ１で反転されたＯＲゲ
ート４０の出力とを否定論理積演算するＮＡＮＤゲート
５４と、前記ＮＯＲゲート５３とＮＡＮＤゲート５４の
出力を夫々反転するインバータ５５，５６と、を備えて
いる。
図４に示すように、アドレス信号Ａ１〜Ａｎをインバー
タ１１−１〜１１−４で順次遅延させる遅延部１１と、
該遅延部１１の出力と入力するアドレス信号Ａ１〜Ａｎ
とを排他的論理和演算してアドレス遷移検出信号ＡＴＤ
を出力する排他的ＯＲゲート１２と、を備えている。
又、前記ラッチ部５０においては、前記メモリ３０のリ
ードデータを反転してラッチするインバータ５１，５２
と、インバータ５１の出力と前記ＯＲゲート４０の出力
とを否定論理和演算するＮＯＲゲート５３と、前記イン
バータ５１の出力とインバータＩ１で反転されたＯＲゲ
ート４０の出力とを否定論理積演算するＮＡＮＤゲート
５４と、前記ＮＯＲゲート５３とＮＡＮＤゲート５４の
出力を夫々反転するインバータ５５，５６と、を備えて
いる。
【０００４】更に、前記プリセット部６０においては、
電源端子（電位Ｖｃｃ）と接地端子（電位Ｖｓｓ）間に
直列接続され、ゲート端子にアドレス遷移検出信号ＡＴ
ＤとインバータＩ２で反転されたアドレス遷移検出信号
ＡＴＤが夫々入力し、ソース端子の共通接点が前記デー
タ出力部７０の出力端子ＯＵＴに共通接続されたＮＭＯ
Ｓトランジスタ６１とＰＭＯＳトランジスタ６２を備え
ている。尚、図中、ＣＬはロードキャパシタンスを示
す。
電源端子（電位Ｖｃｃ）と接地端子（電位Ｖｓｓ）間に
直列接続され、ゲート端子にアドレス遷移検出信号ＡＴ
ＤとインバータＩ２で反転されたアドレス遷移検出信号
ＡＴＤが夫々入力し、ソース端子の共通接点が前記デー
タ出力部７０の出力端子ＯＵＴに共通接続されたＮＭＯ
Ｓトランジスタ６１とＰＭＯＳトランジスタ６２を備え
ている。尚、図中、ＣＬはロードキャパシタンスを示
す。
【０００５】このように構成された従来の出力バッファ
回路の動作を説明する。先ず、図５の（Ａ）に示すアド
レス信号ＡＤＤ（Ａ１〜Ａｎ）が入力すると、アドレス
遷移検出部１０は、図５の（Ｂ）に示すように、ハイレ
ベルのアドレス遷移検出信号ＡＴＤをプリセット部６０
及びＯＲゲート４０に夫々出力する。また、ディコーダ
ー２０は、前記アドレス信号Ａ１〜Ａｎをディコーディ
ングしてメモリ３０に出力して、セルに貯蔵されたデー
タがリードされる。
回路の動作を説明する。先ず、図５の（Ａ）に示すアド
レス信号ＡＤＤ（Ａ１〜Ａｎ）が入力すると、アドレス
遷移検出部１０は、図５の（Ｂ）に示すように、ハイレ
ベルのアドレス遷移検出信号ＡＴＤをプリセット部６０
及びＯＲゲート４０に夫々出力する。また、ディコーダ
ー２０は、前記アドレス信号Ａ１〜Ａｎをディコーディ
ングしてメモリ３０に出力して、セルに貯蔵されたデー
タがリードされる。
【０００６】制御信号φ及びアドレス遷移検出信号ＡＴ
Ｄがローレベルである図５中のｔ０区間の間、ラッチ部
５０の出力は前記メモリ３０のリードデータにより決定
され、決定された出力によりデータ出力部７０は出力端
子ＯＵＴからデータを出力する。前記アドレス遷移検出
部１０から遅延部１１の遅延時間に応じてｔ１区間の
間、ハイレベルのアドレス遷移検出信号ＡＴＤが出力す
ると、前記ＯＲゲート４０はローレベルの制御信号φと
ハイレベルのアドレス遷移検出信号ＡＴＤとを論理和演
算してハイレベルの信号を出力する。このハイレベルの
信号は、ラッチ部５０のＮＯＲゲート５３の一方の入力
端子に入力し、また、インバータＩ１で反転されてロー
レベルの信号がＮＡＮＤゲート５４の一方の入力端子に
入力する。
Ｄがローレベルである図５中のｔ０区間の間、ラッチ部
５０の出力は前記メモリ３０のリードデータにより決定
され、決定された出力によりデータ出力部７０は出力端
子ＯＵＴからデータを出力する。前記アドレス遷移検出
部１０から遅延部１１の遅延時間に応じてｔ１区間の
間、ハイレベルのアドレス遷移検出信号ＡＴＤが出力す
ると、前記ＯＲゲート４０はローレベルの制御信号φと
ハイレベルのアドレス遷移検出信号ＡＴＤとを論理和演
算してハイレベルの信号を出力する。このハイレベルの
信号は、ラッチ部５０のＮＯＲゲート５３の一方の入力
端子に入力し、また、インバータＩ１で反転されてロー
レベルの信号がＮＡＮＤゲート５４の一方の入力端子に
入力する。
【０００７】この時、前記メモリ３０からデータ「１」
が出力すると、このリードされたデータ「１」は前記ラ
ッチ部５０のインバータ５１で「０」に反転された後、
前記ＮＯＲゲート５３及びＮＡＮＤゲート５４の他方の
各入力端子に夫々入力される。そして、ＮＯＲゲート５
３からのローレベル出力がインバータ５５で反転され、
ＮＡＮＤゲート５４からのハイレベル出力がインバータ
５６で反転され、ラッチ部５０からハイレベル及びロー
レベルの信号として夫々出力される。従って、データ出
力部７０のＰＭＯＳトランジスタ７１及びＮＭＯＳトラ
ンジスタ７２がターンオフされ、出力端子ＯＵＴはハイ
インピーダンスの状態になる。
が出力すると、このリードされたデータ「１」は前記ラ
ッチ部５０のインバータ５１で「０」に反転された後、
前記ＮＯＲゲート５３及びＮＡＮＤゲート５４の他方の
各入力端子に夫々入力される。そして、ＮＯＲゲート５
３からのローレベル出力がインバータ５５で反転され、
ＮＡＮＤゲート５４からのハイレベル出力がインバータ
５６で反転され、ラッチ部５０からハイレベル及びロー
レベルの信号として夫々出力される。従って、データ出
力部７０のＰＭＯＳトランジスタ７１及びＮＭＯＳトラ
ンジスタ７２がターンオフされ、出力端子ＯＵＴはハイ
インピーダンスの状態になる。
【０００８】しかし、前記アドレス遷移検出部１０から
出力されたハイレベルのアドレス遷移検出信号ＡＴＤに
よってプリセット部６０のＮＭＯＳトランジスタ６１は
ターンオンし、インバータＩ２による反転信号によって
ＰＭＯＳトランジスタ６２もターンオンされて、データ
出力部７０の出力端子ＯＵＴは、ターンオン抵抗比によ
り図５の（Ｃ）に示すように１／２Ｖｃｃにプリセット
される。
出力されたハイレベルのアドレス遷移検出信号ＡＴＤに
よってプリセット部６０のＮＭＯＳトランジスタ６１は
ターンオンし、インバータＩ２による反転信号によって
ＰＭＯＳトランジスタ６２もターンオンされて、データ
出力部７０の出力端子ＯＵＴは、ターンオン抵抗比によ
り図５の（Ｃ）に示すように１／２Ｖｃｃにプリセット
される。
【０００９】以後、アドレス遷移検出信号ＡＴＤがロー
レベルになると、プリセット部６０のＮＭＯＳトランジ
スタ６１及びＰＭＯＳトランジスタ６２は夫々ターンオ
フされる。また、ＯＲゲート４０からのローレベルの信
号がラッチ部５０に入力して、ＮＯＲゲート５３の出力
がハイレベルに変化してインバータ５５からローレベル
の出力が発生し、ＮＡＮＤゲート５４の出力はそのまま
維持される。よって、データ出力部７０のＰＭＯＳトラ
ンジスタ７１はターンオンされ、ＮＭＯＳトランジスタ
７２はオフ状態に維持され、出力端子ＯＵＴは、図５の
（Ｃ）に示すように、ｔ２区間の間、Ｖｃｃとなってデ
ータ「１」を出力する。
レベルになると、プリセット部６０のＮＭＯＳトランジ
スタ６１及びＰＭＯＳトランジスタ６２は夫々ターンオ
フされる。また、ＯＲゲート４０からのローレベルの信
号がラッチ部５０に入力して、ＮＯＲゲート５３の出力
がハイレベルに変化してインバータ５５からローレベル
の出力が発生し、ＮＡＮＤゲート５４の出力はそのまま
維持される。よって、データ出力部７０のＰＭＯＳトラ
ンジスタ７１はターンオンされ、ＮＭＯＳトランジスタ
７２はオフ状態に維持され、出力端子ＯＵＴは、図５の
（Ｃ）に示すように、ｔ２区間の間、Ｖｃｃとなってデ
ータ「１」を出力する。
【００１０】アドレス信号ＡＤＤが図５の（Ａ）に示す
ように再び遷移され、メモリ３０からデータ「０」がリ
ードされると、アドレス遷移検出部１０は再びハイレベ
ルのアドレス遷移検出信号ＡＴＤを出力して、データ出
力部７０のＮＭＯＳトランジスタ７２がオフ状態に維持
されたままＰＭＯＳトランジスタ７１がターンオフされ
る。また、プリセット部６０のＮＭＯＳトランジスタ６
１及びＰＭＯＳトランジスタ６２は夫々ターンオンされ
て、データ出力部７０の出力端子ＯＵＴは、ＮＭＯＳト
ランジスタ６１及びＰＭＯＳトランジスタ６２のターン
オン抵抗比により、図５の（Ｃ）に示すように、ｔ３区
間の間、１／２Ｖｃｃにプリセットされる。
ように再び遷移され、メモリ３０からデータ「０」がリ
ードされると、アドレス遷移検出部１０は再びハイレベ
ルのアドレス遷移検出信号ＡＴＤを出力して、データ出
力部７０のＮＭＯＳトランジスタ７２がオフ状態に維持
されたままＰＭＯＳトランジスタ７１がターンオフされ
る。また、プリセット部６０のＮＭＯＳトランジスタ６
１及びＰＭＯＳトランジスタ６２は夫々ターンオンされ
て、データ出力部７０の出力端子ＯＵＴは、ＮＭＯＳト
ランジスタ６１及びＰＭＯＳトランジスタ６２のターン
オン抵抗比により、図５の（Ｃ）に示すように、ｔ３区
間の間、１／２Ｖｃｃにプリセットされる。
【００１１】以後、アドレス遷移検出信号ＡＴＤが再び
ローレベルになると、プリセット部６０のＮＭＯＳトラ
ンジスタ６１及びＰＭＯＳトランジスタ６２は夫々ター
ンオフされる。また、ラッチ部５０では、ＮＯＲゲート
５３の出力がローレベルに維持されたままＮＡＮＤゲー
ト５４の出力がハイレベルからローレベルに変化し、イ
ンバータ５６の出力がハイレベルとなるので、データ出
力部７０のＰＭＯＳトランジスタ７１がオフ状態に維持
されたままＮＭＯＳトランジスタ７２がターンオンされ
る。このため、出力端子ＯＵＴは、図５の（Ｃ）に示す
ように、ｔ４区間の間、電位Ｖｓｓとなってデータ
「０」を出力する。
ローレベルになると、プリセット部６０のＮＭＯＳトラ
ンジスタ６１及びＰＭＯＳトランジスタ６２は夫々ター
ンオフされる。また、ラッチ部５０では、ＮＯＲゲート
５３の出力がローレベルに維持されたままＮＡＮＤゲー
ト５４の出力がハイレベルからローレベルに変化し、イ
ンバータ５６の出力がハイレベルとなるので、データ出
力部７０のＰＭＯＳトランジスタ７１がオフ状態に維持
されたままＮＭＯＳトランジスタ７２がターンオンされ
る。このため、出力端子ＯＵＴは、図５の（Ｃ）に示す
ように、ｔ４区間の間、電位Ｖｓｓとなってデータ
「０」を出力する。
【００１２】即ち、従来の出力バッファ回路は、入力し
たアドレスが変化する度にアドレス遷移検出信号ＡＴＤ
を発生し、このアドレス遷移検出信号ＡＴＤの発生区間
の間データ出力部７０の出力を１／２Ｖｃｃにプリセッ
トさせてデータのリード動作を行うようになっていた。
たアドレスが変化する度にアドレス遷移検出信号ＡＴＤ
を発生し、このアドレス遷移検出信号ＡＴＤの発生区間
の間データ出力部７０の出力を１／２Ｖｃｃにプリセッ
トさせてデータのリード動作を行うようになっていた。
【００１３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の出力バッファ回路においては、プリセット部
を用いてデータ出力部の出力レベルをプリセットさせる
が、実際、データの遷移速度には大きな影響を及ぼすこ
とはなく、駆動能力の小さいＰＭＯＳトランジスタを用
いてＶｃｃを印加するからパワーの消耗が増大するとい
う不都合な点があった。
うな従来の出力バッファ回路においては、プリセット部
を用いてデータ出力部の出力レベルをプリセットさせる
が、実際、データの遷移速度には大きな影響を及ぼすこ
とはなく、駆動能力の小さいＰＭＯＳトランジスタを用
いてＶｃｃを印加するからパワーの消耗が増大するとい
う不都合な点があった。
【００１４】本発明の目的は、アドレス遷移検出信号に
応じて出力バッファ回路を駆動する時、プルダウン機能
又はプルアップ機能を用いて出力データの遷移速度を改
善し、パワーの消耗を減少し得る出力バッファ回路を提
供しようとするものである。
応じて出力バッファ回路を駆動する時、プルダウン機能
又はプルアップ機能を用いて出力データの遷移速度を改
善し、パワーの消耗を減少し得る出力バッファ回路を提
供しようとするものである。
【００１５】
【課題を解決するための手段】このため、本発明に係る
請求項１に記載の出力バッファ回路においては、入力す
るアドレス信号に基づいてアドレス遷移を検出してアド
レス遷移検出信号を出力するアドレス遷移検出部と、出
力イネーブル信号と前記アドレス遷移検出信号とを否定
論理和演算するＮＯＲゲートと、前記ＮＯＲゲートの出
力と、前記アドレス信号に基づいてメモリからリードさ
れたデータを増幅するセンスアンプを備える半導体メモ
リ装置の前記センスアンプから出力されたリードデータ
値とに応じて出力データ制御信号を発生するデータ出力
制御部と、前記リードデータ値、出力イネーブル信号、
及びアドレス遷移検出信号に応じて出力端子をプリセッ
トさせるためのプリセット信号を出力するプリセット部
と、前記データ出力制御部及びプリセット部からの各出
力を入力し、前記アドレス信号が遷移した時は出力端子
をプリセット状態にし、且つ、アドレス遷移によりリー
ドデータ値がハイレベルに遷移した時はプルアップ機能
を動作させて前記出力端子の出力レベルをプルアップさ
せ、リードデータ値がローレベルに遷移した時はプルダ
ウン機能を動作させて前記出力端子の出力レベルをプル
ダウンさせるデータ出力部と、前記リードデータ値がハ
イレベルに遷移される時、前記出力端子の出力レベルを
プルアップさせるためのプルアップ信号を出力するプル
アップ部とを設け、前記データ出力部に、電源端子と出
力端子間に直列接続され、前記プルアップ部からのプル
アップ信号がゲート端子に入力した時にオンするプルア
ップトランジスタを前記プルアップ機能に加えて設ける
構成とした。
請求項１に記載の出力バッファ回路においては、入力す
るアドレス信号に基づいてアドレス遷移を検出してアド
レス遷移検出信号を出力するアドレス遷移検出部と、出
力イネーブル信号と前記アドレス遷移検出信号とを否定
論理和演算するＮＯＲゲートと、前記ＮＯＲゲートの出
力と、前記アドレス信号に基づいてメモリからリードさ
れたデータを増幅するセンスアンプを備える半導体メモ
リ装置の前記センスアンプから出力されたリードデータ
値とに応じて出力データ制御信号を発生するデータ出力
制御部と、前記リードデータ値、出力イネーブル信号、
及びアドレス遷移検出信号に応じて出力端子をプリセッ
トさせるためのプリセット信号を出力するプリセット部
と、前記データ出力制御部及びプリセット部からの各出
力を入力し、前記アドレス信号が遷移した時は出力端子
をプリセット状態にし、且つ、アドレス遷移によりリー
ドデータ値がハイレベルに遷移した時はプルアップ機能
を動作させて前記出力端子の出力レベルをプルアップさ
せ、リードデータ値がローレベルに遷移した時はプルダ
ウン機能を動作させて前記出力端子の出力レベルをプル
ダウンさせるデータ出力部と、前記リードデータ値がハ
イレベルに遷移される時、前記出力端子の出力レベルを
プルアップさせるためのプルアップ信号を出力するプル
アップ部とを設け、前記データ出力部に、電源端子と出
力端子間に直列接続され、前記プルアップ部からのプル
アップ信号がゲート端子に入力した時にオンするプルア
ップトランジスタを前記プルアップ機能に加えて設ける
構成とした。
【００１６】かかる構成では、アドレス信号が遷移する
とアドレス遷移検出部からアドレス遷移検出信号が発生
し、ＮＯＲゲートの出力が変化する。ＮＯＲゲートの出
力が変化すると、データ出力制御部及びプリセット部の
各出力によってデータ出力部の出力端子がプリセット状
態になる。そして、このアドレス遷移によって、リード
データ値がハイレベルに遷移する時は、プルアップ機能
が動作して出力端子を素早くハイレベルにし、リードデ
ータ値がローレベルに遷移する時は、プルダウン機能が
動作して出力端子を素早くローレベルにするようにな
る。また、リードデータ値がハイレベルに遷移する場合
は、前記プルアップ機能に加えて、プルアップ部からの
プルアップ信号でプルアップトランジスタをオンさせる
ので、リードデータ値のハイレベル遷移時は、出力端子
を、より一層素早くハイレベルにプルアップさせること
ができるようになる。
とアドレス遷移検出部からアドレス遷移検出信号が発生
し、ＮＯＲゲートの出力が変化する。ＮＯＲゲートの出
力が変化すると、データ出力制御部及びプリセット部の
各出力によってデータ出力部の出力端子がプリセット状
態になる。そして、このアドレス遷移によって、リード
データ値がハイレベルに遷移する時は、プルアップ機能
が動作して出力端子を素早くハイレベルにし、リードデ
ータ値がローレベルに遷移する時は、プルダウン機能が
動作して出力端子を素早くローレベルにするようにな
る。また、リードデータ値がハイレベルに遷移する場合
は、前記プルアップ機能に加えて、プルアップ部からの
プルアップ信号でプルアップトランジスタをオンさせる
ので、リードデータ値のハイレベル遷移時は、出力端子
を、より一層素早くハイレベルにプルアップさせること
ができるようになる。
【００１７】また、請求項２に記載の発明では、アドレ
ス遷移検出信号が発生した時に、前記データ出力制御部
及びプリセット部からの各出力に基づいて前記データ出
力部の出力端子をプリセットし、アドレス遷移検出信号
が消滅した時に前記センスアンプから出力されるリード
データ値に従って前記データ出力部のプルアップ機能又
はプルダウン機能を動作させる構成とした。
ス遷移検出信号が発生した時に、前記データ出力制御部
及びプリセット部からの各出力に基づいて前記データ出
力部の出力端子をプリセットし、アドレス遷移検出信号
が消滅した時に前記センスアンプから出力されるリード
データ値に従って前記データ出力部のプルアップ機能又
はプルダウン機能を動作させる構成とした。
【００１８】かかる構成では、アドレス遷移検出信号が
発生した時に出力端子がプリセットされ、アドレス遷移
検出信号の消滅によって出力端子がリードデータ値を素
早く出力するようになる。具体的には、請求項３に記載
の発明のように、前記データ出力制御部は、前記ＮＯＲ
ゲートの出力と前記センスアンプから出力された互いに
相補の関係を有するデータの一方のデータとを否定論理
積演算する第１ＮＡＮＤゲートと、前記ＮＯＲゲートの
出力と前記センスアンプから出力された他方のデータと
を否定論理積演算する第２ＮＡＮＤゲートと、該第２Ｎ
ＡＮＤゲートの出力を反転する第１インバーターとを備
える構成であり、前記プリセット部は、一方の入力端子
に前記第１及び第２ＮＡＮＤゲートの出力が夫々入力
し、他方の入力端子に前記出力イネーブル信号の反転信
号が夫々入力する第３及び第４ＮＡＮＤゲートと、前記
第４ＮＡＮＤゲートの出力を反転する第２インバーター
とを備える構成であり、前記データ出力部は、電源端子
と接地端子間に直列接続されドレイン端子の共通接点が
前記出力端子に接続された第１ＰＭＯＳトランジスタ及
び第１ＮＭＯＳトランジスタと、電源端子と接地端子間
に前記第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトラ
ンジスタと並列に接続されソース端子の共通接点が前記
出力端子に接続された第２ＮＭＯＳトランジスタ及び第
２ＰＭＯＳトランジスタとを備える構成であり、前記第
１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタ
の各ゲート端子に、前記データ出力制御部の第１ＮＡＮ
Ｄゲートと第１インバーターの各出力を夫々印加し、第
２ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタ
の各ゲート端子に、前記プリセット部の第２インバータ
ーと第３ＮＡＮＤゲートの各出力を夫々印加する構成と
した。
発生した時に出力端子がプリセットされ、アドレス遷移
検出信号の消滅によって出力端子がリードデータ値を素
早く出力するようになる。具体的には、請求項３に記載
の発明のように、前記データ出力制御部は、前記ＮＯＲ
ゲートの出力と前記センスアンプから出力された互いに
相補の関係を有するデータの一方のデータとを否定論理
積演算する第１ＮＡＮＤゲートと、前記ＮＯＲゲートの
出力と前記センスアンプから出力された他方のデータと
を否定論理積演算する第２ＮＡＮＤゲートと、該第２Ｎ
ＡＮＤゲートの出力を反転する第１インバーターとを備
える構成であり、前記プリセット部は、一方の入力端子
に前記第１及び第２ＮＡＮＤゲートの出力が夫々入力
し、他方の入力端子に前記出力イネーブル信号の反転信
号が夫々入力する第３及び第４ＮＡＮＤゲートと、前記
第４ＮＡＮＤゲートの出力を反転する第２インバーター
とを備える構成であり、前記データ出力部は、電源端子
と接地端子間に直列接続されドレイン端子の共通接点が
前記出力端子に接続された第１ＰＭＯＳトランジスタ及
び第１ＮＭＯＳトランジスタと、電源端子と接地端子間
に前記第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトラ
ンジスタと並列に接続されソース端子の共通接点が前記
出力端子に接続された第２ＮＭＯＳトランジスタ及び第
２ＰＭＯＳトランジスタとを備える構成であり、前記第
１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタ
の各ゲート端子に、前記データ出力制御部の第１ＮＡＮ
Ｄゲートと第１インバーターの各出力を夫々印加し、第
２ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタ
の各ゲート端子に、前記プリセット部の第２インバータ
ーと第３ＮＡＮＤゲートの各出力を夫々印加する構成と
した。
【００１９】
【００２０】具体的に、請求項４に記載の発明では、前
記プルアップ部は、前記データ出力部のプルアップ機能
の動作開始に伴って、前記プルアップ信号を出力する構
成とした。
記プルアップ部は、前記データ出力部のプルアップ機能
の動作開始に伴って、前記プルアップ信号を出力する構
成とした。
【００２１】また、請求項５に記載の発明のように、前
記プルアップ部は、前記データ出力制御部の第１ＮＡＮ
Ｄゲートの出力を順次遅延させる第３及び第４インバー
ターと、該第３及び第４インバーターの各出力を否定論
理積演算する第５ＮＡＮＤゲートとを備え、該第５ＮＡ
ＮＤゲートの出力をプルアップ信号とする構成とした。
記プルアップ部は、前記データ出力制御部の第１ＮＡＮ
Ｄゲートの出力を順次遅延させる第３及び第４インバー
ターと、該第３及び第４インバーターの各出力を否定論
理積演算する第５ＮＡＮＤゲートとを備え、該第５ＮＡ
ＮＤゲートの出力をプルアップ信号とする構成とした。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１に、本発明に係る出力バッファ回路の
一実施形態の回路図を示す。尚、図３の従来回路と同一
要素には同一符号を付してある。図１において、本実施
形態の出力バッファ回路は、入力アドレス信号Ａ１〜Ａ
ｎ（ＡＤＤ）の遷移を検出するアドレス遷移検出部１０
と、これら入力アドレス信号Ａ１〜Ａｎをディコーディ
ングするディコーダー２０と、該ディコーダー２０の指
定するアドレスに応じてセルからデータをリードするメ
モリ３０と、該メモリ３０からリードされたデータを増
幅するセンスアンプ９０と、所定遅延された出力イネー
ブル信号ＯＥＢとアドレス遷移検出部１０のアドレス遷
移検出信号ＡＴＤとを否定論理和演算するＮＯＲゲート
８０と、該ＮＯＲゲート８０の出力及び前記センスアン
プ９０から出力された互い相補の関係を有するリードデ
ータＤＡＴＡ，ＤＡＴＡＢに応じてデータの出力を制御
するデータ出力制御部１００と、前記アドレス遷移検出
信号ＡＴＤが発生される時に当該アドレス遷移検出信号
ＡＴＤのパルス発生区間の間、出力端子ＯＵＴをプリセ
ットさせるプリセット部１１０と、前記アドレス遷移検
出信号ＡＴＤ及びリードデータに応じて出力端子ＯＵＴ
をプルアップさせるプルアップ部１２０と、前記データ
出力制御部１００の制御によりリードデータを出力する
データ出力部１３０と、から構成されている。
て説明する。図１に、本発明に係る出力バッファ回路の
一実施形態の回路図を示す。尚、図３の従来回路と同一
要素には同一符号を付してある。図１において、本実施
形態の出力バッファ回路は、入力アドレス信号Ａ１〜Ａ
ｎ（ＡＤＤ）の遷移を検出するアドレス遷移検出部１０
と、これら入力アドレス信号Ａ１〜Ａｎをディコーディ
ングするディコーダー２０と、該ディコーダー２０の指
定するアドレスに応じてセルからデータをリードするメ
モリ３０と、該メモリ３０からリードされたデータを増
幅するセンスアンプ９０と、所定遅延された出力イネー
ブル信号ＯＥＢとアドレス遷移検出部１０のアドレス遷
移検出信号ＡＴＤとを否定論理和演算するＮＯＲゲート
８０と、該ＮＯＲゲート８０の出力及び前記センスアン
プ９０から出力された互い相補の関係を有するリードデ
ータＤＡＴＡ，ＤＡＴＡＢに応じてデータの出力を制御
するデータ出力制御部１００と、前記アドレス遷移検出
信号ＡＴＤが発生される時に当該アドレス遷移検出信号
ＡＴＤのパルス発生区間の間、出力端子ＯＵＴをプリセ
ットさせるプリセット部１１０と、前記アドレス遷移検
出信号ＡＴＤ及びリードデータに応じて出力端子ＯＵＴ
をプルアップさせるプルアップ部１２０と、前記データ
出力制御部１００の制御によりリードデータを出力する
データ出力部１３０と、から構成されている。
【００２３】前記データ出力制御部１００においては、
ＮＯＲゲート８０の出力とセンスアンプ９０から出力さ
れた一方のデータＤＡＴＡとを否定論理積演算する第１
ＮＡＮＤゲート１０１と、前記ＮＯＲゲート８０の出力
とセンスアンプ９０から出力された他方のデータＤＡＴ
ＡＢとを否定論理積演算する第２ＮＡＮＤゲート１０２
と、該ＮＡＮＤゲート１０２の出力を反転する第１イン
バータ１０３と、を備えている。
ＮＯＲゲート８０の出力とセンスアンプ９０から出力さ
れた一方のデータＤＡＴＡとを否定論理積演算する第１
ＮＡＮＤゲート１０１と、前記ＮＯＲゲート８０の出力
とセンスアンプ９０から出力された他方のデータＤＡＴ
ＡＢとを否定論理積演算する第２ＮＡＮＤゲート１０２
と、該ＮＡＮＤゲート１０２の出力を反転する第１イン
バータ１０３と、を備えている。
【００２４】又、前記プリセット部１１０においては、
一方の入力端子に前記ＮＡＮＤゲート１０１，１０２の
出力が夫々入力し、他方の入力端子にインバータ１４０
を経た出力イネーブル信号ＯＥＢの反転信号が入力する
第３及び第４ＮＡＮＤゲート１１１，１１２と、ＮＡＮ
Ｄゲート１１２の出力を反転する第２インバータ１１３
と、を備えている。
一方の入力端子に前記ＮＡＮＤゲート１０１，１０２の
出力が夫々入力し、他方の入力端子にインバータ１４０
を経た出力イネーブル信号ＯＥＢの反転信号が入力する
第３及び第４ＮＡＮＤゲート１１１，１１２と、ＮＡＮ
Ｄゲート１１２の出力を反転する第２インバータ１１３
と、を備えている。
【００２５】更に、前記プルアップ部１２０において
は、前記ＮＡＮＤゲート１０１の出力を順次遅延させる
第３及び第４インバータ１２１，１２２と、各インバー
タ１２１，１２２の出力を否定論理積演算する第５ＮＡ
ＮＤゲート１２３と、を備えていた。前記データ出力部
１３０においては、電源端子（電位Ｖｃｃ）と接地端子
（電位Ｖｓｓ）間に直列接続されドレイン端子の共通接
点が出力端子ＯＵＴに接続された第１ＰＭＯＳトランジ
スタ１３１及び第１ＮＭＯＳトランジスタ１３２と、ド
レインは出力端子ＯＵＴに接続されソースが電源端子に
接続されゲートが前記プルアップ部１２０のＮＡＮＤゲ
ート１２３に接続されたプルアップトランジスタとして
のプルアップＰＭＯＳトランジスタ１３３と、電源端子
と接地端子間に直列接続されソース端子の共通接点は出
力端子ＯＵＴに接続されゲートが前記プリセット部１１
０のインバータ１１３及びＮＡＮＤゲート１１１にそれ
ぞれ接続されたプルアップ用の第２ＮＭＯＳトランジス
タ１３４及びプルダウン用の第２ＰＭＯＳトランジスタ
１３５と、を備えている。
は、前記ＮＡＮＤゲート１０１の出力を順次遅延させる
第３及び第４インバータ１２１，１２２と、各インバー
タ１２１，１２２の出力を否定論理積演算する第５ＮＡ
ＮＤゲート１２３と、を備えていた。前記データ出力部
１３０においては、電源端子（電位Ｖｃｃ）と接地端子
（電位Ｖｓｓ）間に直列接続されドレイン端子の共通接
点が出力端子ＯＵＴに接続された第１ＰＭＯＳトランジ
スタ１３１及び第１ＮＭＯＳトランジスタ１３２と、ド
レインは出力端子ＯＵＴに接続されソースが電源端子に
接続されゲートが前記プルアップ部１２０のＮＡＮＤゲ
ート１２３に接続されたプルアップトランジスタとして
のプルアップＰＭＯＳトランジスタ１３３と、電源端子
と接地端子間に直列接続されソース端子の共通接点は出
力端子ＯＵＴに接続されゲートが前記プリセット部１１
０のインバータ１１３及びＮＡＮＤゲート１１１にそれ
ぞれ接続されたプルアップ用の第２ＮＭＯＳトランジス
タ１３４及びプルダウン用の第２ＰＭＯＳトランジスタ
１３５と、を備えている。
【００２６】このように構成された本発明に係る出力バ
ッファ回路の動作について、図１及び図２を参照して説
明する。図２（Ｂ）、（Ｄ）に示すように、データ出力
制御部１００及びプリセット部１１０を制御するための
出力イネーブル信号ＯＥＢ及びアドレス遷移検出信号Ａ
ＴＤがローレベルであると、ＮＯＲゲート８０の出力ノ
ードＮ２は、図２（Ｇ）に示すように、ハイレベルの信
号を出力するため、データ出力制御部１００の出力ノー
ドＮ３、Ｎ４の信号は、メモリ３０及びセンスアンプ９
０を介して出力したリードデータの論理値により決定さ
れ、この決定されたノードＮ３、Ｎ４の信号がデータ出
力部１３０のＰＭＯＳトランジスタ１３１及びＮＭＯＳ
トランジスタ１３２を選択的にターンオンさせて、出力
端子ＯＵＴはハイ又はローに遷移されてデータが出力さ
れる。
ッファ回路の動作について、図１及び図２を参照して説
明する。図２（Ｂ）、（Ｄ）に示すように、データ出力
制御部１００及びプリセット部１１０を制御するための
出力イネーブル信号ＯＥＢ及びアドレス遷移検出信号Ａ
ＴＤがローレベルであると、ＮＯＲゲート８０の出力ノ
ードＮ２は、図２（Ｇ）に示すように、ハイレベルの信
号を出力するため、データ出力制御部１００の出力ノー
ドＮ３、Ｎ４の信号は、メモリ３０及びセンスアンプ９
０を介して出力したリードデータの論理値により決定さ
れ、この決定されたノードＮ３、Ｎ４の信号がデータ出
力部１３０のＰＭＯＳトランジスタ１３１及びＮＭＯＳ
トランジスタ１３２を選択的にターンオンさせて、出力
端子ＯＵＴはハイ又はローに遷移されてデータが出力さ
れる。
【００２７】具体的に説明すると、図２（Ａ）に示した
入力アドレスＡＤＤ（Ａ１〜Ａｎ）及び図２（Ｅ）、
（Ｆ）に示したデータＤＡＴＡ，ＤＡＴＡＢにより、出
力端子ＯＵＴからｔ０区間の間データ「１」が出力して
いると仮定する。この状態で、前記入力アドレスＡＤＤ
が遷移された場合、アドレス遷移検出部１０はｔ１区間
の間、図２（Ｄ）に示したように、所定のパルス幅を有
したアドレス遷移検出信号ＡＴＤを出力すると、ＮＯＲ
ゲート８０のノードＮ２の出力が図２（Ｇ）に示すよう
にローレベルとなる。その結果、データ出力制御部１０
０のノードＮ３がハイレベルとなり、データ出力部１３
０のＰＭＯＳトランジスタ１３１がターンオフする。そ
して、ＮＭＯＳトランジスタ１３２は既にターンオフし
ているので、ｔ１区間の間、出力端子ＯＵＴはハイイン
ピーダンスの状態になる。
入力アドレスＡＤＤ（Ａ１〜Ａｎ）及び図２（Ｅ）、
（Ｆ）に示したデータＤＡＴＡ，ＤＡＴＡＢにより、出
力端子ＯＵＴからｔ０区間の間データ「１」が出力して
いると仮定する。この状態で、前記入力アドレスＡＤＤ
が遷移された場合、アドレス遷移検出部１０はｔ１区間
の間、図２（Ｄ）に示したように、所定のパルス幅を有
したアドレス遷移検出信号ＡＴＤを出力すると、ＮＯＲ
ゲート８０のノードＮ２の出力が図２（Ｇ）に示すよう
にローレベルとなる。その結果、データ出力制御部１０
０のノードＮ３がハイレベルとなり、データ出力部１３
０のＰＭＯＳトランジスタ１３１がターンオフする。そ
して、ＮＭＯＳトランジスタ１３２は既にターンオフし
ているので、ｔ１区間の間、出力端子ＯＵＴはハイイン
ピーダンスの状態になる。
【００２８】この場合、プリセット部１１０のＮＡＮＤ
ゲート１１１は、前記ＮＡＮＤゲート１０１の出力とイ
ンバータ１４０の出力とを否定論理積演算し、ＮＡＮＤ
ゲート１１２は、前記ＮＡＮＤゲート１０２の出力とイ
ンバータ１４０の出力とを否定論理積演算しインバータ
１１３を通って出力して、ノードＮ６、Ｎ７は図２
（Ｋ）、（Ｌ）のようになる。従って、プルダウンＰＭ
ＯＳトランジスタ１３５が前記ノードＮ６の信号により
ターンオンされ、既にオン状態にあるプルアップＮＭＯ
Ｓトランジスタ１３４とターンオンされたプルダウンＰ
ＭＯＳトランジスタ１３５抵抗比により、出力端子ＯＵ
Ｔは１／２Ｖｃｃにプリチャージされる。
ゲート１１１は、前記ＮＡＮＤゲート１０１の出力とイ
ンバータ１４０の出力とを否定論理積演算し、ＮＡＮＤ
ゲート１１２は、前記ＮＡＮＤゲート１０２の出力とイ
ンバータ１４０の出力とを否定論理積演算しインバータ
１１３を通って出力して、ノードＮ６、Ｎ７は図２
（Ｋ）、（Ｌ）のようになる。従って、プルダウンＰＭ
ＯＳトランジスタ１３５が前記ノードＮ６の信号により
ターンオンされ、既にオン状態にあるプルアップＮＭＯ
Ｓトランジスタ１３４とターンオンされたプルダウンＰ
ＭＯＳトランジスタ１３５抵抗比により、出力端子ＯＵ
Ｔは１／２Ｖｃｃにプリチャージされる。
【００２９】そして、図２（Ｅ）、（Ｆ）に示すよう
に、データＤＡＴＡ，ＤＡＴＡＢがそれぞれ「０」，
「１」に変化し、前記アドレス遷移検出信号ＡＴＤがロ
ーレベルになってＮＯＲゲート８０のノードＮ２がハイ
レベルになると、ノードＮ４、Ｎ７は夫々ハイレベル及
びローレベルに変化して、ＮＭＯＳトランジスタ１３２
はターンオン、ＮＭＯＳトランジスタ１３４はターンオ
フされる。従って、前記１／２Ｖｃｃにプリチャージさ
れた出力端子ＯＵＴは、ｔ２区間の間、前記ターンオン
されたＮＭＯＳトランジスタ１３２と既にターンオン状
態にあるＰＭＯＳトランジスタ１３５を通って速い速度
でディスチャージされ、ｔ３区間の間、「０」のデータ
を出力する。
に、データＤＡＴＡ，ＤＡＴＡＢがそれぞれ「０」，
「１」に変化し、前記アドレス遷移検出信号ＡＴＤがロ
ーレベルになってＮＯＲゲート８０のノードＮ２がハイ
レベルになると、ノードＮ４、Ｎ７は夫々ハイレベル及
びローレベルに変化して、ＮＭＯＳトランジスタ１３２
はターンオン、ＮＭＯＳトランジスタ１３４はターンオ
フされる。従って、前記１／２Ｖｃｃにプリチャージさ
れた出力端子ＯＵＴは、ｔ２区間の間、前記ターンオン
されたＮＭＯＳトランジスタ１３２と既にターンオン状
態にあるＰＭＯＳトランジスタ１３５を通って速い速度
でディスチャージされ、ｔ３区間の間、「０」のデータ
を出力する。
【００３０】即ち、アドレス遷移検出信号ＡＴＤのハイ
レベル区間の間は、プルアップＮＭＯＳトランジスタ１
３４及びプルダウンＰＭＯＳトランジスタ１３５を用い
て出力端子ＯＵＴをＶｃｃで１／２Ｖｃｃにプリチャー
ジさせ、アドレス遷移検出信号ＡＴＤがローレベルにな
ると、ＮＭＯＳトランジスタ１３２及びプルダウンＰＭ
ＯＳトランジスタ１３５を用いて前記１／２ＶｃｃをＶ
ｓｓに速くディスチャージさせる。
レベル区間の間は、プルアップＮＭＯＳトランジスタ１
３４及びプルダウンＰＭＯＳトランジスタ１３５を用い
て出力端子ＯＵＴをＶｃｃで１／２Ｖｃｃにプリチャー
ジさせ、アドレス遷移検出信号ＡＴＤがローレベルにな
ると、ＮＭＯＳトランジスタ１３２及びプルダウンＰＭ
ＯＳトランジスタ１３５を用いて前記１／２ＶｃｃをＶ
ｓｓに速くディスチャージさせる。
【００３１】その後、再び入力アドレスＡＤＤが遷移さ
れると、アドレス遷移検出部１０はｔ４区間の間、再び
ハイレベルのアドレス遷移検出信号ＡＴＤを出力し、Ｎ
ＯＲゲート８０はローレベルの信号を出力する（図２
（Ｇ）のノードＮ２参照）。これにより、図２（Ｉ）に
示すようにノードＮ４がローレベルとなって、データ出
力部１３０のＮＭＯＳトランジスタ１３２がオーンオフ
される。又、プリセット部１１０から出力されたノード
Ｎ７の信号によりデータ出力部１３０のＮＭＯＳトラン
ジスタ１３４がターンオンされる。この時、既にデータ
出力部１３０のＰＭＯＳトランジスタ１３５はオン状態
でありＰＭＯＳトランジスタ１３１はオフ状態である。
従って、出力端子ＯＵＴは、ｔ４区間の間、１／２Ｖｃ
ｃにプリチャージされる。
れると、アドレス遷移検出部１０はｔ４区間の間、再び
ハイレベルのアドレス遷移検出信号ＡＴＤを出力し、Ｎ
ＯＲゲート８０はローレベルの信号を出力する（図２
（Ｇ）のノードＮ２参照）。これにより、図２（Ｉ）に
示すようにノードＮ４がローレベルとなって、データ出
力部１３０のＮＭＯＳトランジスタ１３２がオーンオフ
される。又、プリセット部１１０から出力されたノード
Ｎ７の信号によりデータ出力部１３０のＮＭＯＳトラン
ジスタ１３４がターンオンされる。この時、既にデータ
出力部１３０のＰＭＯＳトランジスタ１３５はオン状態
でありＰＭＯＳトランジスタ１３１はオフ状態である。
従って、出力端子ＯＵＴは、ｔ４区間の間、１／２Ｖｃ
ｃにプリチャージされる。
【００３２】そして、前記アドレス遷移検出信号ＡＴＤ
が再びローレベルになってノードＮ２がハイレベルにな
り、センスアンプ９０を介して出力されるデータＤＡＴ
Ａ，がハイレベルになる（データＤＡＴＡＢはローレベ
ルになる）と、ノードＮ３はローレベルになり、ノード
Ｎ６はハイレベルとなって、データ出力部１３０のＰＭ
ＯＳトランジスタ１３１はターンオンされ、ＰＭＯＳト
ランジスタ１３５はターンオフされて、出力端子は、Ｐ
ＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１
３４によりＶｃｃレベルに速く遷移される。更に、プル
アップ部１２０は、ノードＮ３がローレベルになると、
図２（Ｊ）に示すように、所定幅のパルス信号を発生す
るので、前記ＰＭＯＳトランジスタ１３１がターンオン
された後にプルアップＰＭＯＳトランジスタ１３３を所
定時間の間ターンオンさせて、出力端子ＯＵＴは１／２
ＶｃｃからＶｃｃに速く遷移される。
が再びローレベルになってノードＮ２がハイレベルにな
り、センスアンプ９０を介して出力されるデータＤＡＴ
Ａ，がハイレベルになる（データＤＡＴＡＢはローレベ
ルになる）と、ノードＮ３はローレベルになり、ノード
Ｎ６はハイレベルとなって、データ出力部１３０のＰＭ
ＯＳトランジスタ１３１はターンオンされ、ＰＭＯＳト
ランジスタ１３５はターンオフされて、出力端子は、Ｐ
ＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１
３４によりＶｃｃレベルに速く遷移される。更に、プル
アップ部１２０は、ノードＮ３がローレベルになると、
図２（Ｊ）に示すように、所定幅のパルス信号を発生す
るので、前記ＰＭＯＳトランジスタ１３１がターンオン
された後にプルアップＰＭＯＳトランジスタ１３３を所
定時間の間ターンオンさせて、出力端子ＯＵＴは１／２
ＶｃｃからＶｃｃに速く遷移される。
【００３３】そして、前記プルアップ部１２０は、出力
端子ＯＵＴがＶｃｃに完全に遷移されると、プルアップ
ＰＭＯＳトランジスタ１３３をターンオフさせて、ＰＭ
ＯＳトランジスタ１３１及びプルアップＰＭＯＳトラン
ジスタ１３３からなる電源ラインをＰＭＯＳトランジス
タ１３１だけを用いて維持させることによりパワー消耗
を減らすことができる。
端子ＯＵＴがＶｃｃに完全に遷移されると、プルアップ
ＰＭＯＳトランジスタ１３３をターンオフさせて、ＰＭ
ＯＳトランジスタ１３１及びプルアップＰＭＯＳトラン
ジスタ１３３からなる電源ラインをＰＭＯＳトランジス
タ１３１だけを用いて維持させることによりパワー消耗
を減らすことができる。
【００３４】このように、本実施形態では、出力するデ
ータの遷移する時、プルアップ及びプルダウントランジ
スタと共に駆動能力の大きいＮＭＯＳトランジスタを用
いるため、パワーの消耗が減少できる。
ータの遷移する時、プルアップ及びプルダウントランジ
スタと共に駆動能力の大きいＮＭＯＳトランジスタを用
いるため、パワーの消耗が減少できる。
【００３５】
【発明の効果】以上説明したように請求項１〜５に記載
の発明によれば、アドレス遷移検出信号とリードされた
データとの論理値により出力端子をプリチャージさせて
リードデータを出力する際に、プルダウン機能又はプル
アップ機能を動作させることにより、データの出力スピ
ードを改善しパワーの消耗を減らし得るという効果があ
る。そして、特に、リードデータ値がハイレベルに遷移
する場合は、プルアップ部からのプルアップ信号でプル
アップトランジスタをオンさせるので、出力端子を、よ
り一層素早くハイレベルにプルアップさせることがで
き、リードデータ値の出力スピードを改善することがで
きる。
の発明によれば、アドレス遷移検出信号とリードされた
データとの論理値により出力端子をプリチャージさせて
リードデータを出力する際に、プルダウン機能又はプル
アップ機能を動作させることにより、データの出力スピ
ードを改善しパワーの消耗を減らし得るという効果があ
る。そして、特に、リードデータ値がハイレベルに遷移
する場合は、プルアップ部からのプルアップ信号でプル
アップトランジスタをオンさせるので、出力端子を、よ
り一層素早くハイレベルにプルアップさせることがで
き、リードデータ値の出力スピードを改善することがで
きる。
【００３６】
【図１】本発明に係る出力バッファ回路の一実施形態の
構成図
構成図
【図２】図１の回路の各部の出力波形図
【図３】従来の出力バッファ回路の構成例
【図４】図３の出力バッファ回路のアドレス遷移検出部
の詳細回路図
の詳細回路図
【図５】図３の回路の各部の出力波形図
１０ アドレス遷移検出部 ２０ ディコーダー ３０ メモリ ８０ ＮＯＲゲート ９０ センスアンプ １００ データ出力制御部 １１０ プリセット部 １２０ プルアップ部 １３０ データ出力部 １０３、１１３、１２１、１２２、１４０、１５０
インバータ １０１、１０２、１１１、１１２、１２３ ＮＡＮＤ
ゲート
インバータ １０１、１０２、１１１、１１２、１２３ ＮＡＮＤ
ゲート
フロントページの続き (56)参考文献 特開 昭60−50795（ＪＰ，Ａ) 特開 平２−139796（ＪＰ，Ａ) 特開 平６−111583（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (5)
- 【請求項１】入力するアドレス信号に基づいてアドレス
遷移を検出してアドレス遷移検出信号を出力するアドレ
ス遷移検出部と、 出力イネーブル信号と前記アドレス遷移検出信号とを否
定論理和演算するＮＯＲゲートと、 前記ＮＯＲゲートの出力と、前記アドレス信号に基づい
てメモリからリードされたデータを増幅するセンスアン
プを備える半導体メモリ装置の前記センスアンプから出
力されたリードデータ値とに応じて出力データ制御信号
を発生するデータ出力制御部と、 前記リードデータ値、出力イネーブル信号、及びアドレ
ス遷移検出信号に応じて出力端子をプリセットさせるた
めのプリセット信号を出力するプリセット部と、 前記データ出力制御部及びプリセット部からの各出力を
入力し、前記アドレス信号が遷移した時は出力端子をプ
リセット状態にし、且つ、アドレス遷移によりリードデ
ータ値がハイレベルに遷移した時はプルアップ機能を動
作させて前記出力端子の出力レベルをプルアップさせ、
リードデータ値がローレベルに遷移した時はプルダウン
機能を動作させて前記出力端子の出力レベルをプルダウ
ンさせるデータ出力部と、前記リードデータ値がハイレベルに遷移される時、前記
出力端子の出力レベルをプルアップさせるためのプルア
ップ信号を出力するプルアップ部と、 を設け、前記データ出力部に、電源端子と出力端子間に
直列接続され、前記プルアップ部からのプルアップ信号
がゲート端子に入力した時にオンするプルアップトラン
ジスタを前記プルアップ機能に加えて設ける構成とした
ことを特徴とする出力バッファ回路。 - 【請求項２】アドレス遷移検出信号が発生した時に、前
記データ出力制御部及びプリセット部からの各出力に基
づいて前記データ出力部の出力端子をプリセットし、ア
ドレス遷移検出信号が消滅した時に前記センスアンプか
ら出力されるリードデータ値に従って前記データ出力部
のプルアップ機能又はプルダウン機能を動作させる構成
とした請求項１記載の出力バッファ回路。 - 【請求項３】前記データ出力制御部は、前記ＮＯＲゲー
トの出力と前記センスアンプから出力された互いに相補
の関係を有するデータの一方のデータとを否定論理積演
算する第１ＮＡＮＤゲートと、前記ＮＯＲゲートの出力
と前記センスアンプから出力された他方のデータとを否
定論理積演算する第２ＮＡＮＤゲートと、該第２ＮＡＮ
Ｄゲートの出力を反転する第１インバーターとを備える
構成であり、 前記プリセット部は、一方の入力端子に前記第１及び第
２ＮＡＮＤゲートの出力が夫々入力し、他方の入力端子
に前記出力イネーブル信号の反転信号が夫々入力する第
３及び第４ＮＡＮＤゲートと、前記第４ＮＡＮＤゲート
の出力を反転する第２インバーターとを備える構成であ
り、 前記データ出力部は、電源端子と接地端子間に直列接続
されドレイン端子の共通接点が前記出力端子に接続され
た第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジ
スタと、電源端子と接地端子間に前記第１ＰＭＯＳトラ
ンジスタ及び第１ＮＭＯＳトランジスタと並列に接続さ
れソース端子の共通接点が前記出力端子に接続された第
２ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタ
とを備える構成であり、 前記第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトラン
ジスタの各ゲート端子に、前記データ出力制御部の第１
ＮＡＮＤゲートと第１インバーターの各出力を夫々印加
し、第２ＮＭＯＳトランジスタ及び第２ＰＭＯＳトラン
ジスタの各ゲート端子に、前記プリセット部の第２イン
バーターと第３ＮＡＮＤゲートの各出力を夫々印加する
構成とした請求項２記載の出力バッファ回路。 - 【請求項４】 前記プルアップ部は、前記データ出力部の
プルアップ機能の動作開始に伴って、前記プルアップ信
号を出力する構成である請求項１〜３のいずれか1つに
記載の出力バッファ回路。 - 【請求項５】 前記プルアップ部は、前記データ出力制御
部の第１ＮＡＮＤゲートの出力を順次遅延させる第３及
び第４インバーターと、該第３及び第４インバーターの
各出力を否定論理積演算する第５ＮＡＮＤゲートとを備
え、該第５ＮＡＮＤゲートの出力をプルアップ信号とす
る構成である請求項１〜３のいずれか1つに記載の出力
バッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029547A KR100206921B1 (ko) | 1996-07-22 | 1996-07-22 | 출력버퍼회로 |
| KR29547/1996 | 1996-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069783A JPH1069783A (ja) | 1998-03-10 |
| JP3032962B2 true JP3032962B2 (ja) | 2000-04-17 |
Family
ID=19466982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196031A Expired - Fee Related JP3032962B2 (ja) | 1996-07-22 | 1997-07-22 | 出力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5796661A (ja) |
| JP (1) | JP3032962B2 (ja) |
| KR (1) | KR100206921B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081959A (en) | 1996-07-01 | 2000-07-04 | Umbrell; Richard | Buffer centering system |
| US6105197A (en) | 1998-04-14 | 2000-08-22 | Umbrell; Richard T. | Centering system for buffing pad |
| US6298518B1 (en) | 1998-04-14 | 2001-10-09 | Richard T. Umbrell | Heat dissipating buffing pad |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029169U (ja) * | 1983-08-05 | 1985-02-27 | 株式会社 昭和鉛鉄 | 電気めっき装置 |
| JP3607463B2 (ja) * | 1997-07-04 | 2005-01-05 | 株式会社リコー | 出力回路 |
| JP3762558B2 (ja) * | 1998-12-28 | 2006-04-05 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路 |
| US6509756B1 (en) * | 2000-03-31 | 2003-01-21 | Rambus Inc. | Method and apparatus for low capacitance, high output impedance driver |
| US6330193B1 (en) * | 2000-03-31 | 2001-12-11 | Rambus, Inc. | Method and apparatus for low capacitance, high output impedance driver |
| US7518652B2 (en) * | 2000-05-03 | 2009-04-14 | Aperio Technologies, Inc. | Method and apparatus for pre-focus in a linear array based slide scanner |
| US6292405B1 (en) * | 2000-08-11 | 2001-09-18 | Stmicroelectronics S.R.L. | Data output buffer with precharge |
| KR20030003428A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 저전력 출력 드라이버 |
| KR100861291B1 (ko) * | 2002-08-28 | 2008-10-01 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼의 출력 데이터 프리차지 회로 |
| JP5052113B2 (ja) * | 2006-12-13 | 2012-10-17 | 株式会社東芝 | 半導体集積回路装置 |
| US20110019760A1 (en) * | 2009-07-21 | 2011-01-27 | Rambus Inc. | Methods and Systems for Reducing Supply and Termination Noise |
| US10526742B2 (en) * | 2015-06-19 | 2020-01-07 | Samsung Electronics Co., Ltd. | Washing machine |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355349A (en) * | 1991-12-19 | 1994-10-11 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit device |
| KR950012019B1 (ko) * | 1992-10-02 | 1995-10-13 | 삼성전자주식회사 | 반도체메모리장치의 데이타출력버퍼 |
-
1996
- 1996-07-22 KR KR1019960029547A patent/KR100206921B1/ko not_active IP Right Cessation
-
1997
- 1997-07-10 US US08/890,025 patent/US5796661A/en not_active Expired - Lifetime
- 1997-07-22 JP JP9196031A patent/JP3032962B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081959A (en) | 1996-07-01 | 2000-07-04 | Umbrell; Richard | Buffer centering system |
| US6105197A (en) | 1998-04-14 | 2000-08-22 | Umbrell; Richard T. | Centering system for buffing pad |
| US6298518B1 (en) | 1998-04-14 | 2001-10-09 | Richard T. Umbrell | Heat dissipating buffing pad |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100206921B1 (ko) | 1999-07-01 |
| US5796661A (en) | 1998-08-18 |
| JPH1069783A (ja) | 1998-03-10 |
| KR980011453A (ko) | 1998-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5311076A (en) | Tristate data output buffer having reduced switching noise and intermediate-level setting | |
| EP0482868B1 (en) | An input buffer circuit with transition-based latching | |
| JP3032962B2 (ja) | 出力バッファ回路 | |
| JP2862744B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JP3030624B2 (ja) | 半導体メモリ装置のセンスアンプ | |
| JP3568573B2 (ja) | アドレス遷移検出回路を内蔵するメモリ装置 | |
| US5835449A (en) | Hyper page mode control circuit for a semiconductor memory device | |
| JPH11191293A (ja) | データ読み出し回路 | |
| JP2805466B2 (ja) | メモリのアドレス遷移検出回路 | |
| JP3783889B2 (ja) | ビットラインプリチャージ回路 | |
| US5144168A (en) | Self latching input buffer | |
| JP3464425B2 (ja) | ロジックインターフェース回路及び半導体メモリ装置 | |
| KR0135323B1 (ko) | 클램프기능을 가지는 데이타 출력버퍼 | |
| JP3032966B2 (ja) | 基準クロック発生回路 | |
| JPH04232691A (ja) | サイクル・タイムを短縮したクロック動作式増幅器 | |
| US5289430A (en) | Self latching input buffer | |
| JP3454912B2 (ja) | 電圧レベル検出回路及び半導体記憶装置 | |
| JP3016757B2 (ja) | アドレス遷移検出回路 | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| US6980481B1 (en) | Address transition detect control circuit for self timed asynchronous memories | |
| JP3240402B2 (ja) | 出力バッファ回路 | |
| KR970008834A (ko) | 오프셋 보상기능을 갖는 비트라인 감지 증폭기 및 그 제어방법 | |
| JP3369706B2 (ja) | 半導体記憶装置 | |
| JP2000011661A (ja) | データアウトバッファ回路 | |
| JPH0765577A (ja) | 半導体記憶装置の出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |