JP3161395B2 - 最小表面積のｎｐｎトランジスタとその製造方法 - Google Patents
最小表面積のｎｐｎトランジスタとその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims description 106
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 41
- 229920005591 polysilicon Polymers 0.000 claims description 41
- 239000007943 implant Substances 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 10
- 239000011241 protective layer Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の分野に
関し、さらに詳細には、ＮＰＮトランジスタの製造に関
する。
関し、さらに詳細には、ＮＰＮトランジスタの製造に関
する。
【０００２】
【従来の技術】本願と同一出願人により同日に出願され
た、明細書には、ＢＩＣＭＯＳ技術に一致するバイポー
ラトランジスタを製造する技術（すなわち、バイポーラ
トランジスタと相補型ＭＯＳトランジスタを同時に製造
することを可能にする技術）が記載されている。
た、明細書には、ＢＩＣＭＯＳ技術に一致するバイポー
ラトランジスタを製造する技術（すなわち、バイポーラ
トランジスタと相補型ＭＯＳトランジスタを同時に製造
することを可能にする技術）が記載されている。
【０００３】ＢＩＣＭＯＳ技術を使用して得られるＮＰ
Ｎトランジスタの一例が上述の特許出願の図１２Ａに示
されており、これを添付の図１に再現する。
Ｎトランジスタの一例が上述の特許出願の図１２Ａに示
されており、これを添付の図１に再現する。
【０００４】このＮＰＮトランジスタは、Ｐ型シリコン
基板（図示せず）中に形成された埋込み層３上にあるエ
ピタキシャル層２中に形成される。トランジスタは、厚
い酸化物層５中に作成された窓内に形成される。参照番
号２１および２２は、バイポーラトランジスタの製造中
に集積回路（ＣＭＯＳトランジスタなど）の他の素子を
保護するために使用される薄い酸化ケイ素層および窒化
ケイ素層を示す。参照番号２３は、ベース・ポリシリコ
ンと呼ばれるＰ型ドープ・ポリシリコン層の一部を示
し、ベース・コンタクト拡散３２がこのシリコン層から
形成される。ポリシリコン層２３は、カプセル化酸化ケ
イ素層２４で被覆される。中央エミッタベース開口が層
２３および２４全体中に形成される。薄い酸化ケイ素層
３１がポリシリコン層２３の側面および開口の底面を覆
う。この開口内で、選択したドーピング・レベルを有す
るサブコレクタ領域を形成するためのＮ型高エネルギー
・インプラントが実施される。エミッタベース開口の壁
は、窒化ケイ素領域４４で被覆される。ポリシリコン側
部スペーサ４３が開口の側面に形成される。窒化ケイ素
領域４４およびポリシリコン・スペーサ４３が形成され
る前に、真性ベース・インプラント３３が形成される。
スペーサが形成された後、高度にドープされたＮ型ポリ
シリコン層４６が付着され、エミッタ領域４９がそこか
ら形成される。ポリシリコン層４６は、カプセル化酸化
物層４７で被覆される。構造全体は、ポリシリコン層４
６に結合するエミッタ・コンタクト開口５５およびポリ
シリコン層２３に結合するベース・コンタクト開口５６
がその中に形成される絶縁平坦化層５１で被覆される。
さらに、コレクタ・コンタクト（図示せず）がＮ型ドラ
イブインを介して埋込み層３に向かって作成される。
基板（図示せず）中に形成された埋込み層３上にあるエ
ピタキシャル層２中に形成される。トランジスタは、厚
い酸化物層５中に作成された窓内に形成される。参照番
号２１および２２は、バイポーラトランジスタの製造中
に集積回路（ＣＭＯＳトランジスタなど）の他の素子を
保護するために使用される薄い酸化ケイ素層および窒化
ケイ素層を示す。参照番号２３は、ベース・ポリシリコ
ンと呼ばれるＰ型ドープ・ポリシリコン層の一部を示
し、ベース・コンタクト拡散３２がこのシリコン層から
形成される。ポリシリコン層２３は、カプセル化酸化ケ
イ素層２４で被覆される。中央エミッタベース開口が層
２３および２４全体中に形成される。薄い酸化ケイ素層
３１がポリシリコン層２３の側面および開口の底面を覆
う。この開口内で、選択したドーピング・レベルを有す
るサブコレクタ領域を形成するためのＮ型高エネルギー
・インプラントが実施される。エミッタベース開口の壁
は、窒化ケイ素領域４４で被覆される。ポリシリコン側
部スペーサ４３が開口の側面に形成される。窒化ケイ素
領域４４およびポリシリコン・スペーサ４３が形成され
る前に、真性ベース・インプラント３３が形成される。
スペーサが形成された後、高度にドープされたＮ型ポリ
シリコン層４６が付着され、エミッタ領域４９がそこか
ら形成される。ポリシリコン層４６は、カプセル化酸化
物層４７で被覆される。構造全体は、ポリシリコン層４
６に結合するエミッタ・コンタクト開口５５およびポリ
シリコン層２３に結合するベース・コンタクト開口５６
がその中に形成される絶縁平坦化層５１で被覆される。
さらに、コレクタ・コンタクト（図示せず）がＮ型ドラ
イブインを介して埋込み層３に向かって作成される。
【０００５】このトランジスタは、円対称性を有し、エ
ミッタが中心に配置され、ベース・ポリシリコンがこの
エミッタのまわりでリング形になっている。
ミッタが中心に配置され、ベース・ポリシリコンがこの
エミッタのまわりでリング形になっている。
【０００６】
【発明が解決しようとする課題】本発明の目的は、最小
の寸法を有するように修正された図１のそれと同じ一般
的なタイプのＮＰＮトランジスタを提供することであ
る。
の寸法を有するように修正された図１のそれと同じ一般
的なタイプのＮＰＮトランジスタを提供することであ
る。
【０００７】本発明の他の目的は、浮遊容量が小さく、
したがって高い周波数において動作するのに適したＮＰ
Ｎトランジスタを提供することである。
したがって高い周波数において動作するのに適したＮＰ
Ｎトランジスタを提供することである。
【０００８】
【課題を解決するための手段】本発明のひとつの特徴
は、ベースとエミッタが厚い酸化物の中に画定された第
１のほぼ長方形のマスク（２００）で規定される窓の中
に形成され、第１のマスクにより規定される領域の少な
くとも一部が前記第１のマスクの辺にそってポリシリコ
ン層（１２３）で覆われ、ベース・コンタクト領域（１
３２）がこのポリシリコン層の下に形成され、エミッタ
−ベース領域の第１の辺は前記第１のマスクの前記辺に
対応し、エミッタ−ベース領域の他の３つの辺は第２の
マスク（２０１）の外側にのびる保護層（１２１−１２
２）の３つの辺によって画定され、前記第２のマスクは
前記第１のマスクの３つの辺の内側にあり当該マスクの
第４の辺を越えてのび、このように画定された窓の中に
真性ベース領域（１３３）、次いでＮ型ドープ・ポリシ
リコン層（１４６）で覆われたエミッタ領域（１４９）
が形成されるＮＰＮトランジスタにある。
は、ベースとエミッタが厚い酸化物の中に画定された第
１のほぼ長方形のマスク（２００）で規定される窓の中
に形成され、第１のマスクにより規定される領域の少な
くとも一部が前記第１のマスクの辺にそってポリシリコ
ン層（１２３）で覆われ、ベース・コンタクト領域（１
３２）がこのポリシリコン層の下に形成され、エミッタ
−ベース領域の第１の辺は前記第１のマスクの前記辺に
対応し、エミッタ−ベース領域の他の３つの辺は第２の
マスク（２０１）の外側にのびる保護層（１２１−１２
２）の３つの辺によって画定され、前記第２のマスクは
前記第１のマスクの３つの辺の内側にあり当該マスクの
第４の辺を越えてのび、このように画定された窓の中に
真性ベース領域（１３３）、次いでＮ型ドープ・ポリシ
リコン層（１４６）で覆われたエミッタ領域（１４９）
が形成されるＮＰＮトランジスタにある。
【０００９】本発明はまた、実質上長方形の第１のマス
クに従って厚い酸化物層中に窓を画定するステップと、
保護層を付着し、それを第１のマスクの３つの辺の内部
にあり、第４の辺を越えて延びる第２のマスクによって
画定された開口内で除去するステップと、第１のポリシ
リコン層および酸化ケイ素層を付着し、それを前記２つ
のマスクの３つの辺の外側にあり第４の辺が前記２つの
マスクと交差する第３のマスクによって画定された輪郭
内で開口するステップと、酸化熱アニールを実施するス
テップと、真性ベースを形成するためにＰ型インプラン
トを実施するステップと、窒化ケイ素層および第２のポ
リシリコンの層を付着し、ポリシリコン層を異方性エッ
チングして、第３のマスクによって画定された開口の側
面に沿ってのみスペーサを残し、窒化ケイ素層をスペー
サによって保護されない場所で除去するステップと、高
エネルギーＮ型インプラントを実施して、コレクタ領域
を形成するステップと、Ｎ型エミッタ・ポリシリコン層
を形成するステップとを含む、Ｎ型エピタキシャル層中
にＮＰＮトランジスタを製造する方法を提供する。
クに従って厚い酸化物層中に窓を画定するステップと、
保護層を付着し、それを第１のマスクの３つの辺の内部
にあり、第４の辺を越えて延びる第２のマスクによって
画定された開口内で除去するステップと、第１のポリシ
リコン層および酸化ケイ素層を付着し、それを前記２つ
のマスクの３つの辺の外側にあり第４の辺が前記２つの
マスクと交差する第３のマスクによって画定された輪郭
内で開口するステップと、酸化熱アニールを実施するス
テップと、真性ベースを形成するためにＰ型インプラン
トを実施するステップと、窒化ケイ素層および第２のポ
リシリコンの層を付着し、ポリシリコン層を異方性エッ
チングして、第３のマスクによって画定された開口の側
面に沿ってのみスペーサを残し、窒化ケイ素層をスペー
サによって保護されない場所で除去するステップと、高
エネルギーＮ型インプラントを実施して、コレクタ領域
を形成するステップと、Ｎ型エミッタ・ポリシリコン層
を形成するステップとを含む、Ｎ型エピタキシャル層中
にＮＰＮトランジスタを製造する方法を提供する。
【００１０】本発明の実施態様によれば、保護層は、酸
化ケイ素の層および窒化ケイ素の層を含む。
化ケイ素の層および窒化ケイ素の層を含む。
【００１１】本発明の上記の目的、特徴および利点なら
びにその他について、添付の図面に関連して、本発明の
特定の実施形態についての以下の非限定的な説明におい
て詳細に論じる。
びにその他について、添付の図面に関連して、本発明の
特定の実施形態についての以下の非限定的な説明におい
て詳細に論じる。
【００１２】
【発明の実施の形態】図２Ａから図２Ｃに、中間製造段
階における本発明によるＮＰＮトランジスタを示す。技
術的ステップは、図１に関して説明したものと実質上同
じであるが、マスクに関するトポロジおよび関連位置は
異なる。
階における本発明によるＮＰＮトランジスタを示す。技
術的ステップは、図１に関して説明したものと実質上同
じであるが、マスクに関するトポロジおよび関連位置は
異なる。
【００１３】ＮＰＮトランジスタを、Ｐ型基板１０２上
に形成されたＮ型のエピタキシャル層１０１中に形成
し、Ｎ（Ｎ＋）型の高度にドープされた埋込み層１０３
をＮＰＮトランジスタの活性部分の下に配置する。ＮＰ
Ｎトランジスタどうしの側部絶縁および集積回路の他の
素子に対するＮＰＮトランジスタの側部絶縁を、エピタ
キシャル層１０１の全幅にわたって延びるＰ型拡散から
形成された壁を絶縁することによって行う。エミッタベ
ース構造を、厚い酸化物層１０５中の実質上長方形のマ
スク２００によって画定された窓内に形成する。
に形成されたＮ型のエピタキシャル層１０１中に形成
し、Ｎ（Ｎ＋）型の高度にドープされた埋込み層１０３
をＮＰＮトランジスタの活性部分の下に配置する。ＮＰ
Ｎトランジスタどうしの側部絶縁および集積回路の他の
素子に対するＮＰＮトランジスタの側部絶縁を、エピタ
キシャル層１０１の全幅にわたって延びるＰ型拡散から
形成された壁を絶縁することによって行う。エミッタベ
ース構造を、厚い酸化物層１０５中の実質上長方形のマ
スク２００によって画定された窓内に形成する。
【００１４】例えば酸化ケイ素層１２１および窒化ケイ
素層１２２から形成された保護層１２１−１２２を構造
上に付着する。この保護層は、これも実質上長方形のマ
スク２０１の輪郭に従って開口する。図２Ａに示すよう
に、マスク２０１は、マスク２００の３つの辺内に配置
され、このマスク２００の第４の辺を越えて先に延び
る。
素層１２２から形成された保護層１２１−１２２を構造
上に付着する。この保護層は、これも実質上長方形のマ
スク２０１の輪郭に従って開口する。図２Ａに示すよう
に、マスク２０１は、マスク２００の３つの辺内に配置
され、このマスク２００の第４の辺を越えて先に延び
る。
【００１５】次いで、付着の後にインプラントによって
Ｐ型にドープされた「ベース」ポリシリコン層１２３、
およびカプセル化酸化ケイ素層１２４を連続的に付着す
る。実質上長方形のマスク２０２の輪郭に従って層１２
３、１２４内に開口が形成される。マスク２０２の３つ
の辺は、マスク２００および２０１の輪郭の外側にあ
り、マスク２０２の第４の辺は、マスク２００および２
０１を切断する。マスク２０２がマスク２００を越えて
延びる部分は、マスク２０１がこのマスク２００を越え
て延びる部分の反対側にある。したがって、エッチング
の後、Ｐ型にドープされたポリシリコン層１２３は、図
２Ａの陰付き領域２３２に対応する部分でエピタキシャ
ル層１０１の上面に接触する。次いで、層１２２の露出
した側面およびエピタキシャル層１０１上の開口の底面
を酸化させる熱酸化を実施する。後続の処理の後でこの
熱酸化層の残っている部分を図２Ｂおよび図２Ｃに１３
１で示す。このステップ中、ポリシリコン１２３中に含
まれるＰ型ドーピングは、エピタキシャル層１０１中に
拡散して、輪郭が上述の領域２３２に対応するベース・
コンタクト領域１３２を形成する。
Ｐ型にドープされた「ベース」ポリシリコン層１２３、
およびカプセル化酸化ケイ素層１２４を連続的に付着す
る。実質上長方形のマスク２０２の輪郭に従って層１２
３、１２４内に開口が形成される。マスク２０２の３つ
の辺は、マスク２００および２０１の輪郭の外側にあ
り、マスク２０２の第４の辺は、マスク２００および２
０１を切断する。マスク２０２がマスク２００を越えて
延びる部分は、マスク２０１がこのマスク２００を越え
て延びる部分の反対側にある。したがって、エッチング
の後、Ｐ型にドープされたポリシリコン層１２３は、図
２Ａの陰付き領域２３２に対応する部分でエピタキシャ
ル層１０１の上面に接触する。次いで、層１２２の露出
した側面およびエピタキシャル層１０１上の開口の底面
を酸化させる熱酸化を実施する。後続の処理の後でこの
熱酸化層の残っている部分を図２Ｂおよび図２Ｃに１３
１で示す。このステップ中、ポリシリコン１２３中に含
まれるＰ型ドーピングは、エピタキシャル層１０１中に
拡散して、輪郭が上述の領域２３２に対応するベース・
コンタクト領域１３２を形成する。
【００１６】以下のステップは、真性ベース領域１３３
を形成するためのＰ型ドーピングのインプラントを含
む。この真性ベースは、低エネルギー・ホウ素（例え
ば、５ＫｅＶのもとで１０１３原子／ｃｍ２）を用いて
注入することが好ましい。このレベルのインプラントで
は、ドーピングは、保護層１２１、１２２も、ポリシリ
コン層１２３および酸化ケイ素層１２４も横断すること
ができない。したがって、インプラントは、マスク２０
０および２０２の重なりによって画定された「真性ベー
ス開口」２３３に限定される。このインプラントは、ド
ーピングを開口の輪郭または縁部の先に浸透させるため
に斜め入射（例えば、７°の角度）によって実施するこ
とが好ましい。
を形成するためのＰ型ドーピングのインプラントを含
む。この真性ベースは、低エネルギー・ホウ素（例え
ば、５ＫｅＶのもとで１０１３原子／ｃｍ２）を用いて
注入することが好ましい。このレベルのインプラントで
は、ドーピングは、保護層１２１、１２２も、ポリシリ
コン層１２３および酸化ケイ素層１２４も横断すること
ができない。したがって、インプラントは、マスク２０
０および２０２の重なりによって画定された「真性ベー
ス開口」２３３に限定される。このインプラントは、ド
ーピングを開口の輪郭または縁部の先に浸透させるため
に斜め入射（例えば、７°の角度）によって実施するこ
とが好ましい。
【００１７】次いで、窒化ケイ素層およびポリシリコン
層の付着を実施する。ポリシリコン層は、層１２３およ
び１２４内に形成された開口の側面上にのみスペーサ１
４３が残るように、その全幅にわたって異方性エッチン
グする。次いで、いま付着した窒化ケイ素層の露出した
表面全体を、この窒化ケイ素層がスペーサ１４３によっ
て囲まれた部分１４４内の適所にのみ残るようにエッチ
ングする。
層の付着を実施する。ポリシリコン層は、層１２３およ
び１２４内に形成された開口の側面上にのみスペーサ１
４３が残るように、その全幅にわたって異方性エッチン
グする。次いで、いま付着した窒化ケイ素層の露出した
表面全体を、この窒化ケイ素層がスペーサ１４３によっ
て囲まれた部分１４４内の適所にのみ残るようにエッチ
ングする。
【００１８】上記のステップによって、いわゆる「エミ
ッタ開口」を画定した。その輪郭を図３Ａの平面図に２
３０によって示す。この開口は、図２Ｂおよび図２Ｃを
見れば分かるように、薄い酸化ケイ素層１３１のみで覆
われる。この開口の表面は、マスク２００および２０２
の交差によって画定され（真性ベース開口）、マスク２
０２の縁部の側面上でスペーサ１４３の幅だけ縮小され
る。
ッタ開口」を画定した。その輪郭を図３Ａの平面図に２
３０によって示す。この開口は、図２Ｂおよび図２Ｃを
見れば分かるように、薄い酸化ケイ素層１３１のみで覆
われる。この開口の表面は、マスク２００および２０２
の交差によって画定され（真性ベース開口）、マスク２
０２の縁部の側面上でスペーサ１４３の幅だけ縮小され
る。
【００１９】次いで、ＮＰＮトランジスタのコレクタ１
３０を画定するためにＮ型ドーピングのインプラントを
実施する。このインプラントは、中程度のドーズ量で、
高いエネルギー（例えば、５００ＫｅＶのもとで１０
１２ないし１０１４原子／ｃｍ２）において実施する。
このインプラントの結果が図２Ｂおよび図２Ｃに示され
ている。前にエッチングした様々な層のトポロジのため
に、このインプラントは、エミッタ開口２３０の下、お
よびこの開口の先に延びるが、層１２３および１２４全
体およびスペーサ１４３によってマスクされたベース・
コンタクト領域２２３の下には延びない。したがって、
実質上真性ベースのそれに等しい限られた横方向の広が
りの実効コレクタ領域１３０が得られる。これは、コレ
クタと非真性ベースとの間に小さい浮遊容量を有するＮ
ＰＮトランジスタを得ることに貢献する。コレクタの輪
郭が、一方では、コレクタ抵抗とこのコレクタ中の通過
時間との可能な最良の兼ね合いを実施し、他方では、十
分高いエミッタコレクタ破壊電圧（一般に４ボルト）お
よびベースコレクタ破壊電圧および低いベースコレクタ
容量の獲得を実施するように、インプラントを（例え
ば、連続インプラントによって）最適化する。また、こ
のコレクタ・インプラントは、同じチップ上に形成され
たＣＭＯＳトランジスタを最適化し、次いでＮＰＮトラ
ンジスタの特性を独立に最適化するのに適したドーピン
グおよび厚さを有するエピタキシャル層２を前もって選
択することを可能にすることに留意されたい。特に、こ
のエピタキシャル層１０１は、ＮＰＮトランジスタのコ
レクタ層として直接使用しなければならない場合よりも
厚くすることができる。
３０を画定するためにＮ型ドーピングのインプラントを
実施する。このインプラントは、中程度のドーズ量で、
高いエネルギー（例えば、５００ＫｅＶのもとで１０
１２ないし１０１４原子／ｃｍ２）において実施する。
このインプラントの結果が図２Ｂおよび図２Ｃに示され
ている。前にエッチングした様々な層のトポロジのため
に、このインプラントは、エミッタ開口２３０の下、お
よびこの開口の先に延びるが、層１２３および１２４全
体およびスペーサ１４３によってマスクされたベース・
コンタクト領域２２３の下には延びない。したがって、
実質上真性ベースのそれに等しい限られた横方向の広が
りの実効コレクタ領域１３０が得られる。これは、コレ
クタと非真性ベースとの間に小さい浮遊容量を有するＮ
ＰＮトランジスタを得ることに貢献する。コレクタの輪
郭が、一方では、コレクタ抵抗とこのコレクタ中の通過
時間との可能な最良の兼ね合いを実施し、他方では、十
分高いエミッタコレクタ破壊電圧（一般に４ボルト）お
よびベースコレクタ破壊電圧および低いベースコレクタ
容量の獲得を実施するように、インプラントを（例え
ば、連続インプラントによって）最適化する。また、こ
のコレクタ・インプラントは、同じチップ上に形成され
たＣＭＯＳトランジスタを最適化し、次いでＮＰＮトラ
ンジスタの特性を独立に最適化するのに適したドーピン
グおよび厚さを有するエピタキシャル層２を前もって選
択することを可能にすることに留意されたい。特に、こ
のエピタキシャル層１０１は、ＮＰＮトランジスタのコ
レクタ層として直接使用しなければならない場合よりも
厚くすることができる。
【００２０】図３Ａから図３Ｃに示すように、ポリシリ
コン層１４６が少なくともエミッタ開口２３０上に存在
することを保証し、かつ後でコンタクトを作成すること
ができるようにこの開口の下に延びるマスク２４６の輪
郭に従って適所に維持されたＮ型ドープ・ポリシリコン
層１４６の付着を実施する。Ｎ型ドープ・ポリシリコン
層１４６中に含まれるドーピングからエミッタ領域１４
９を形成する。
コン層１４６が少なくともエミッタ開口２３０上に存在
することを保証し、かつ後でコンタクトを作成すること
ができるようにこの開口の下に延びるマスク２４６の輪
郭に従って適所に維持されたＮ型ドープ・ポリシリコン
層１４６の付着を実施する。Ｎ型ドープ・ポリシリコン
層１４６中に含まれるドーピングからエミッタ領域１４
９を形成する。
【００２１】ポリシリコン層１４６を形成し、切断した
後、上述のすべてのマスクを囲むマスク２５０によって
厚い酸化物層上に層１２３および１２４全体を若干広く
画定する。
後、上述のすべてのマスクを囲むマスク２５０によって
厚い酸化物層上に層１２３および１２４全体を若干広く
画定する。
【００２２】次いで、平坦化絶縁生成物１５１の層の付
着を実施し、それぞれポリシリコン層１４６およびポリ
シリコン層１２３に接触するエミッタ・コンタクト１５
５およびベース・コンタクト１５６を形成するコンタク
ト・マスク２５５および２５６に従ってこの層および下
地の層中に開口を形成する。
着を実施し、それぞれポリシリコン層１４６およびポリ
シリコン層１２３に接触するエミッタ・コンタクト１５
５およびベース・コンタクト１５６を形成するコンタク
ト・マスク２５５および２５６に従ってこの層および下
地の層中に開口を形成する。
【００２３】図面には示されていないが、埋込み層３
は、構造の１つの側面または他の側面上で継続されて、
Ｎ型井戸に接触して通常通りコレクタ・コンタクトを提
供することは明らかであろう。
は、構造の１つの側面または他の側面上で継続されて、
Ｎ型井戸に接触して通常通りコレクタ・コンタクトを提
供することは明らかであろう。
【００２４】この技法およびこのトポロジを使用すれ
ば、最小寸法のＮＰＮトランジスタを得ることができ
る。事実、マスク内の開口の最小寸法が０．３μｍであ
る製造ラインでは、マスク２０１の０．７×０．９μｍ
の寸法、および（マスク２００が０．７μｍの寸法を有
する方向において）０．３μｍの幅を選択することがで
きる。したがって、２３０によって示される実効エミッ
タ・コンタクトの陰付き領域は、約０．３×０．３μｍ
の寸法を有する。すなわち、実効エミッタ開口は、約
０．１μｍ２の表面積を有する。
ば、最小寸法のＮＰＮトランジスタを得ることができ
る。事実、マスク内の開口の最小寸法が０．３μｍであ
る製造ラインでは、マスク２０１の０．７×０．９μｍ
の寸法、および（マスク２００が０．７μｍの寸法を有
する方向において）０．３μｍの幅を選択することがで
きる。したがって、２３０によって示される実効エミッ
タ・コンタクトの陰付き領域は、約０．３×０．３μｍ
の寸法を有する。すなわち、実効エミッタ開口は、約
０．１μｍ２の表面積を有する。
【００２５】エミッタ・マスク２３０は、真性ベース・
マスク２３３によって３つの側面上で囲まれることに留
意されたい。したがって、ベース拡散は、マスクの下で
エミッタ拡散よりもより広い広さを有しなければならな
い。これは、次のいくつかの理由で行われる。ベース
は、斜め入射で注入されることが好ましい。ホウ素は、
ヒ素よりも多く横方向に拡散する。ベースは、インプラ
ントを実施し、その後炉内で拡散アニールを実施するこ
とによって得られ、エミッタは、高速熱アニールのため
固体拡散によって得られる。
マスク２３３によって３つの側面上で囲まれることに留
意されたい。したがって、ベース拡散は、マスクの下で
エミッタ拡散よりもより広い広さを有しなければならな
い。これは、次のいくつかの理由で行われる。ベース
は、斜め入射で注入されることが好ましい。ホウ素は、
ヒ素よりも多く横方向に拡散する。ベースは、インプラ
ントを実施し、その後炉内で拡散アニールを実施するこ
とによって得られ、エミッタは、高速熱アニールのため
固体拡散によって得られる。
【００２６】本発明によるトランジスタは、特に小さい
シリコン表面積を占拠することの他に、多数の利点を有
する。
シリコン表面積を占拠することの他に、多数の利点を有
する。
【００２７】環状ベースおよび中心エミッタを有する従
来の設計および臨界寸法の構造では、エミッタ表面積ま
たは実効表面積（ポリシリコンとモノシリコンの間のコ
ンタクト領域）は、約０．２μｍ２であり、活性表面積
（厚い酸化物中の開口の表面積）は、２μｍ２である。
したがって、（実効表面積）／（活性表面積）の比率
は、約０．２／２＝０．１である。提供された技術で
は、エミッタ表面は０．１μｍ２であり、実効表面は
０．２μｍ２である。（実効表面積）／（活性表面積）
の比率は、０．１／０．２＝０．５になる。したがっ
て、提供された技術は、はるかに効率的である。
来の設計および臨界寸法の構造では、エミッタ表面積ま
たは実効表面積（ポリシリコンとモノシリコンの間のコ
ンタクト領域）は、約０．２μｍ２であり、活性表面積
（厚い酸化物中の開口の表面積）は、２μｍ２である。
したがって、（実効表面積）／（活性表面積）の比率
は、約０．２／２＝０．１である。提供された技術で
は、エミッタ表面は０．１μｍ２であり、実効表面は
０．２μｍ２である。（実効表面積）／（活性表面積）
の比率は、０．１／０．２＝０．５になる。したがっ
て、提供された技術は、はるかに効率的である。
【００２８】さらに、実効表面積は、０．２μｍ２から
０．１μｍ２に減少する。したがって、真性トランジス
タの表面積は、２分の１に減少する。したがって、トラ
ンジスタは、半分の電流に対して同じ遷移周波数を有
し、したがって消費電力が減少する。
０．１μｍ２に減少する。したがって、真性トランジス
タの表面積は、２分の１に減少する。したがって、トラ
ンジスタは、半分の電流に対して同じ遷移周波数を有
し、したがって消費電力が減少する。
【００２９】最後に、トランジスタの浮遊部分は、１．
７μｍ２から０．１μｍ２に減少する。特に、非真性ベ
ースコレクタ容量は、この量だけ減少する。
７μｍ２から０．１μｍ２に減少する。特に、非真性ベ
ースコレクタ容量は、この量だけ減少する。
【００３０】もちろん、本発明は、当業者なら容易に思
い付くであろう様々な変更、修正、改良を加えることが
できる。そのような変更、修正、改良は、この開示の一
部となるものであり、本発明の精神および範囲内に入る
ものとする。したがって、上記の説明は、例示的なもの
にすぎず、限定的なものではない。本発明は、首記の請
求の範囲およびその同等物に定義されるときのみ限定さ
れる。
い付くであろう様々な変更、修正、改良を加えることが
できる。そのような変更、修正、改良は、この開示の一
部となるものであり、本発明の精神および範囲内に入る
ものとする。したがって、上記の説明は、例示的なもの
にすぎず、限定的なものではない。本発明は、首記の請
求の範囲およびその同等物に定義されるときのみ限定さ
れる。
【図１】従来の方法によって製造したＮＰＮトランジス
タを示す図である。
タを示す図である。
【図２Ａ】中間製造段階における本発明による構成要素
の一例のマスクの平面図である。
の一例のマスクの平面図である。
【図２Ｂ】中間製造段階における本発明による構成要素
の一例の図２Ａの線Ｂ−Ｂに沿った簡略化した断面図で
ある。
の一例の図２Ａの線Ｂ−Ｂに沿った簡略化した断面図で
ある。
【図２Ｃ】中間製造段階における本発明による構成要素
の一例の図２Ａの線Ｃ−Ｃに沿った簡略化した断面図で
ある。
の一例の図２Ａの線Ｃ−Ｃに沿った簡略化した断面図で
ある。
【図３Ａ】他の製造段階における本発明による構成要素
の一例のマスクの平面図である。
の一例のマスクの平面図である。
【図３Ｂ】他の製造段階における本発明による構成要素
の一例の図３Ａの線Ｂ−Ｂに沿った簡略化した断面図で
ある。
の一例の図３Ａの線Ｂ−Ｂに沿った簡略化した断面図で
ある。
【図３Ｃ】他の製造段階における本発明による構成要素
の一例の図３Ａの線Ｃ−Ｃに沿った簡略化した断面図で
ある。
の一例の図３Ａの線Ｃ−Ｃに沿った簡略化した断面図で
ある。
２ エピタキシャル層 ３ 埋込み層 ５ 厚い酸化物層 ２１ 酸化ケイ素層 ２２ 窒化ケイ素層 ２３ ポリシリコン層 ２４ カプセル化酸化ケイ素層 ３０ Ｎ型コレクタ・ドーピング ３１ 薄い酸化物層 ３２ ベース・コンタクト ３３ 真性ベース・インプラント ４２ 窒化ケイ素層 ４３ スペーサ ４４ 窒化物 ４６ ポリシリコン層 ４７ カプセル化酸化ケイ素層 ４９ エミッタ領域 ５１ 絶縁平坦化層 ５５ エミッタ・コンタクト開口 ５６ ベース・コンタクト開口 １０１ エピタキシャル層 １０２ Ｐ型基板 １０５ 厚い酸化物層 １２１ 保護層 １２２ 保護層 １２３ ポリシリコン層 １２４ 酸化ケイ素層 １３０ コレクタ領域 １３１ 薄い酸化ケイ素層 １３２ ベース・コンタクト領域 １３３ 真性ベース領域 １４３ スペーサ １４４ 窒化ケイ素層 １４６ Ｎ型ドープ・ポリシリコン層 １４９ エミッタ領域 ２００ 第１のマスク ２０１ 第２のマスク ２０２ 第３のマスク ２３３ 真性ベース開口
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (3)
- 【請求項１】 ベースとエミッタが厚い酸化物の中に画
定された第１のほぼ長方形のマスク（２００）で規定さ
れる窓の中に形成され、第１のマスクにより規定される
領域の少なくとも一部が前記第１のマスクの辺にそって
ポリシリコン層（１２３）で覆われ、ベース・コンタク
ト領域（１３２）がこのポリシリコン層の下に形成さ
れ、エミッタ−ベース領域の第１の辺は前記第１のマス
クの前記辺に対応し、エミッタ−ベース領域の他の３つ
の辺は第２のマスク（２０１）の外側にのびる保護層
（１２１−１２２）の３つの辺によって画定され、前記
第２のマスクは前記第１のマスクの３つの辺の内側にあ
り当該マスクの第４の辺を越えてのび、このように画定
された窓の中に真性ベース領域（１３３）、次いでＮ型
ドープ・ポリシリコン層（１４６）で覆われたエミッタ
領域（１４９）が形成されることを特徴とするＮＰＮト
ランジスタ。 - 【請求項２】 Ｎ型エピタキシャル層（１０１）中にＮ
ＰＮトランジスタを製造する方法であって、 実質上長方形の第１のマスク（２００）に従って、厚い
酸化物層中に窓を画定するステップと、 保護層（１２１、１２２）を付着し、それを第１のマス
クの３つの辺の内部にあり、第４の辺を越えて延びる第
２のマスク（２０１）によって画定された開口内で除去
するステップと、 第１のポリシリコン層（１２３）および酸化ケイ素層
（１２４）を付着し、それを前記２つのマスクの３つの
辺の外側にあり第４の辺が前記２つのマスクと交差する
第３のマスク（２０２）によって画定された輪郭内で開
口するステップと、 酸化熱アニールを実施するステップと、 真性ベースを形成するためにＰ型インプラントを実施す
るステップと、 窒化ケイ素層および第２のポリシリコンの層を付着し、
ポリシリコン層を異方性エッチングして、第３のマスク
によって画定された開口の側面に沿ってのみスペーサ
（１４３）を残し、窒化ケイ素層（１４４）をスペーサ
によって保護されない場所で除去するステップと、 高エネルギーＮ型インプラントを実施して、コレクタ領
域（１３０）を形成するステップと、 Ｎ型エミッタ・ポリシリコン層（１４６）を付着するス
テップとを含むことを特徴とするＮＰＮトランジスタの
製造方法。 - 【請求項３】 保護層が、酸化ケイ素の層（１２１）お
よび窒化ケイ素の層（１２２）を含むことを特徴とする
請求項２に記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9614408 | 1996-11-19 | ||
| FR9614408A FR2756099B1 (fr) | 1996-11-19 | 1996-11-19 | Procede de fabrication d'un transistor npn de surface minimale |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163221A JPH10163221A (ja) | 1998-06-19 |
| JP3161395B2 true JP3161395B2 (ja) | 2001-04-25 |
Family
ID=9497992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33375897A Expired - Fee Related JP3161395B2 (ja) | 1996-11-19 | 1997-11-19 | 最小表面積のｎｐｎトランジスタとその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5880000A (ja) |
| EP (1) | EP0843349A1 (ja) |
| JP (1) | JP3161395B2 (ja) |
| FR (1) | FR2756099B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2756103B1 (fr) * | 1996-11-19 | 1999-05-14 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
| FR2756100B1 (fr) | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| FR2756101B1 (fr) * | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Procede de fabrication d'un transistor npn dans une technologie bicmos |
| EP0993033A1 (en) | 1998-10-06 | 2000-04-12 | STMicroelectronics S.r.l. | Gate insulating structure for power devices, and related manufacturing process |
| FR2790867B1 (fr) * | 1999-03-12 | 2001-11-16 | St Microelectronics Sa | Procede de fabrication de transistor bipolaire |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4215418A (en) * | 1978-06-30 | 1980-07-29 | Trw Inc. | Integrated digital multiplier circuit using current mode logic |
| US4276543A (en) * | 1979-03-19 | 1981-06-30 | Trw Inc. | Monolithic triple diffusion analog to digital converter |
| JP3176758B2 (ja) * | 1993-06-04 | 2001-06-18 | 富士通株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-11-19 FR FR9614408A patent/FR2756099B1/fr not_active Expired - Fee Related
-
1997
- 1997-11-13 US US08/969,996 patent/US5880000A/en not_active Expired - Lifetime
- 1997-11-18 EP EP97410129A patent/EP0843349A1/fr not_active Withdrawn
- 1997-11-19 JP JP33375897A patent/JP3161395B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2756099A1 (fr) | 1998-05-22 |
| JPH10163221A (ja) | 1998-06-19 |
| FR2756099B1 (fr) | 1999-02-12 |
| US5880000A (en) | 1999-03-09 |
| EP0843349A1 (fr) | 1998-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010123 |
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